JP7028631B2 - 増幅回路、半導体装置及びモータドライバ装置 - Google Patents

増幅回路、半導体装置及びモータドライバ装置 Download PDF

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Description

本発明は、増幅回路、並びに、それに関わる半導体装置及びモータドライバ装置に関する。
図１５に示すような、演算増幅器と複数の抵抗とで形成される増幅回路（差動増幅回路）が一般的に知られている。
一方で、この種の増幅回路の重要な特性の１つに同相信号除去比（以下、ＣＭＲＲと称されうる）がある。
特開平１０－１２６１７２号公報
図１５に示すような増幅回路を半導体集積回路として形成した場合などにおいて、なるだけ良好なＣＭＲＲが得られるようにレイアウトパターンを設計したとしても、製造ばらつき等が影響して、期待していた通りのＣＭＲＲが得られないこともある。良好なＣＭＲＲの達成が増幅回路にとって重要であることは言うまでも無い。
本発明は、ＣＭＲＲの改善に寄与する増幅回路、並びに、当該増幅回路に関わる半導体装置及びモータドライバ装置を提供することを目的とする。
本発明に係る増幅回路は、演算増幅器と複数の抵抗を用いて、第１入力端子及び第２入力端子間の差分信号を増幅した出力信号を出力する増幅回路であって、前記第１入力端子及び前記第２入力端子間に入力される同相の交流信号に対する前記出力信号の周波数特性を調整するための調整回路を備え、前記第１入力端子及び前記第２入力端子の内の一方の入力端子に１以上の抵抗を介して前記調整回路が接続され、前記調整回路は、静電容量が可変とされたコンデンサ部を有し、前記コンデンサ部の静電容量の可変設定を通じて前記調整を実現することを特徴とする。
前記増幅回路において、“前記第１入力端子及び前記第２入力端子の内の一方の入力端子に１以上の抵抗を介して前記調整回路が接続され”とは、調整回路の個数が１つであることを限定するものではなく、本発明に係る増幅回路において、前記第１入力端子及び前記第２入力端子の内の他方の入力端子にも１以上の他の抵抗を介して他の調整回路が接続されることは排除されていない。
具体的には例えば、前記増幅回路において、前記演算増幅器の反転入力端子は、第１抵抗を介して前記一方の入力端子に接続されるとともに、第２抵抗及び第３抵抗の直列回路を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、前記第２抵抗及び前記第３抵抗間の接続ノードと、所定の電位点との間に、前記調整回路が挿入されて良い。
或いは例えば、前記増幅回路において、前記演算増幅器の非反転入力端子は、第１抵抗を介して前記一方の入力端子に接続されるとともに、第２抵抗及び第３抵抗の直列回路を介して所定の第１電位点に接続され、前記演算増幅器の反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、前記第２抵抗及び前記第３抵抗間の接続ノードと、所定の第２電位点との間に、前記調整回路が挿入されて良い。
更に或いは例えば、前記増幅回路において、前記調整回路として、各々に静電容量が可変とされたコンデンサ部を有する第１調整回路及び第２調整回路が設けられ、前記演算増幅器の反転入力端子は、第１抵抗を介して前記第１入力端子に接続されるとともに、第２抵抗及び第３抵抗の直列回路を介して前記演算増幅器の出力端子に接続され、前記第２抵抗及び前記第３抵抗間の接続ノードと、所定の第１電位点との間に、前記第１調整回路が挿入され、前記演算増幅器の非反転入力端子は、第４抵抗を介して前記第２入力端子に接続されるとともに、第５抵抗及び第６抵抗の直列回路を介して所定の第２電位点に接続され、前記第５抵抗及び前記第６抵抗間の接続ノードと、所定の第３電位点との間に、前記第２調整回路が挿入されて良い。
更に或いは例えば、前記増幅回路において、前記演算増幅器の反転入力端子は、第１抵抗を介して前記一方の入力端子に接続されるとともに、第２抵抗を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、前記演算増幅器の反転入力端子と、所定の電位点との間に、前記調整回路が挿入されて良い。
更に或いは例えば、前記増幅回路において、前記演算増幅器の非反転入力端子は、第１抵抗を介して前記一方の入力端子に接続されるとともに、第２抵抗を介して所定の第１電位点に接続され、前記演算増幅器の反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、前記演算増幅器の非反転入力端子と、所定の第２電位点との間に、前記調整回路が挿入されて良い。
更に或いは例えば、前記増幅回路において、前記調整回路として、各々に静電容量が可変とされたコンデンサ部を有する第１調整回路及び第２調整回路が設けられ、前記演算増幅器の反転入力端子は、第１抵抗を介して前記第１入力端子に接続されるとともに、第２抵抗を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の反転入力端子と、所定の第１電位点との間に、前記第１調整回路が挿入され、前記演算増幅器の非反転入力端子は、第３抵抗を介して前記第２入力端子に接続されるとともに、第４抵抗を介して所定の第２電位点に接続され、前記演算増幅器の非反転入力端子と、所定の第３電位点との間に、前記第２調整回路が挿入されて良い。
更に或いは例えば、前記増幅回路において、前記演算増幅器の反転入力端子は、第１抵抗及び第２抵抗の直列回路を介して前記一方の入力端子に接続されるとともに、第３抵抗を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、前記第１抵抗及び前記第２抵抗間の接続ノードと、所定の電位点との間に、前記調整回路が挿入されて良い。
更に或いは例えば、前記増幅回路において、前記演算増幅器の非反転入力端子は、第１抵抗及び第２抵抗の直列回路を介して前記一方の入力端子に接続されるとともに、第３抵抗を介して所定の第１電位点に接続され、前記演算増幅器の反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、前記第１抵抗及び前記第２抵抗間の接続ノードと、所定の第２電位点との間に、前記調整回路が挿入されて良い。
更に或いは例えば、前記増幅回路において、前記調整回路として、各々に静電容量が可変とされたコンデンサ部を有する第１調整回路及び第２調整回路が設けられ、前記演算増幅器の反転入力端子は、第１抵抗及び第２抵抗の直列回路を介して前記第１入力端子に接続されるとともに、第３抵抗を介して前記演算増幅器の出力端子に接続され、前記第１抵抗及び前記第２抵抗間の接続ノードと、所定の第１電位点との間に、前記第１調整回路が挿入され、前記演算増幅器の非反転入力端子は、第４抵抗及び第５抵抗の直列回路を介して前記第２入力端子に接続されるとともに、第６抵抗を介して所定の第２電位点に接続され、前記第４抵抗及び前記第５抵抗間の接続ノードと、所定の第３電位点との間に、前記第２調整回路が挿入されて良い。
また例えば、前記増幅回路において、前記演算増幅器の出力端子における信号をローパスフィルタに通して得られる信号に基づき前記出力信号を生成しても良い。
本発明に係る半導体装置は、前記増幅回路を形成する半導体装置であって、前記増幅回路は集積回路を用いて形成されることを特徴とする。
本発明に係るモータドライバ装置は、モータを駆動するモータドライバ装置であって、前記モータに供給される電流に応じた信号を増幅して出力する増幅回路と、前記増幅回路の出力信号に応じた電圧を前記モータに印加する出力段回路と、を備え、前記増幅回路として、本発明に係る上述の増幅回路を備え、前記モータに供給される前記電流に応じた信号が前記第１入力端子及び前記第２入力端子間に加わることを特徴とする。
本発明によれば、ＣＭＲＲの改善に寄与する増幅回路、並びに、当該増幅回路に関わる半導体装置及びモータドライバ装置を提供することが可能となる。
本発明の実施形態に係るハードディスク装置の機構に関わる概略構成図である。 本発明の実施形態に係るハードディスク装置の電気的な概略ブロック図、及び、ハードディスク装置に搭載されるドライバＩＣの外観斜視図である。 本発明の実施形態に係るＶＣＭ（ボイルコイルモータ）及びＶＣＭドライバに関わるブロック図である。 本発明の実施形態に係り、ＰＷＭ駆動方式によりＶＣＭを駆動するための回路構成図である。 本発明の実施形態に係り、ドライバＩＣの２つの端子における電圧波形を示す図である。 本発明の実施形態に係り、ドライバＩＣに設けられる調整回路の回路図である。 本発明の第１実施例に係る検出用増幅回路の回路図である。 本発明の第１実施例に係る出荷時調整工程のフローチャートである。 本発明の第１実施例に係るＡＣ ＣＭＲＲ調整工程における、検出用増幅回路の信号入力状態を示す図である。 ドライバＩＣ内の調整回路を用いて検出用増幅回路のＣＭＲＲが調整可能であることを示す図である。 ドライバＩＣ内の調整回路を用いて検出用増幅回路のＣＭＲＲが調整可能であることを示す図である。 本発明の第２実施例に係る検出用増幅回路の回路図である。 本発明の第３実施例に係る検出用増幅回路の回路図である。 本発明の第４実施例に係る検出用増幅回路の回路図である。 従来の差動増幅回路を示す図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
図１は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置（以下ＨＤＤ装置と称する）１００の機構に関わる概略構成図である。図２（ａ）は、ＨＤＤ装置１００の電気的な概略ブロック図である。
ＨＤＤ装置１００は、記録媒体としての磁気ディスク１１０と、磁気ディスク１１０に対して情報の書き込み及び読み込みを行う磁気ヘッドであるヘッド１１１と、ヘッド１１１を磁気ディスク１１０の半径方向に対して移動自在に支持するアーム１１２と、磁気ディスク１１０を支持及び回転させるスピンドルモータ１１３（以下ＳＰＭ１１３と称する）と、アーム１１２を回転駆動及び位置決めすることでヘッド１１１を磁気ディスク１１０の半径方向に対して移動させ且つ位置決めするボイスコイルモータ１１４（以下ＶＣＭ１１４と称する）と、ヘッド１１１が磁気ディスク１１０の外周の外側に移動した際、ヘッド１１１を磁気ディスク１１０から離間した所定の退避位置に保持するランプ部１１５と、を備える。磁気ディスク１１０、ヘッド１１１、アーム１１２、ＳＰＭ１１３、ＶＣＭ１１４及びランプ部１１５は、ＨＤＤ装置１００の筐体内に収められる。尚、磁気ディスク１１０の半径方向における移動とは、円盤形状を有する磁気ディスク１１０の外周と中心とを結ぶ方向における移動を意味するが、磁気ディスク１１０の半径方向における移動が、磁気ディスク１１０の外周と中心とを結ぶ方向における移動の成分に加えて、他の方向（例えば磁気ディスクの外周の接線方向）における移動の成分を含むこともある。
ＨＤＤ装置１００には、電気的な構成部品として、ドライバＩＣ１０、信号処理回路１２０、ＭＰＵ（micro-processing unit）１３０及び電源回路１４０が設けられている。電源回路１４０は、ドライバＩＣ１０及び信号処理回路１２０、ＭＰＵ１３０を駆動するための電源電圧を、それらに供給する。
信号処理回路１２０は、磁気ディスク１１０への情報の書き込み時には、当該情報を書き込むための記録信号をヘッド１１１に出力し、磁気ディスク１１０から情報を読み出す時には、磁気ディスク１１０から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をＭＰＵ１３０に送る。ＭＰＵ１３０は、信号処理回路１２０の制御を通じてヘッド１１１による情報の書き込み動作及び読み込み動作を制御する。
ドライバＩＣ１０は、図２（ｂ）に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（モータドライバ装置）である。尚、図２（ｂ）に示されるドライバＩＣ１０のピン数（外部端子の数）は例示に過ぎない。ドライバＩＣ１０には、ＳＰＭ１１３を駆動するためのＳＰＭドライバ１１及びＶＣＭ１１４を駆動するためのＶＣＭドライバ１２が設けられる他、ＭＰＵ１３０及びドライバＩＣ１０間の双方向通信を可能とするためのＩＦ回路（インターフェース回路）１３や、ＩＦ回路１３にてＭＰＵ１３０から受けた制御データに基づきＳＰＭドライバ１１及びＶＣＭドライバ１２の動作を制御する制御回路１４などが設けられる。
ＭＰＵ１３０は、ドライバＩＣ１０のＳＰＭドライバ１１を制御することによりＳＰＭ１１３の駆動制御を通じて磁気ディスク１１０の回転制御を行い、ドライバＩＣ１０のＶＣＭドライバ１２を制御することによりＶＣＭ１１４の駆動制御を通じてヘッド１１１の移動制御及び位置決めを行う。磁気ディスク１１０の各箇所には磁気ディスク１１０上の各々の位置を示す位置情報が記録されており、磁気ディスク１１０上にヘッド１１１が位置しているとき、この位置情報はヘッド１１１により読み取られて、信号処理回路１２０を通じてＭＰＵ１３０に伝達される。ＭＰＵ１３０は当該位置情報に基づいてＶＣＭドライバ１２を制御でき、この制御を通じてＶＣＭドライバ１２がＶＣＭ１１４に必要な駆動電流を供給することでヘッド１１１の移動及び位置決めが実現される。尚、ヘッド１１１が磁気ディスク１１０上に位置しているとは、ヘッド１１１が微小な空間を隔てて磁気ディスク１１０の上方に位置していることを意味する。
図３に、ＶＣＭ１１４及びＶＣＭドライバ１２に関わるブロック図を示す。ドライバＩＣ１０に設けられる外部端子には、端子ＡＯＵＴ、ＢＯＵＴ、ＩＳＮＳ及びＫＳＮＳが含まれる。ＶＣＭ１１４は、２つの永久磁石と該２つの永久磁石により形成される磁界中に配置されたコイルとで構成される。ＬＶＣＭはＶＣＭ１１４を構成するコイルを表す。ＩＯＵＴは、ＶＣＭ１１４に供給される電流であるＶＣＭ１１４の駆動電流を表す。当然であるが、ＶＣＭ１１４への電流供給はコイルＬＶＣＭへの電流供給を意味する。端子ＡＯＵＴ及びＢＯＵＴ間にセンス抵抗ＲＳ及びコイルＬＶＣＭの直列回路が接続される。より具体的には、端子ＡＯＵＴにセンス抵抗ＲＳの一端が接続される一方で端子ＢＯＵＴにコイルＬＶＣＭの一端が接続され、センス抵抗ＲＳ及びコイルＬＶＣＭの他端同士が共通接続される。
駆動電流ＩＯＵＴは、センス抵抗ＲＳ及びコイルＬＶＣＭの直列回路を経由して端子ＡＯＵＴ及びＢＯＵＴ間に流れる。ここでは、端子ＡＯＵＴから端子ＢＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が正であるとし、端子ＢＯＵＴから端子ＡＯＵＴに向けて流れる駆動電流ＩＯＵＴの極性が負であるとする。ＶＣＭドライバ１２は、ＭＰＵ１３０からの電流指令に従い、正又は負の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することができる。正の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することでヘッド１１１は磁気ディスク１１０の外周側から磁気ディスク１１０の中心に向けて移動し、負の駆動電流ＩＯＵＴをコイルＬＶＣＭに供給することでヘッド１１１は磁気ディスク１１０の中心から磁気ディスク１１０の外周側に向けて移動する。
ＶＣＭドライバ１２は、概略的には、駆動電流ＩＯＵＴを検出するべく駆動電流ＩＯＵＴに応じた信号を増幅して出力する検出用増幅回路１２ａと、検出用増幅回路１２ａの出力信号に応じた電圧をＶＣＭ１１４に印加する（換言すればコイルＬＶＣＭに印加する）ことでＶＣＭ１１４を駆動する出力段回路１２ｂと、を備える。センス抵抗ＲＳにて発生する電圧降下（即ち、センス抵抗ＲＳの端子間電圧）が駆動電流ＩＯＵＴに応じた信号として検出用増幅回路１２ａに入力される。より具体的には、センス抵抗ＲＳの一端に接続された端子ＡＯＵＴが端子ＫＳＮＳに接続されると共に、センス抵抗ＲＳの他端が端子ＩＳＮＳに接続され、検出用増幅回路１２ａは、駆動電流ＩＯＵＴの大きさ及び向きに応じた信号である端子ＫＳＮＳ及びＩＳＮＳ間の電圧信号を増幅する。尚、ここでは、センス抵抗ＲＳがドライバＩＣ１０の外部に設けられた外付け抵抗であることを想定しているが、センス抵抗ＲＳをドライバＩＣ１０の内部に形成しておいても良い。この場合、センス抵抗ＲＳの電圧降下の信号を伝達する配線をドライバＩＣ１０内に設けておくことができる。
ＭＰＵ１３０は、ＶＣＭ１１４のトルクを指示するＶＣＭ制御データをドライバＩＣ１０に供給することができる。ＶＣＭ制御データにより、ＶＣＭ１１４に供給されるべき駆動電流ＩＯＵＴの大きさや向きが定まるため、ＶＣＭ制御データを電流指令と考えることもできる。ヘッド１１１が磁気ディスク１１０上に位置しているとき、ＭＰＵ１３０は、ヘッド１１１から読み出された位置情報に基づきＶＣＭ制御データを作成することができる。ヘッド１１１が磁気ディスク１１０の外周の外側に位置している場合など、ヘッド１１１にて位置情報が読み出されていない状態においては、ＭＰＵ１３０は、位置情報に頼らずにＶＣＭ制御データを作成することができる。例えば、ヘッド１１１を退避位置から磁気ディスク１１０上に移動させる場合には所定の正の駆動電流ＩＯＵＴの供給を指示するＶＣＭ制御データを作成すれば良い。
ＶＣＭドライバ１２における出力段回路１２ｂは、駆動電流ＩＯＵＴの大きさ及び向きに応じた検出用増幅回路１２ａの出力信号と、ＭＰＵ１３０からのＶＣＭ制御データとに基づき、ＶＣＭ制御データに応じた駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるよう、端子ＡＯＵＴ及びＢＯＵＴ間にＶＣＭ１１４の駆動電圧（換言すればコイルＬＶＣＭの印加電圧）を供給する。
この際、出力段回路１２ｂは、パルス幅変調された電圧をＶＣＭ１１４の駆動電圧として供給することで間欠的にＶＣＭ１１４に電力を供給するＰＷＭ駆動方式、又は、パルス幅変調されていない連続的な電圧をＶＣＭ１１４の駆動電圧として供給することでＶＣＭ１１４に常時電力を供給するリニア駆動方式にて、動作することができる。出力段回路１２ｂに、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路を設けておいて良く、この場合、それらの回路を切り替えて使用することでＰＷＭ駆動方式及びリニア駆動方式の何れかでＶＣＭ１１４が駆動される。尚、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
図４を参照し、ＰＷＭ駆動方式によりＶＣＭ１１４を駆動するための回路構成を説明する。図４のドライバＩＣ１０は、図３の検出用増幅回路１２ａに相当する検出用増幅回路２０と、符号３１～３４及び４１～４４によって参照される各部位を備える。また、図４には、ドライバＩＣ１０に設けられる外部端子として、上述の端子ＡＯＵＴ、ＢＯＵＴ、ＩＳＮＳ及びＫＳＮＳに加えて、端子ＥＩＮ及びＥＯＵＴも示されている。図３を参照して説明したように、ＶＣＭ１１４の駆動電流ＩＯＵＴが流れるセンス抵抗ＲＳの一端と端子ＡＯＵＴとの接続ノードが端子ＫＳＮＳに接続され、センス抵抗ＲＳの他端（即ち、センス抵抗ＲＳとコイルＬＶＣＭの接続ノード）が端子ＩＳＮＳに接続される。
検出用増幅回路２０は、端子ＩＳＮＳ及びＫＳＮＳ間の電圧、即ち、端子ＩＳＮＳにおける電位と端子ＫＳＮＳにおける電位との差である差電圧（差分信号）を増幅し、増幅された差電圧を検出電圧ＶＳＮＳとして内部出力端子２４から出力する差動増幅回路である。検出用増幅回路２０における電圧増幅率は任意であり、１でも構わない。検出電圧ＶＳＮＳにより駆動電流ＩＯＵＴの検出された大きさ及び極性が示される。検出用増幅回路２０は、演算増幅器（オペアンプ）２１と複数の抵抗とから成り、演算増幅器２１を用い、抵抗にて負帰還をかけつつ端子ＩＳＮＳ及びＫＳＮＳ間の電圧を増幅する。検出用増幅回路２０には、検出用増幅回路２０における交流の同相信号除去比の改善に寄与する調整回路２２及び２３が設けられているが、調整回路２２及び２３を含む検出用増幅回路２０の詳細な回路例については後述する。
ＤＡＣ３３は、ＭＰＵ１３０からのデジタルのＶＣＭ制御データをアナログの制御電圧ＶＣＮＴに変換して出力する。検出電圧ＶＳＮＳが加わる内部出力端子２４は抵抗３１の一端に接続されると共に制御電圧ＶＣＮＴが加わるＤＡＣ３３の出力端子は抵抗３２の一端に接続され、抵抗３１及び３２の他端同士は互いに共通接続されて、誤差増幅器３４の反転入力端子及び端子ＥＩＮに接続される。誤差増幅器３４の非反転入力端子には、ドライバＩＣ１０内で生成された直流電圧である所定の基準電圧ＶＣＭＲＥＦが印加される。基準電圧ＶＣＭＲＥＦはドライバＩＣ１０によって可変設定されるものであっても良いが、ここでは、基準電圧ＶＣＭＲＥＦは所定の直流電圧値にて固定されているものとする。
誤差増幅器３４は、検出電圧ＶＳＮＳと制御電圧ＶＣＮＴとに基づく抵抗３１及び３２間の接続ノードにおける電圧ＶＥＩＮと、基準電圧ＶＣＭＲＥＦとの誤差を増幅し、増幅された誤差を、自身の出力端子から誤差電圧ＶＥＯＵＴとして出力する。ここでは例として、誤差増幅器３４とコンデンサ３５及び３６と抵抗３７とで積分器が構成されているものとする。即ち、誤差増幅器３４の反転入力端子、出力端子は、夫々、端子ＥＩＮ、ＥＯＵＴに接続され、且つ、コンデンサ３５が端子ＥＩＮ及びＥＯＵＴ間に接続されていると共に、位相補償用のコンデンサ３６及び抵抗３７の直列回路も端子ＥＩＮ及びＥＯＵＴ間に接続されている。ここでは、コンデンサ３５及び３６並びに抵抗３７がドライバＩＣ１０の外付け部品として設けられていることを想定しているが、コンデンサ３５及び３６並びに抵抗３７の全部又は一部はドライバＩＣ１０に内蔵されるものであっても良い。
誤差電圧ＶＥＯＵＴは、比較器４１及び４３の夫々の非反転入力端子に供給される。ドライバＩＣ１０には、共通のＰＷＭ周波数を有する三角波信号ＴＲＩＡ及びＴＲＩＢを生成する回路（不図示）が設けられており、三角波信号ＴＲＩＡ、ＴＲＩＢが、夫々、比較器４１、４３の反転入力端子に供給される。三角波信号ＴＲＩＡ及びＴＲＩＢは互いに異なる三角波状の信号である。
比較器４１は、誤差電圧ＶＥＯＵＴが三角波信号ＴＲＩＡの電圧よりも高いときハイレベルの電圧信号を出力し、そうでないとき、ハイレベルよりも低いローレベルの電圧信号を出力する。同様に、比較器４３は、誤差電圧ＶＥＯＵＴが三角波信号ＴＲＩＢの電圧よりも高いときハイレベルの電圧信号を出力し、そうでないとき、ローレベルの電圧信号を出力する。
比較器４１、４３の出力信号は、夫々、ドライブ回路４２、４４に供給される。ドライブ回路４２及び４４は、比較器４１及び４３の出力信号に基づき、正の電源電圧ＶＰＷＲをＰＷＭ周波数にてスイッチングすることで得られるスイッチング電圧（即ち、正の電源電圧ＶＰＷＲをＰＷＭ周波数にてパルス幅変調することで得られるスイッチング電圧）を端子ＡＯＵＴ及びＢＯＵＴ間に加える。尚、電源電圧ＶＰＷＲは電源回路１４０からの供給電圧に基づく正の直流電圧である。
スイッチングにおけるデューティ比、及び、スイッチング電圧において端子ＡＯＵＴ及びＢＯＵＴのどちらが低電位側になるかは、誤差電圧ＶＥＯＵＴに依存する。比較器４１及び４並びにドライブ回路４２及び４４を有して成る出力段回路（図３の出力段回路１２ｂに相当）は、誤差電圧ＶＥＯＵＴに基づき正の駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるべきとき、正の電源電圧ＶＰＷＲをＰＷＭ周波数にて且つ誤差電圧ＶＥＯＵＴに基づくデューティ比でスイッチングすることで得られるスイッチング電圧を、端子ＢＯＵＴを低電位側にして端子ＡＯＵＴ及びＢＯＵＴ間に供給し、誤差電圧ＶＥＯＵＴに基づき負の駆動電流ＩＯＵＴがＶＣＭ１１４に供給されるべきとき、上記スイッチング電圧を、端子ＡＯＵＴを低電位側にして端子ＡＯＵＴ及びＢＯＵＴ間に供給する。
ドライブ回路４２及び４４の夫々を電源電圧ＶＰＷＲをスイッチングするハーフブリッジ回路にて構成し、ドライブ回路４２及び４４にてＶＣＭ１１４に対するフルブリッジ回路を構成して良い。尚、図４を参照して説明した回路構成は例示に過ぎず、ＶＣＭドライバ１２は、駆動電流ＩＯＵＴの検出結果を示すセンス抵抗ＲＳの電圧降下の増幅信号に基づき、ＶＣＭ１１４にパルス幅変調された電圧を印加することでＶＣＭ１１４を駆動できる回路であれば任意である。
図５に、端子ＢＯＵＴを低電位側としたスイッチング電圧が端子ＡＯＵＴ及びＢＯＵＴ間に供給されるときの、端子ＡＯＵＴ及びＩＳＮＳの電圧波形の例を示す。ここでは、ＰＷＭ周波数が１００ｋＨｚ（キロヘルツ）であって、スイッチング電圧における電圧変化のスルーレートが１００Ｖ／μｓｅｃ（ボルト／マイクロ秒）であり、また、電源電圧ＶＰＷＲが１２Ｖ（ボルト）であることを想定している。故に、検出用増幅回路２０の入力端子である端子ＩＳＮＳ及びＫＳＮＳの夫々の電位は、概ね０Ｖから１２Ｖまでの範囲で変動することになる。端子ＡＯＵＴを低電位側としたスイッチング電圧を端子ＡＯＵＴ及びＢＯＵＴ間に供給するときも同様である。尚、ＰＷＭ周波数が可変となるように（例えば、５０ｋＨｚから２００ｋＨｚまでの範囲内で変更可能となるように）ドライバＩＣ１０が形成されていても良い。
端子ＩＳＮＳ及びＫＳＮＳ間の差電圧（差分信号）を差動増幅する検出用増幅回路２０にとって、同相信号除去比（以下、ＣＭＲＲと称されうる）が重要であることは言うまでも無い。検出用増幅回路２０のＣＭＲＲには、直流の同相信号除去比（以下、ＤＣ ＣＭＲＲと称されうる）と交流の同相信号除去比（以下、ＡＣ ＣＭＲＲと称されうる）とがあるが、検出用増幅回路２０への入力信号が上述したような高周波成分を有しているため、１００ｋＨｚ近辺又は１００ｋＨｚを越える帯域でのＣＭＲＲが、ＶＣＭ１１４に対する駆動制御の高精度化には重要となる。
演算増幅器２１を用いて差動増幅回路を形成するとき、ＣＭＲＲが理想的なものに近づくようにレイアウトパターンを工夫してしたとしても、製造ばらつきに依存して、ＣＭＲＲが理想的なものから或る程度ずれる。検出用増幅回路２０は、ＤＣ ＣＭＲＲを改善するための回路も備えているが（詳細は後述）、特筆すべき事項として、ＡＣ ＣＭＲＲを改善するための調整回路２２及び２３も備えている。
詳細な回路例は後に挙げるが、調整回路２２は、端子ＩＳＮＳ及びＫＳＮＳ間に入力される同相の交流信号に対する演算増幅器２１の出力信号の周波数特性を調整することができるように、１以上の抵抗を介して端子ＩＳＮＳに接続され、調整回路２３は、端子ＩＳＮＳ及びＫＳＮＳ間に入力される同相の交流信号に対する演算増幅器２１の出力信号の周波数特性を調整することができるように、１以上の他の抵抗を介して端子ＫＳＮＳに接続される。
図６（ａ）及び（ｂ）に調整回路２２及び２３の回路構成を示す。調整回路２２及び２３は後述の図７の検出用増幅回路２０の如く増幅回路に組み込まれることになるが、まず、調整回路２２及び２３の単体構成を説明する。
調整回路２２は、コンデンサＣａ１～Ｃａ４と、スイッチＳＷａ０～ＳＷａ４と、配線ＬＮａ１及びＬＮａ２と、を備える。配線ＬＮａ１は、コンデンサＣａ１及びスイッチＳＷａ１の直列回路、コンデンサＣａ２及びスイッチＳＷａ２の直列回路、コンデンサＣａ３及びスイッチＳＷａ３の直列回路、並びに、コンデンサＣａ４及びスイッチＳＷａ４の直列回路の夫々を介して配線ＬＮａ２に接続される。即ち、それら４つの直列回路は互いに並列接続され、配線ＬＮａ１は、それら４つの直列回路が並列接続された回路を介して配線ＬＮａ２に接続される。配線ＬＮ２ａは０Ｖの基準電位を有するグランドに接続される。但し、配線ＬＮ２ａは、グランドに対して固定された電位を有する電位点に接続されていれば良く、例えば基準電圧ＶＣＭＲＥＦが加わる電位点に接続されていても良い。
配線ＬＮａ１はスイッチＳＷａ０を介して検出用増幅回路２０内の何れかの箇所に接続され、スイッチＳＷａ０がオンであるとき、配線ＬＮａ１及びＬＮａ２間の静電容量が上記箇所とグランドとの間に挿入されることとなる。
調整回路２３は、コンデンサＣｂ１～Ｃｂ４と、スイッチＳＷｂ０～ＳＷｂ４と、配線ＬＮｂ１及びＬＮｂ２と、を備える。配線ＬＮｂ１は、コンデンサＣｂ１及びスイッチＳＷｂ１の直列回路、コンデンサＣｂ２及びスイッチＳＷｂ２の直列回路、コンデンサＣｂ３及びスイッチＳＷｂ３の直列回路、並びに、コンデンサＣｂ４及びスイッチＳＷｂ４の直列回路の夫々を介して配線ＬＮｂ２に接続される。即ち、それら４つの直列回路は互いに並列接続され、配線ＬＮｂ１は、それら４つの直列回路が並列接続された回路を介して配線ＬＮｂ２に接続される。配線ＬＮ２ｂはグランドに接続される。但し、配線ＬＮ２ｂは、グランドに対して固定された電位を有する電位点に接続されていれば良く、例えば基準電圧ＶＣＭＲＥＦが加わる電位点に接続されていても良い。
配線ＬＮｂ１はスイッチＳＷｂ０を介して検出用増幅回路２０内の何れかの箇所に接続され、スイッチＳＷｂ０がオンであるとき、配線ＬＮｂ１及びＬＮｂ２間の静電容量が上記箇所とグランドとの間に挿入されることとなる。
スイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４を含む本実施形態で述べる各スイッチは、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）又はバイポーラトランジスタ等の半導体スイッチング素子にて構成される。本実施形態において、スイッチのオンとは当該スイッチが導通状態になること（例えばスイッチとしてのＭＯＳＦＥＴのドレイン及びソース間が導通状態になること）を意味し、スイッチのオフとは当該スイッチが非導通状態になること（例えばスイッチとしてのＭＯＳＦＥＴのドレイン及びソース間が非導通状態になること）を意味する。
スイッチＳＷａ０～ＳＷａ４のオン、オフは、ドライバＩＣ１０に内包される制御回路１４（図２（ａ）参照）から調整回路２２に供給される第１調整信号に基づき個別に決定及び制御され、スイッチＳＷｂ０～ＳＷｂ４のオン／オフは、制御回路１４から調整回路２３に供給される第２調整信号に基づき個別に決定及び制御される。第１調整回路及び第２調整回路の夫々は５ビットのデジタル信号であれば足る。
コンデンサＣａ１～Ｃａ４の静電容量は、互いに一致していても良いし、互いに異なっていても良い。コンデンサＣａ１～Ｃａ４の静電容量を互いに異ならせておけば、配線ＬＮａ１及びＬＮａ２間における静電容量の調整段階数が増える。例えば、コンデンサＣａ１～Ｃａ４の静電容量を、夫々、１００ｆＦ（フェムトファラッド）、２００ｆＦ、４００ｆＦ、８００ｆＦとすることができ、この場合には、スイッチＳＷａ１～ＳＷａ４のオン／オフによって、配線ＬＮａ１及びＬＮａ２間の静電容量を０ｆＦから１５００ｆＦまで１００ｆＦを単位として調整することが可能である。また、この際には、１００ｆＦの静電容量を有する計１５個の単位コンデンサを調整回路２２内に設けて、その内の１つの単位コンデンサにてコンデンサＣａ１を形成し、その内の２つの単位コンデンサの並列回路にてコンデンサＣａ２を形成し、その内の４つの単位コンデンサの並列回路にてコンデンサＣａ３を形成し、その内の８つの単位コンデンサの並列回路にてコンデンサＣａ４を形成することができる。このように、調整回路２２には、配線ＬＮａ１及びＬＮａ２間に静電容量が可変とされたコンデンサ部が設けられていると言え、当該コンデンサ部は、コンデンサＣａ１～Ｃａ４及びスイッチＳＷａ１～ＳＷａ４を含んで構成される。
コンデンサＣｂ１～Ｃｂ４の静電容量は、互いに一致していても良いし、互いに異なっていても良い。コンデンサＣｂ１～Ｃｂ４の静電容量を互いに異ならせておけば、配線ＬＮｂ１及びＬＮｂ２間における静電容量の調整段階数が増える。例えば、コンデンサＣｂ１～Ｃｂ４の静電容量を、夫々、１００ｆＦ（フェムトファラッド）、２００ｆＦ、４００ｆＦ、８００ｆＦとすることができ、この場合には、スイッチＳＷｂ１～ＳＷｂ４のオン／オフによって、配線ＬＮｂ１及びＬＮｂ２間の静電容量を０ｆＦから１５００ｆＦまで１００ｆＦを単位として調整することが可能である。また、この際には、１００ｆＦの静電容量を有する計１５個の単位コンデンサを調整回路２２内に設けて、その内の１つの単位コンデンサにてコンデンサＣｂ１を形成し、その内の２つの単位コンデンサの並列回路にてコンデンサＣｂ２を形成し、その内の４つの単位コンデンサの並列回路にてコンデンサＣｂ３を形成し、その内の８つの単位コンデンサの並列回路にてコンデンサＣｂ４を形成することができる。このように、調整回路２３には、配線ＬＮｂ１及びＬＮｂ２間に静電容量が可変とされたコンデンサ部が設けられていると言え、当該コンデンサ部は、コンデンサＣｂ１～Ｃｂ４及びスイッチＳＷｂ１～ＳＷｂ４を含んで構成される。
スイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４の夫々は、ドライバＩＣ１０の製造段階における出荷時調整工程において、オンとするかオフとするかが固定的に決定される。但し、ドライバＩＣ１０がＨＤＤ装置１００に組み込まれた後、ＭＰＵ１３０からの指示に基づき、スイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４の夫々のオン／オフが制御可能とされても構わない。
上述した装置及び回路の各構成及び各動作等を、便宜上、基本実施例と称する。以下、複数の実施例の中で、上述した装置及び回路についての詳細な説明や応用、変形技術を説明する。特に記述無き限り且つ矛盾無き限り、基本実施例に記載の事項が後述の各実施例に適用され、各実施例において基本実施例と矛盾する事項については、各実施例での記載が優先される。また矛盾無き限り、以下に述べる複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。尚、以下では、説明の具体化のため、抵抗値及び静電容量値等に関して具体的な数値を挙げているが、それらの数値は例示に過ぎず、当然ながら様々に変更可能である。
［第１実施例］
第１実施例を説明する。図７は、第１実施例に係る検出用増幅回路２０である検出用増幅回路２０Ａの回路図である。検出用増幅回路２０Ａは、演算増幅器２１、固定抵抗である抵抗５１～５６、デジタルポテンショメータ等にて構成された可変抵抗５７、並びに、調整回路２２及び２３を備える。
検出用増幅回路２０Ａにおいて、演算増幅器２１の反転入力端子は、抵抗５１を介して端子ＩＳＮＳに接続される一方で、抵抗５２及び５３の直列回路を介して演算増幅器２１の出力端子に接続される。この際、抵抗５２の一端が演算増幅器２１の反転入力端子に接続され、抵抗５３の一端が演算増幅器２１の出力端子に接続される。検出用増幅回路２０Ａにおいて、演算増幅器２１の出力端子は端子２４として機能し、演算増幅器２１から検出電圧ＶＳＮＳが出力される。
検出用増幅回路２０Ａにおいて、演算増幅器２１の非反転入力端子は、抵抗５４を介して端子ＫＳＮＳに接続される一方で、抵抗５５、抵抗５６及び可変抵抗５７の直列回路を介して、基準電圧ＶＣＭＲＥＦが加わる電位点に接続される。より具体的には、演算増幅器２１の非反転入力端子に抵抗５５の一端が接続され、抵抗５５の他端が抵抗５６の一端に接続され、抵抗５６の他端が可変抵抗５７の一端に接続され、可変抵抗５７の他端が基準電圧ＶＣＭＲＥＦが加わる電位点に接続される。
検出用増幅回路２０Ａにおいて、調整回路２２の配線ＬＮａ１はスイッチＳＷａ０を介して抵抗５２及び５３間の接続ノード７１（即ち抵抗５２と抵抗５３との接続点）に接続され、調整回路２３の配線ＬＮｂ１はスイッチＳＷｂ０を介して抵抗５５及び５６間の接続ノード７２（即ち抵抗５５と抵抗５６との接続点）に接続される。
このため、スイッチＳＷａ０がオンであるとき、調整回路２２内の対応するスイッチがオンとされたコンデンサと調整回路２２に接続される抵抗とでフィルタが形成される（後述の第２及び第３実施例を含む他の実施例においても同様）。調整回路２２内のコンデンサを用いて形成されるフィルタは、端子ＩＳＮＳへの入力信号の変動（交流成分）に対する演算増幅器２１の出力信号の応答に影響を与え、当該フィルタの特性の調整を通じて（即ち配線ＬＮａ１及びＬＮａ２間の静電容量の調整を通じて）、端子ＩＳＮＳ及びＫＳＮＳ間に入力される同相の交流信号に対する演算増幅器２１の出力信号の周波数特性を調整することができる（後述の第２及び第３実施例を含む他の実施例においても同様）。
同様に、スイッチＳＷｂ０がオンであるとき、調整回路２３内の対応するスイッチがオンとされたコンデンサと調整回路２３に接続される抵抗とでフィルタが形成される（後述の第２及び第３実施例を含む他の実施例においても同様）。調整回路２３内のコンデンサを用いて形成されるフィルタは、端子ＫＳＮＳへの入力信号の変動（交流成分）に対する演算増幅器２１の出力信号の応答に影響を与え、当該フィルタの特性の調整を通じて（即ち配線ＬＮｂ１及びＬＮｂ２間の静電容量の調整を通じて）、端子ＩＳＮＳ及びＫＳＮＳ間に入力される同相の交流信号に対する演算増幅器２１の出力信号の周波数特性を調整することができる（後述の第２及び第３実施例を含む他の実施例においても同様）。
端子ＩＳＮＳ及びＫＳＮＳ間に入力される同相の交流信号に対する演算増幅器２１の出力信号の周波数特性の調整により、検出用増幅回路２０（第１実施例では２０Ａ）におけるＣＭＲＲの周波数特性が調整されることになる。これらの調整は制御回路１４からの第１及び第２調整信号に基づいて実現される。即ち、制御回路１４が、配線ＬＮａ１及びＬＮａ２間に設けられたコンデンサ部の静電容量の可変設定、又は、配線ＬＮｂ１及びＬＮｂ２間に設けられたコンデンサ部の静電容量の可変設定を通じて、これらの調整を実現する、と考えることができる。
ここでは、設計例として、検出用増幅回路２０Ａでは、抵抗５１～５６の抵抗値が、夫々、１５ｋΩ（キロオーム）、１０ｋΩ、５ｋΩ、１５ｋΩ、１０ｋΩ、（５ｋΩ－２７６．５Ω）であり、且つ、コンデンサＣａ１及びＣｂ１の静電容量値が１００ｆＦ、コンデンサＣａ２及びＣｂ２の静電容量値が２００ｆＦ、コンデンサＣａ３及びＣｂ３の静電容量値が４００ｆＦ、コンデンサＣａ４及びＣｂ４の静電容量値が８００ｆＦであるとする。また、可変抵抗５７は、２７６．５Ωを基準にして抵抗値が可変となっているものとする。
図８を参照し、ドライバＩＣ１０の製造段階における出荷時調整工程について説明する。尚、ここで説明する出荷時調整工程は、第１実施例に限らず、後述の任意の他の実施例に対しても適用可能である。
出荷時調整工程は、ＤＣ ＣＭＲＲ調整工程と、ＡＣ ＣＭＲＲ調整工程とから成る。ＤＣ ＣＭＲＲ調整工程の後、ＡＣ ＣＭＲＲ調整工程が実行される。
ＤＣ ＣＭＲＲ調整工程では、端子ＩＳＮＳ及びＫＳＮＳに共通の直流電圧を印加した状態での検出電圧ＶＳＮＳに基づき、ＤＣ ＣＭＲＲがなるだけ高くなるように、可変抵抗５７の抵抗値を調整及び固定する。ＤＣ ＣＭＲＲ調整工程が行われる際、スイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４は全てオフとされるが、それらのスイッチの一部又は全部がオンとなっていても構わない。
ＡＣ ＣＭＲＲ調整工程では、端子ＩＳＮＳ及びＫＳＮＳに同相の交流電圧を印加した状態（図９参照）での検出電圧ＶＳＮＳに基づき、ＡＣ ＣＭＲＲが最も高くなるスイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４のオン、オフの組み合わせ（以下、最適な組み合わせと称する）を探索する。最適な組み合わせを示す第１及び第２調整信号のデジタル信号値は、ドライバＩＣ１０内の不揮発性メモリに記憶されるなどして、ドライバＩＣ１０内に不揮発的に保持される。
ＡＣ ＣＭＲＲ調整工程を経て、ドライバＩＣ１０がＨＤＤ装置１００に組み込まれた後には、ドライバＩＣ１０は起動の度に、保持されたデジタル信号値を有する第１、第２調整信号を制御回路１４が調整回路２２、２３に与えれば良い。
スイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４のオン、オフの組み合わせの夫々において、所定のテスト周波数を有する同相の交流電圧を端子ＩＳＮＳ及びＫＳＮＳに印加し、各組み合わせにおけるＡＣ ＣＭＲＲを求める。そして、最も高いＡＣ ＣＭＲＲを示す組み合わせを最適な組み合わせとして決定すれば良い。
ＣＭＲＲは差動利得と同相利得とに依存して定まる。故に、各組み合わせにおけるＡＣ ＣＭＲＲを正確に求めるために、所定のテスト周波数を有する同相の交流電圧を端子ＩＳＮＳ及びＫＳＮＳに印加する際、テスト周波数を有する所定の差分電圧を端子ＩＳＮＳ及びＫＳＮＳ間に重畳して印加しても良い。但し、そのような差分電圧の重畳印加を省略し、予め定められた設計値を検出用増幅回路２０（第１実施例では２０Ａ）の差動利得として用いて、ＡＣ ＣＭＲＲを求めるようにしても良い。或いは、そのような差分電圧の重畳印加を省略し、各組み合わせにおける検出電圧ＶＳＮＳの内、最も小さい振幅を持つ検出電圧ＶＳＮＳに対応する組み合わせを、最も高いＡＣ ＣＭＲＲを示す組み合わせ（即ち最適な組み合わせ）とみなしても良い。
ここで、テスト周波数は、予め定められた１つの周波数（例えば１００ｋＨｚ）であって良く、上記ＰＷＭ周波数と一致していて良い。テスト周波数が１つの周波数であるとき、各組み合わせにおける当該１つの周波数でのＡＣ ＣＭＲＲに基づいて、最適な組み合わせが決定されることになる。ＰＷＭ周波数が可変となるようにドライバＩＣ１０が形成されている場合にあっては、ＰＷＭ周波数の可変範囲に属する周波数をテスト周波数に設定すると良い。
テスト周波数は複数あっても良く、この場合、複数のテスト周波数にＰＷＭ周波数を含めておくと良い、或いは、複数のテスト周波数の最大値と最小値との間にＰＷＭ周波数を含めておくと良い。そして、各組み合わせにおける複数のテスト周波数に亘って求められたＡＣ ＣＭＲＲを総合的に考慮して、最適な組み合わせを決定すると良い。ＰＷＭ周波数が可変となるようにドライバＩＣ１０が形成されている場合にあっては、ＰＷＭ周波数の可変範囲内に、複数のテスト周波数の全部又は一部を収めておくと良い。
ドライバＩＣ１０には、ＨＤＤ装置１００に搭載されたときにＭＰＵ１３０に接続されてＭＰＵ１３０との間で双方向通信を可能とするための通信用外部端子が設けられており、該通信用外部端子がＩＦ回路１３（図２（ａ）参照）に接続される。出荷時調整工程には、通信用外部端子が試験機器（不図示）に接続されて、試験機器から専用コマンドが通信用外部端子を介してドライバＩＣ１０に供給されることで、上述のＤＣ ＣＭＲＲ調整工程及びＡＣ ＣＭＲＲ調整工程が可能となっている。
図１０に、或る１つのテスト用のドライバＩＣ１０について、出荷時調整工程にて求められたＣＭＲＲの周波数依存性を示す。一点鎖線波形５１０は、スイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４を全てオフとする第１調整条件でのＣＭＲＲの周波数依存性を示し、実線波形５１１は、スイッチＳＷａ０～ＳＷａ４を全てオフ且つスイッチＳＷｂ０～ＳＷｂ４を全てオンとする第２調整条件でのＣＭＲＲの周波数依存性を示し、破線波形５１２は、スイッチＳＷａ０～ＳＷａ４を全てオン且つスイッチＳＷｂ０～ＳＷｂ４を全てオフとする第３調整条件でのＣＭＲＲの周波数依存性を示す。直流を含む概ね１０ｋＨｚ以下の周波数帯域において、波形５１０～５１２は互いに重なり合っている（図１１の波形５１０及び５１３についても同様）。換言すれば、そうなるように、検出用増幅回路２０（ここでは２０Ａ）を構成する各抵抗の抵抗値及び各コンデンサの静電容量値が決定されている。
ＣＭＲＲは、１０ＫＨｚ又は数１０ｋＨｚを超える周波数帯域において周波数増加に応じ低下してゆくが、その周波数帯域においては、調整回路２２のコンデンサを含んで構成され得るフィルタ及び調整回路２３のコンデンサを含んで構成され得るフィルタが検出用増幅回路２０（ここでは２０Ａ）の動作に顕著な影響を与えるようになり、結果、第１～第３調整条件間でＣＭＲＲに有意な差が生じる。これは、調整回路２２及び２３によって、ＡＣ ＣＭＲＲの調整が可能となることを意味する。
図１０の例では、波形５１０に対応する無調整でのＡＣ ＣＭＲＲが、波形５１１又は５１２に対応するＡＣ ＣＭＲＲよりも優れているが、ドライバＩＣ１０の製造ばらつき等に依存して、その逆も発生し得る。そして、スイッチＳＷａ０～ＳＷａ４及びＳＷｂ０～ＳＷｂ４を全てオフとする組み合わせが最適な組み合わせでない場合には、最適な組み合わせにより、図１１の波形５１３に示すような、無調整よりも優れたＡＣ ＣＭＲＲが得られる。
ドライバＩＣ１０の製造ばらつきによって生じ得るＡＣ ＣＭＲＲの劣化を、調整回路２２及び２３を用いて吸収することにより、ＶＣＭ１１４を用いて駆動されるヘッド１１１の位置決めの精度向上が図られる。
尚、図７の回路構成では、抵抗５６と可変抵抗５７とが分割されているが、抵抗５６と可変抵抗５７とで１つの可変抵抗が構成されていると考えることができ、抵抗５６及び可変抵抗５７の合成抵抗に相当する１つの可変抵抗を、抵抗５６及び可変抵抗５７の代わりに検出用増幅回路２０Ａに設けるようにしても良い。ＡＣ ＣＭＲＲの調整機能のみを考える場合にあっては、抵抗５６及び可変抵抗５７の代わりに１つの固定抵抗を設けるようにしても良い。
［第２実施例］
第２実施例を説明する。図１２は、第２実施例に係る検出用増幅回路２０である検出用増幅回路２０Ｂの回路図である。検出用増幅回路２０Ｂも、図７の検出用増幅回路２０Ａと同様に、演算増幅器２１、固定抵抗である抵抗５１～５６、デジタルポテンショメータ等にて構成された可変抵抗５７、並びに、調整回路２２及び２３を備える。
検出用増幅回路２０Ｂにおいても、図７の検出用増幅回路２０Ａと同様、演算増幅器２１の出力端子は端子２４として機能し、演算増幅器２１から検出電圧ＶＳＮＳが出力される。また、演算増幅器２１の反転入力端子、非反転入力端子及び出力端子と、抵抗５１～５６及び可変抵抗５７と、端子ＩＳＮＳ、ＫＳＮＳ及び２４との接続関係は、検出用増幅回路２０Ａ及び２０Ｂ間で同じである。
但し、検出用増幅回路２０Ｂにおいては、図７の検出用増幅回路２０Ａとは異なり、調整回路２２の配線ＬＮａ１がスイッチＳＷａ０を介して且つ抵抗を介することなく演算増幅器２１の反転入力端子に接続され、調整回路２３の配線ＬＮｂ１がスイッチＳＷｂ０を介して且つ抵抗を介することなく演算増幅器２１の非反転入力端子に接続される。
このため、第１実施例と同様に、配線ＬＮａ１及びＬＮａ２間の静電容量の調整並びに配線ＬＮｂ１及びＬＮｂ２間の静電容量の調整の内、少なくとも一方の調整を通じて、端子ＩＳＮＳ及びＫＳＮＳ間に入力される同相の交流信号に対する演算増幅器２１の出力信号の周波数特性を調整することができる。
ここでは、設計例として、検出用増幅回路２０Ｂでは、図７の検出用増幅回路２０Ａと同様に、抵抗５１～５６の抵抗値が、夫々、１５ｋΩ、１０ｋΩ、５ｋΩ、１５ｋΩ、１０ｋΩ、（５ｋΩ－２７６．５Ω）であり、可変抵抗５７は、２７６．５Ωを基準にして抵抗値が可変となっているものとする。
但し、この数値例において、検出用増幅回路２０Ａと同程度の特性（ＡＣ ＣＭＲＲ、及び、ＡＣ ＣＭＲＲの調整能力を含む）を検出用増幅回路２０Ｂに持たせようとした場合、調整回路２２及び２３内の各コンデンサの静電容量値を、検出用増幅回路２０Ａにおけるものの１／５程度に減ずる必要がある。即ち、検出用増幅回路２０Ｂでは、例えば、コンデンサＣａ１及びＣｂ１の静電容量値が２０ｆＦ、コンデンサＣａ２及びＣｂ２の静電容量値が４０ｆＦ、コンデンサＣａ３及びＣｂ３の静電容量値が８０ｆＦ、コンデンサＣａ４及びＣｂ４の静電容量値が１６０ｆＦとされる。
コンデンサの静電容量が小さくなると、静電容量の目標値に対する製造誤差の影響が相応に大きくなって、調整回路２２及び２３を用いて構成されるフィルタの特性が設計目標から相応にずれる。このため、静電容量の製造誤差を考慮すれば、検出用増幅回路２０Ｂよりも検出用増幅回路２０Ａの方が好ましいと言える、或いは、好ましい場合もある。但し、検出用増幅回路２０Ｂを構成する抵抗の抵抗値を上述したものから変更して、静電容量の製造誤差の影響を低減することも可能である。
尚、図１２の検出用増幅回路２０Ｂにおいては、抵抗５２と抵抗５３を１つの抵抗にまとめることが可能であると共に抵抗５５と抵抗５６を１つの抵抗にまとめることが可能であり、抵抗５５と抵抗５６と可変抵抗５７とで１つの可変抵抗が構成されていると考えることもできる。ＡＣ ＣＭＲＲの調整機能のみを考える場合にあっては、抵抗５５、抵抗５６及び可変抵抗５７の代わりに１つの固定抵抗を設けるようにしても良い。
［第３実施例］
第３実施例を説明する。図１３は、第３実施例に係る検出用増幅回路２０である検出用増幅回路２０Ｃの回路図である。検出用増幅回路２０Ｃは、演算増幅器２１、固定抵抗である抵抗５１～５６、５８及び５９、デジタルポテンショメータ等にて構成された可変抵抗５７、並びに、調整回路２２及び２３を備える。
検出用増幅回路２０Ｃにおいて、演算増幅器２１の反転入力端子は、抵抗５１及び５８の直列回路を介して端子ＩＳＮＳに接続される一方で、抵抗５２及び５３の直列回路を介して演算増幅器２１の出力端子に接続される。この際、抵抗５１の一端と抵抗５２の一端が演算増幅器２１の反転入力端子に共通接続され、抵抗５１の他端が抵抗５８を介して端子ＩＳＮＳに接続され、抵抗５２の他端が抵抗５３を介して演算増幅器２１の出力端子に接続される。検出用増幅回路２０Ｃにおいて、演算増幅器２１の出力端子は端子２４として機能し、演算増幅器２１から検出電圧ＶＳＮＳが出力される。
検出用増幅回路２０Ｃにおいて、演算増幅器２１の非反転入力端子は、抵抗５４及び５９の直列回路を介して端子ＫＳＮＳに接続される一方で、抵抗５５、抵抗５６及び可変抵抗５７の直列回路を介して、基準電圧ＶＣＭＲＥＦが加わる電位点に接続される。より具体的には、抵抗５４の一端と抵抗５５の一端が演算増幅器２１の非反転入力端子に共通接続され、抵抗５４の他端が抵抗５９を介して端子ＫＳＮＳに接続され、抵抗５５の他端が抵抗５６の一端に接続され、抵抗５６の他端が可変抵抗５７の一端に接続され、可変抵抗５７の他端が基準電圧ＶＣＭＲＥＦが加わる電位点に接続される。
検出用増幅回路２０Ｃにおいて、調整回路２２の配線ＬＮａ１はスイッチＳＷａ０を介して抵抗５８及び５１間の接続ノード７５（即ち抵抗５８と抵抗５１との接続点）に接続され、調整回路２３の配線ＬＮｂ１はスイッチＳＷｂ０を介して抵抗５９及び５４間の接続ノード７６（即ち抵抗５９と抵抗５４との接続点）に接続される。
このため、第１実施例と同様に、配線ＬＮａ１及びＬＮａ２間の静電容量の調整並びに配線ＬＮｂ１及びＬＮｂ２間の静電容量の調整の内、少なくとも一方の調整を通じて、端子ＩＳＮＳ及びＫＳＮＳ間に入力される同相の交流信号に対する演算増幅器２１の出力信号の周波数特性を調整することができる。
ここでは、設計例として、検出用増幅回路２０Ｃでは、抵抗５１～５６、５８、５９の抵抗値が、夫々、１０ｋΩ、１０ｋΩ、５ｋΩ、１０ｋΩ、１０ｋΩ、（５ｋΩ－２７６．５Ω）、５ｋΩ、５ｋΩであり、可変抵抗５７は、２７６．５Ωを基準にして抵抗値が可変となっているものとする。調整回路２２及び２３内の各コンデンサの静電容量は第１実施例で挙げたもの（１００ｆＦ、２００ｆＦ、４００ｆＦ、８００ｆＦ）と同様であるとする。そうすると、第１実施例に係る検出用増幅回路２０Ａと同程度の特性（ＡＣ ＣＭＲＲ、及び、ＡＣ ＣＭＲＲの調整能力を含む）を検出用増幅回路２０Ｃに持たることが可能となる。
ところで、数値例に過ぎないが、ドライバＩＣ１０を含むＨＤＤ装置１００においては、端子ＩＳＮＳ及びＫＳＮＳの各電圧が０Ｖから１２Ｖまでの範囲で変動する一方で、この変動に対して、検出電圧ＶＳＮＳが（ＶＣＭＲＥＦ－０．６Ｖ）から（ＶＣＭＲＥＦ＋０．６Ｖ）までで変動するように設計されている。ここで、ＶＣＭＲＥＦは０．７５Ｖであるとする。そうすると、調整回路２２及び２３が演算増幅器２１の出力側よりに配置される図７の検出用増幅回路２０Ａにおいて、調整回路２２及び２３内の各スイッチの耐圧は５Ｖ程度で十分となる。一方で、調整回路２２及び２３が演算増幅器２１の入力側よりに配置される図１３の検出用増幅回路２０Ｃにおいては、検出用増幅回路２０Ａよりも相対的に大きな電圧レベルの信号が調整回路２２及び２３に加わる分、調整回路２２及び２３内の各スイッチの耐圧を、検出用増幅回路２０Ａよりも高める必要性が生じうる。これを考慮すれば、検出用増幅回路２０Ｃよりも検出用増幅回路２０Ａの方が好ましいと言える、或いは、好ましい場合もある。
但し、このような事情は検出用増幅回路２０の入力電圧レベル及び出力電圧レベルに依存し、仮に検出用増幅回路２０の入力電圧レベルと出力電圧レベルが同程度となるように検出用増幅回路２０を含む装置が設計されたならば、増幅回路２０Ａ及び２０Ｃ間でスイッチの必要耐圧に関する優劣は生じず、場合によっては増幅回路２０Ａよりも増幅回路２０Ｃの採用が好ましくなることもあり得る。
尚、図１３の検出用増幅回路２０Ｃにおいては、抵抗５２と抵抗５３を１つの抵抗にまとめることが可能であると共に抵抗５５と抵抗５６を１つの抵抗にまとめることが可能であり、抵抗５５と抵抗５６と可変抵抗５７とで１つの可変抵抗が構成されていると考えることもできる。ＡＣ ＣＭＲＲの調整機能のみを考える場合にあっては、抵抗５５、抵抗５６及び可変抵抗５７の代わりに１つの固定抵抗を設けるようにしても良い。
［第４実施例］
第４実施例を説明する。調整回路２２及び２３を用いることでＡＣ ＣＭＲＲの改善が図られるが、調整回路２２及び２３による調整を最適化したとしても演算増幅器２１の性能限界等に依存して、相応に高い周波数帯域（例えば数１００ｋＨｚ以上の周波数帯域）でのＡＣ ＣＭＲＲはかなり低くなる。スイッチング電圧のスイッチング部分（図５の１００Ｖ／μｓｅｃの部分に対応）ではＰＷＭ周波数よりも高い周波数の交流信号成分が含まれ、可能ならば、このような高周波成分に対しても、高いＡＣ ＣＭＲＲを実現できることが好ましい。
そこで、第４実施例に係る検出用増幅回路２０では、演算増幅器２１の出力側にローパスフィルタ（以下、ＬＰＦと称されうる）を設け、演算増幅器２１の出力信号の高域成分をＬＰＦにより減衰させて得られる信号を内部出力端子２４から出力するようにする。
図１４に、第４実施例に係る検出用増幅回路２０である検出用増幅回路２０Ｄの回路図を示す。検出用増幅回路２０Ｄは、第１実施例に係る検出用増幅回路２０Ａに対してＬＰＦ６１及びバッファ回路６２を追加した回路となっている。
ＬＰＦ６１は、演算増幅器２１の出力端子に接続される。ＬＰＦ６１は、演算増幅器２１の出力信号に含まれる直流成分及び低域成分（即ち比較的周波数の低い信号成分）を通過させ且つ高域成分（即ち比較的周波数の高い信号成分）を減衰させる。ＬＰＦ６１は演算増幅器２１の出力端子とバッファ回路６２との間に配置され、バッファ回路６２は、ＬＰＦ６１から得られる信号（即ち、ＬＰＦ６１により高域成分が減衰された演算増幅器２１の出力信号）をインピーダンス変換し、インピーダンス変換により得られた信号を内部出力端子２４から出力する。従って、検出用増幅回路２０Ｄでは、バッファ回路６２の出力信号にて示される電圧が検出電圧ＶＳＮＳとして機能する。バッファ回路６２は、十分に高い入力インピーダンスを有すると共に十分に低い出力インピーダンスを有し、これによって上記インピーダンス変換を実現する。
具体的には例えば、図１４に示す如く、ＬＰＦ６１は抵抗６３及びコンデンサ６４から成ると共にバッファ回路６２はボルテージフォロアを形成する演算増幅器より成る（従って以下では、バッファ回路６２としての演算増幅器を演算増幅器６２と称する）。この場合、演算増幅器２１の出力端子は抵抗６３を介して演算増幅器６２の非反転入力端子に接続され、抵抗６３と演算増幅器６２の非反転入力端子との接続ノードはコンデンサ６４を介してグランドに接続され、演算増幅器６２の反転入力端子及び出力端子は内部出力端子２４に共通接続される。そうすると、ＬＰＦ６１により高域成分が減衰された演算増幅器２１の出力信号が演算増幅器６２の非反転入力端子に加わり、演算増幅器６２の非反転入力端子に加わる信号を０ｄＢの電圧利得で増幅した信号が内部出力端子２４から出力される。
例えば、演算増幅器２１の出力信号について３００ｋＨｚ以下では良好なＡＣ ＣＭＲＲが得られる一方、３００ｋＨｚを超えた辺りからＡＣ ＣＭＲＲの顕著な低下が見られる場合、ＬＰＦ６１の遮断周波数を３００ｋＨｚ又は３００ｋＨｚ近辺に設定すれば良い。これにより、検出用増幅回路２０Ｄの全体のＡＣ ＣＭＲＲは、３００ｋＨｚを超えた周波数帯域においても十分に高くなる。
尚、図１４を参照し、第１実施例に係る検出用増幅回路２０Ａに対してＬＰＦ６１及びバッファ回路６２を追加する構成を説明したが、第２実施例に係る検出用増幅回路２０Ｂ又は第３実施例に係る検出用増幅回路２０Ｃに対してＬＰＦ６１及びバッファ回路６２を追加することも可能である。当該追加が成された増幅回路２０Ｂ又は２０Ｃにおける演算増幅器２１、ＬＰＦ６１、バッファ回路６２及び内部出力端子２４の接続関係は、増幅回路２０Ｄのそれと同じである。
［第５実施例］
第５実施例を説明する。調整回路２２のスイッチＳＷａ０～ＳＷａ４及び調整回路２３のスイッチＳＷｂ０～ＳＷｂ４は、デフォルト状態においてオフとされる。そして、スイッチＳＷａ０は、スイッチＳＷａ０をオンとすることを指示する第１調整信号が調整回路２２に供給されたことを受けてオンとなり、スイッチＳＷｂ０は、スイッチＳＷｂ０をオンとすることを指示する第２調整信号が調整回路２３に供給されたことを受けてオンとなる。スイッチＳＷａ１～ＳＷａ４及びスイッチＳＷｂ１～ＳＷｂ４についても同様である。
このため、ドライバＩＣ１０の起動直後などのデフォルト状態では、配線ＬＮａ１及びＬＮｂ１がフローティング状態となる。このフローティング状態を回避すべく、配線ＬＮａ１及びグランド間、配線ＬＮｂ１及びグランド間に、夫々、第１電位安定化用スイッチ、第２電位安定化用スイッチを設けておいても良い。第１電位安定化用スイッチは、スイッチＳＷａ０がオフ、オンのときに、夫々、オン、オフとなる。第２電位安定化用スイッチは、スイッチＳＷｂ０がオフ、オンのときに、夫々、オン、オフとなる。
［第６実施例］
第６実施例を説明する。検出用増幅回路２０（例えば検出用増幅回路２０Ａ、２０Ｂ、２０Ｃ又は２０Ｄ）に対し、調整回路２２及び２３の内、調整回路２２のみが設けられる場合があっても良いし、調整回路２３のみが設けられる場合があっても良い。演算増幅器２１の内部回路及び周辺回路のレイアウトパターン等によっては、調整回路２２及び２３の内、一方の調整回路のみを設けておくだけで、ＡＣ ＣＭＲＲ最適化のための必要な調整を実現できる場合もありうるからである。
調整回路２２及び２３の内、調整回路２２のみが検出用増幅回路２０に設けられる場合には、検出用増幅回路２０のＡＣ ＣＭＲＲが最も高くなるスイッチＳＷａ０～ＳＷａ４のオン、オフの組み合わせを最適な組み合わせとして探索すれば良い。同様に、調整回路２２及び２３の内、調整回路２３のみが検出用増幅回路２０に設けられる場合には、検出用増幅回路２０のＡＣ ＣＭＲＲが最も高くなるスイッチＳＷｂ０～ＳＷｂ４のオン、オフの組み合わせを最適な組み合わせとして探索すれば良い。
［第７実施例］
第７実施例を説明する。調整回路２２及び２３においてスイッチＳＷａ０及びＳＷｂ０を省略しても良い。スイッチＳＷａ０を省略する場合、スイッチＳＷａ０を介して導通／非導通が切り替えられていた箇所間が短絡される。スイッチＳＷｂ０についても同様である。即ち、スイッチＳＷａ０及びＳＷｂ０を省略される場合、配線ＬＮａ１及びＬＮｂ１が、図７の構成では夫々ノード７１及び７２に直接接続され、図１２の構成では夫々演算増幅器２１の反転入力端子及び非反転入力端子に直接接続され、図１３の構成では夫々ノード７５及び７６に直接接続される。
［第８実施例］
第８実施例を説明する。調整回路２２における配線ＬＮａ１及びＬＮａ２間の静電容量を１６段階で調整できる構成を上述したが、配線ＬＮａ１及びＬＮａ２間の静電容量の調整段階数は２以上であれば任意である。同様に、配線ＬＮｂ１及びＬＮｂ２間の静電容量の調整段階数も２以上であれば任意である。
［第９実施例］
第９実施例を説明する。ドライバＩＣ１０の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバＩＣ１０内の回路と同等の回路を構成するようにしても良い。
［第１０実施例］
第１０実施例を説明する。
本実施形態では、ＶＣＭ１１４がＨＤＤ装置１００に利用されることを想定しているが、ＶＣＭ１１４の用途は任意である。例えば、デジタルカメラのレンズ駆動にＶＣＭ１１４が利用されても良い。
本実施形態では、ドライバＩＣ１０の負荷にＶＣＭ１１４が含まれることが想定されているが、ドライバＩＣ１０の負荷（即ちドライバＩＣ１０から電流ＩＯＵＴの供給を受ける負荷）は任意の負荷であって良く、従って、モータ以外の負荷であっても良い。
検出用増幅回路２０として具体化された本発明に係る増幅回路は、信号増幅が必要な任意の回路及び装置に組み込まれて良い。様々な用途の増幅回路において、良好なＡＣ ＣＭＲＲが必要とされることは言うまでも無い。
例えば、第１及び第２入力端子を通じて入力された音響信号を増幅する回路に本発明に係る増幅回路を用いても良い。或いは例えば、スイッチング電源回路に本発明に係る増幅回路を組み込んで、当該電源回路の負荷への出力電流を表す電圧信号を本発明に係る増幅回路の第１及び第２入力端子に入力し、当該増幅回路の出力信号から該出力電流を高精度に検知するようにしても良い。本発明の増幅回路における第１及び第２入力端子は、検出用増幅回路２０では、夫々、端子ＩＳＮＳ及びＫＳＮＳに対応する、或いは、端子ＫＳＮＳ及びＩＳＮＳに対応する。
配線ＬＮａ２に接続される電位点を電位点ＰＰＸと称し、配線ＬＮｂ２に接続される電位点を電位点ＰＰＹと称し、可変抵抗５７の両端の内、抵抗５６と接続される一端とは異なる一端に接続される電位点ＰＰＺと称した場合、上述の実施形態では主として、電位点ＰＰＸ及びＰＰＹが０Ｖの基準電位を有し、且つ、電位点ＰＰＺが０Ｖとは異なる電位（基準電圧ＶＣＭＲＥＦ）を有することを想定したが、電位点ＰＰＸ、ＰＰＹ及びＰＰＺは、グランドに対して固定された電位を有する電位点であれば任意である。従って例えば、電位点ＰＰＺにおける電位（基準電圧ＶＣＭＲＥＦ）は０Ｖでありうる。電位点ＰＰＸ、ＰＰＹ及びＰＰＺが有する電位は、全て互いに一致していても良いし、全て互いに異なっていても良いし、電位点ＰＰＸ、ＰＰＹ及びＰＰＺが有する電位の内、任意の２つの電位が一致していて残りの１つの電位が該２つの電位と異なっていても良い。
本発明に係る増幅回路単体を集積化した半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで増幅回路の半導体装置を構成しても良い。
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
本発明に係る増幅回路Ｗ０（２０、２０Ａ～２０Ｄ）は、演算増幅器（２１）と複数の抵抗を用いて、第１入力端子及び第２入力端子間の差分信号を増幅した出力信号（ＶＳＮＳ）を出力する増幅回路であって、前記第１入力端子及び前記第２入力端子間に入力される同相の交流信号に対する前記出力信号の周波数特性を調整するための調整回路（２２、２３）を備え、前記第１入力端子及び前記第２入力端子の内の一方の入力端子に１以上の抵抗を介して前記調整回路が接続され、前記調整回路は、静電容量が可変とされたコンデンサ部を有し、前記コンデンサ部の静電容量の可変設定を通じて前記調整を実現することを特徴とする。
これにより、製造ばらつき等によって発生しうるＣＭＲＲの劣化を最適なものへ修正することが可能となる。
前記増幅回路Ｗ０の一形態である増幅回路Ｗ１において、例えば、前記演算増幅器の反転入力端子は、第１抵抗（５１）を介して前記一方の入力端子（ＩＳＮＳ）に接続されるとともに、第２抵抗及び第３抵抗の直列回路（５２、５３）を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子（ＫＳＮＳ）における信号に基づいた信号が入力され、前記第２抵抗及び前記第３抵抗間の接続ノード（７１）と、所定の電位点（例えばグランド）との間に、前記調整回路（２２）が挿入される。
増幅回路Ｗ１において、或いは例えば、前記演算増幅器の非反転入力端子は、第１抵抗（５４）を介して前記一方の入力端子（ＫＳＮＳ）に接続されるとともに、第２抵抗及び第３抵抗の直列回路（５５～５７）を介して所定の第１電位点（ＶＣＭＲＥＦ）に接続され、前記演算増幅器の反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子（ＩＳＮＳ）における信号に基づいた信号が入力され、前記第２抵抗及び前記第３抵抗間の接続ノード（７２）と、所定の第２電位点（例えばグランド）との間に、前記調整回路（２３）が挿入される。
増幅回路Ｗ１において、更に或いは例えば、前記調整回路として、各々に静電容量が可変とされたコンデンサ部を有する第１調整回路及び第２調整回路（２２、２３）が設けられ、前記演算増幅器の反転入力端子は、第１抵抗（５１）を介して前記第１入力端子（ＩＳＮＳ）に接続されるとともに、第２抵抗及び第３抵抗の直列回路（５２、５３）を介して前記演算増幅器の出力端子に接続され、前記第２抵抗及び前記第３抵抗間の接続ノード（７１）と、所定の第１電位点（例えばグランド）との間に、前記第１調整回路（２２）が挿入され、前記演算増幅器の非反転入力端子は、第４抵抗（５１）を介して前記第２入力端子（ＫＳＮＳ）に接続されるとともに、第５抵抗及び第６抵抗の直列回路（５５～５７）を介して所定の第２電位点（ＶＣＭＲＥＦ）に接続され、前記第５抵抗及び前記第６抵抗間の接続ノード（７２）と、所定の第３電位点（例えばグランド）との間に、前記第２調整回路（２３）が挿入される。
増幅回路Ｗ１において、第１抵抗～第６抵抗の夫々は、１以上の任意の個数の抵抗から形成されていて良い（例えば、図７の回路では、第６抵抗が抵抗５６及び５７より形成されていると考えることができる）。
前記増幅回路Ｗ０の他の一形態である増幅回路Ｗ２において、例えば、前記演算増幅器の反転入力端子は、第１抵抗（５１）を介して前記一方の入力端子（ＩＳＮＳ）に接続されるとともに、第２抵抗（５２、５３）を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子（ＫＳＮＳ）における信号に基づいた信号が入力され、前記演算増幅器の反転入力端子と、所定の電位点（例えばグランド）との間に、前記調整回路（２２）が挿入される。
増幅回路Ｗ２において、或いは例えば、前記演算増幅器の非反転入力端子は、第１抵抗（５４）を介して前記一方の入力端子（ＫＳＮＳ）に接続されるとともに、第２抵抗（５５～５７）を介して所定の第１電位点（ＶＣＭＲＥＦ）に接続され、前記演算増幅器の反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子（ＩＳＮＳ）における信号に基づいた信号が入力され、前記演算増幅器の非反転入力端子と、所定の第２電位点（例えばグランド）との間に、前記調整回路（２３）が挿入される。
増幅回路Ｗ２において、更に或いは例えば、前記調整回路として、各々に静電容量が可変とされたコンデンサ部を有する第１調整回路及び第２調整回路（２２、２３）が設けられ、前記演算増幅器の反転入力端子は、第１抵抗（５１）を介して前記第１入力端子（ＩＳＮＳ）に接続されるとともに、第２抵抗（５２、５３）を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の反転入力端子と、所定の第１電位点（例えばグランド）との間に、前記第１調整回路（２２）が挿入され、前記演算増幅器の非反転入力端子は、第３抵抗（５４）を介して前記第２入力端子（ＫＳＮＳ）に接続されるとともに、第４抵抗（５５～５７）を介して所定の第２電位点（ＶＣＭＲＥＦ）に接続され、前記演算増幅器の非反転入力端子と、所定の第３電位点（例えばグランド）との間に、前記第２調整回路（２３）が挿入される。
増幅回路Ｗ２において、第１抵抗～第４抵抗の夫々は、１以上の任意の個数の抵抗から形成されていて良い（例えば、図１２の回路では、第４抵抗が抵抗５５～５７より形成されていると考えることができる）。
前記増幅回路Ｗ０の更に他の一形態である増幅回路Ｗ３において、例えば、前記演算増幅器の反転入力端子は、第１抵抗及び第２抵抗の直列回路（５１、５８）を介して前記一方の入力端子（ＩＳＮＳ）に接続されるとともに、第３抵抗（５２、５３）を介して前記演算増幅器の出力端子に接続され、前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子（ＫＳＮＳ）における信号に基づいた信号が入力され、前記第１抵抗及び前記第２抵抗間の接続ノード（７５）と、所定の電位点（例えばグランド）との間に、前記調整回路（２２）が挿入される。
増幅回路Ｗ３において、或いは例えば、前記演算増幅器の非反転入力端子は、第１抵抗及び第２抵抗の直列回路（５４、５９）を介して前記一方の入力端子（ＫＳＮＳ）に接続されるとともに、第３抵抗（５５～５７）を介して所定の第１電位点（ＶＣＭＲＥＦ）に接続され、前記演算増幅器の反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子（ＩＳＮＳ）における信号に基づいた信号が入力され、前記第１抵抗及び前記第２抵抗間の接続ノード（７６）と、所定の第２電位点（例えばグランド）との間に、前記調整回路（２３）が挿入される。
増幅回路Ｗ２において、更に或いは例えば、前記調整回路として、各々に静電容量が可変とされたコンデンサ部を有する第１調整回路及び第２調整回路（２２、２３）が設けられ、前記演算増幅器の反転入力端子は、第１抵抗及び第２抵抗の直列回路（５１、５８）を介して前記第１入力端子（ＩＳＮＳ）に接続されるとともに、第３抵抗（５２、５３）を介して前記演算増幅器の出力端子に接続され、前記第１抵抗及び前記第２抵抗間の接続ノード（７５）と、所定の第１電位点（例えばグランド）との間に、前記第１調整回路（２２）が挿入され、前記演算増幅器の非反転入力端子は、第４抵抗及び第５抵抗の直列回路（５４、５９）を介して前記第２入力端子（ＫＳＮＳ）に接続されるとともに、第６抵抗（５５～５７）を介して所定の第２電位点（ＶＣＭＲＥＦ）に接続され、前記第４抵抗及び前記第５抵抗間の接続ノード（７６）と、所定の第３電位点（例えばグランド）との間に、前記第２調整回路（２３）が挿入される。
増幅回路Ｗ３において、第１抵抗～第６抵抗の夫々は、１以上の任意の個数の抵抗から形成されていて良い（例えば、図１３の回路では、第６抵抗が抵抗５５～５７より形成されていると考えることができる）。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１００ ＨＤＤ装置
１１０ 磁気ディスク
１１１ ヘッド
１１２ アーム
１１３ ＳＰＭ
１１４ ＶＣＭ
１１５ ランプ部
１０ ドライバＩＣ
２０ 検出用増幅回路
２１ 演算増幅器
２２、２３ 調整回路

Claims (7)

  1. 演算増幅器と複数の抵抗を用いて、第１入力端子及び第２入力端子間の差分信号を増幅した出力信号を出力するよう構成された増幅回路であって、
    前記第１入力端子及び前記第２入力端子間に入力される同相の交流信号に対する前記出力信号の周波数特性を調整するための調整回路を備え、
    前記第１入力端子及び前記第２入力端子の内の一方の入力端子に１以上の抵抗を介して前記調整回路が接続され、
    前記調整回路は、静電容量が可変とされたコンデンサ部を有し、
    前記コンデンサ部の静電容量の可変設定を通じて前記調整を実現し、
    前記演算増幅器の反転入力端子は、第１抵抗を介して前記一方の入力端子に接続されるとともに、第２抵抗及び第３抵抗の直列回路を介して前記演算増幅器の出力端子に接続され、
    前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、
    前記第２抵抗及び前記第３抵抗間の接続ノードと、所定の電位点との間に、前記調整回路が挿入され、
    当該増幅回路は、前記演算増幅器の出力端子における信号をローパスフィルタに通して得られる信号に基づき前記出力信号を生成する
    、増幅回路。
  2. 演算増幅器と複数の抵抗を用いて、第１入力端子及び第２入力端子間の差分信号を増幅した出力信号を出力するよう構成された増幅回路であって、
    前記第１入力端子及び前記第２入力端子間に入力される同相の交流信号に対する前記出力信号の周波数特性を調整するための調整回路を備え、
    前記第１入力端子及び前記第２入力端子の内の一方の入力端子に１以上の抵抗を介して前記調整回路が接続され、
    前記調整回路は、静電容量が可変とされたコンデンサ部を有し、
    前記コンデンサ部の静電容量の可変設定を通じて前記調整を実現し、
    前記演算増幅器の非反転入力端子は、第１抵抗を介して前記一方の入力端子に接続されるとともに、第２抵抗及び第３抵抗の直列回路を介して所定の第１電位点に接続され、
    前記演算増幅器の反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、
    前記第２抵抗及び前記第３抵抗間の接続ノードと、所定の第２電位点との間に、前記調整回路が挿入される
    、増幅回路。
  3. 演算増幅器と複数の抵抗を用いて、第１入力端子及び第２入力端子間の差分信号を増幅した出力信号を出力するよう構成された増幅回路であって、
    前記第１入力端子及び前記第２入力端子間に入力される同相の交流信号に対する前記出力信号の周波数特性を調整するための調整回路を備え、
    前記第１入力端子及び前記第２入力端子の内の一方の入力端子に１以上の抵抗を介して前記調整回路が接続され、
    前記調整回路は、静電容量が可変とされたコンデンサ部を有し、
    前記コンデンサ部の静電容量の可変設定を通じて前記調整を実現し、
    前記調整回路として、各々に静電容量が可変とされたコンデンサ部を有する第１調整回路及び第２調整回路が設けられ、
    前記演算増幅器の反転入力端子は、第１抵抗を介して前記第１入力端子に接続されるとともに、第２抵抗及び第３抵抗の直列回路を介して前記演算増幅器の出力端子に接続され、
    前記第２抵抗及び前記第３抵抗間の接続ノードと、所定の第１電位点との間に、前記第１調整回路が挿入され、
    前記演算増幅器の非反転入力端子は、第４抵抗を介して前記第２入力端子に接続されるとともに、第５抵抗及び第６抵抗の直列回路を介して所定の第２電位点に接続され、
    前記第５抵抗及び前記第６抵抗間の接続ノードと、所定の第３電位点との間に、前記第２調整回路が挿入される
    、増幅回路。
  4. 前記演算増幅器の出力端子における信号をローパスフィルタに通して得られる信号に基づき前記出力信号を生成する
    、請求項２又は３に記載の増幅回路。
  5. 請求項１～４の何れかに記載の増幅回路を形成する半導体装置であって、
    前記増幅回路は集積回路を用いて形成される
    、半導体装置。
  6. モータを駆動するモータドライバ装置であって、
    前記モータに供給される電流に応じた信号を増幅して出力する増幅回路と、
    前記増幅回路の出力信号に応じた電圧を前記モータに印加する出力段回路と、を備え、
    前記増幅回路として、請求項１～４の何れかに記載の増幅回路を備え、
    前記モータに供給される前記電流に応じた信号が前記第１入力端子及び前記第２入力端子間に加わる
    、モータドライバ装置。
  7. モータを駆動するモータドライバ装置であって、
    前記モータに供給される電流に応じた信号を増幅して出力する増幅回路と、
    前記増幅回路の出力信号に応じた電圧を前記モータに印加する出力段回路と、を備え、
    前記増幅回路は、演算増幅器と複数の抵抗を用いて、第１入力端子及び第２入力端子間の差分信号を増幅した信号を前記出力信号として出力するよう構成された増幅回路であって、前記第１入力端子及び前記第２入力端子間に入力される同相の交流信号に対する前記出力信号の周波数特性を調整するための調整回路を備え、
    前記第１入力端子及び前記第２入力端子の内の一方の入力端子に１以上の抵抗を介して前記調整回路が接続され、
    前記調整回路は、静電容量が可変とされたコンデンサ部を有し、
    前記コンデンサ部の静電容量の可変設定を通じて前記調整を実現し、
    前記演算増幅器の反転入力端子は、第１抵抗を介して前記一方の入力端子に接続されるとともに、第２抵抗及び第３抵抗の直列回路を介して前記演算増幅器の出力端子に接続され、
    前記演算増幅器の非反転入力端子には、前記第１入力端子及び前記第２入力端子の内の他方の入力端子における信号に基づいた信号が入力され、
    前記第２抵抗及び前記第３抵抗間の接続ノードと、所定の電位点との間に、前記調整回路が挿入され、
    前記モータに供給される前記電流に応じた信号が前記第１入力端子及び前記第２入力端子間に加わる
    、モータドライバ装置。
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