JP7044597B2 - Ｄａｃ共用回路並びにｄａｃ共用回路に関わる半導体装置及びドライバ装置 - Google Patents

Description

本発明は、ＤＡＣ共用回路並びにＤＡＣ共用回路に関わる半導体装置及びドライバ装置に関する。

ハードディスク装置では、基本的に、磁気ヘッドを支持するアームをボイスコイルモータにて駆動することにより磁気ディスク上での磁気ヘッドの位置決めを行う。これに加えて、アームに一対の圧電素子なら成るマイクロアクチュエータを設けておいて、アームの位置を基準に磁気ヘッドの位置をマイクロアクチュエータにて微調整する２段アクチュエータ方式が採用されることもある（下記特許文献１参照）。

このような２段アクチュエータ方式が採用される場合、ボイスコイルモータの電流指令値を表すデジタル信号と圧電素子の電圧指令値を表すデジタル信号とが上位側システムにて生成され、それらのデジタル信号が下位側のドライバＩＣに伝達される。ドライバＩＣは、基本的には、ボイスコイルモータ用のデジタル信号をアナログ信号に変換するＤＡ変換器（ＤＡＣ）と圧電素子用のデジタル信号をアナログ信号に変換するＤＡ変換器とを備え、それら２つのＤＡ変換器の出力信号を用いてボイスコイルモータ及び圧電素子の駆動制御を行う。

但し、チップ面積の低減等を目的にして、ボイスコイルモータ用のデジタル信号のアナログ信号への変換及び圧電素子用のデジタル信号のアナログ信号への変換を単一のＤＡ変換器にて行うこともある。即ち、２チャネル分のデジタル－アナログ変換を単一のＤＡ変換器を共用して実現することもある。この場合、ＤＡ変換器を含むＤＡＣブロックからは、ボイスコイルモータ用のデジタル信号に基づく第１アナログ信号及び圧電素子用のデジタル信号に基づく第２アナログ信号が時分割で切り替えながら出力されることになり、後段回路にて、第１アナログ信号に応じボイスコイルモータの供給電流を制御し且つ第２アナログ信号に応じ圧電素子の印加電圧を制御する。

特開２０１３－１５２７６９号公報

しかしながら、上述のようなＤＡ変換器の共用を行う場合、ＤＡ変換器を含むＤＡＣブロックの出力を一方のチャネルについての信号から他方のチャネルについての信号に切り替える際、幾分かの待機時間が発生する（この待機時間の詳細については後に詳説される）。この待機時間をなるだけ短くすることができれば、供給されたデジタル信号に基づくボイスコイルモータ及び圧電素子の制御の応答速度が高まり、有益である。

尚、説明の具体化のため、ハードディスク装置におけるボイスコイルモータ及び圧電素子に注目して、ＤＡ変換器を共用する際の構成等を説明したが、ボイスコイルモータ及び圧電素子に関するものに限らず、複数チャネルのデジタル信号を単一のＤＡＣブロックにてアナログ信号に変換する任意の回路構成において、同様の事情が存在する。

本発明は、ＤＡ変換器を共用する際の動作の適正化に寄与するＤＡＣ共用回路並びに当該ＤＡＣ共用回路に関わる半導体装置及びドライバ装置を提供することを目的とする。より具体的には例えば、本発明は、ＤＡ変換器を共用する際のチャネル間切り替え時に発生する待機時間の短縮化に寄与するＤＡＣ共用回路並びに当該ＤＡＣ共用回路に関わる半導体装置及びドライバ装置を提供することを目的とする。

本発明に係るＤＡＣ共用回路は、デジタル－アナログ変換器及びＤＡＣ出力部を有し、第１～第ｍチャネルに対する第１～第ｍデジタル信号を受けて前記第１～第ｍデジタル信号に基づく第１～第ｍアナログ信号を時分割で切り替えながら繰り返し前記ＤＡＣ出力部より出力するＤＡＣブロックと（ｍは２以上の整数）、前記ＤＡＣ出力部に接続される、前記第１～第ｍチャネルに対する第１～第ｍアナログブロックと、制御回路と、を備えたＤＡＣ共用回路であって、各アナログブロックは、前記ＤＡＣ出力部に加わる、当該アナログブロックに対応するアナログ信号を保持するアナログ信号保持部と、前記アナログ信号保持部の保持信号をインピーダンス変換して出力する主出力回路と、前記ＤＡＣ出力部と前記主出力回路の出力部との間に設けられ、前記制御回路による制御に応じて、前記主出力回路の出力信号を前記ＤＡＣ出力部に伝達可能な副出力回路と、を備え、前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、前記第ｊチャネルの前記主出力回路の出力信号を前記第ｊチャネルの前記副出力回路を通じて一時的に前記ＤＡＣ出力部に伝達させる（ｉ及びｊはｍ以下の互いに異なる整数）ことを特徴とする。

具体的には例えば、各アナログブロックにおいて、前記副出力回路は前記主出力回路の出力信号をインピーダンス変換して出力するバッファ回路であって、各アナログブロックは、前記アナログ信号保持部としてのコンデンサと前記ＤＡＣ出力部との間に挿入された主スイッチと、前記副出力回路としてのバッファ回路の出力部と前記ＤＡＣ出力部との間に挿入された副スイッチと、を備え、前記制御回路は、各アナログブロックの前記主スイッチ及び前記副スイッチのオン、オフを制御すると良い。

更に具体的には例えば、前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとする期間を設け、その後に、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとすると良い。

更に具体的には例えば、前記ＤＡＣブロックは、時系列上に並ぶ複数のフレームの夫々において、前記第１～第ｍチャネルに対する前記第１～第ｍアナログ信号を時分割で切り替えながら前記ＤＡＣ出力部より出力し、特定のフレームにおいて、前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、前記ＤＡＣブロックは、前記ＤＡＣ出力部への出力信号を前記特定のフレームでの前記第ｉチャネルに対するアナログ信号から前記特定のフレームの前のフレームでの前記第ｊチャネルに対するアナログ信号への切り替える戻し動作を行った後に、前記ＤＡＣ出力部への出力信号を前記特定のフレームでの前記第ｊチャネルに対するアナログ信号への切り替える更新動作を行い、前記制御回路は、前記戻し動作が行われるときに、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとし、その後、前記更新動作が行われるときに、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとすると良い。

また例えば、前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとする状態を所定時間だけ維持した後、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとすると良い。

或いは例えば、各アナログブロックの前記主スイッチの両端子間電圧を検出する電圧検出回路が前記ＤＡＣ共用回路に設けられ 前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとする第１スイッチ制御を行った後に、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとする第２スイッチ制御を行い、前記第１スイッチ制御が行われているときにおける前記第ｊチャネルの前記主スイッチの両端子間電圧に基づき前記第１スイッチ制御から前記第２スイッチ制御への切替タイミングを決定しても良い。

この際例えば、前記制御回路は、前記第１スイッチ制御が行われているときにおける前記第ｊチャネルの前記主スイッチの両端子間電圧の大きさが所定値以下となったときに、実行するスイッチ制御を前記第１スイッチ制御から前記第２スイッチ制御に切り替えると良い。

また例えば、前記ＤＡＣブロックは、前記第１～第ｍデジタル信号に対してデジタル－アナログ変換を行う前記デジタル－アナログ変換器と、前記デジタル－アナログ変換により得られた信号を増幅して前記ＤＡＣ出力部より出力する増幅回路と、を備えていると良い。

本発明に係る半導体装置は、前記ＤＡＣ共用回路を形成する半導体装置であって、前記ＤＡＣ共用回路は集積回路を用いて形成されることを特徴とする。

本発明に係るドライバ装置は、磁気ディスク装置の磁気ヘッドを支持するアームを駆動することで前記磁気ディスク装置の磁気ディスク上で前記磁気ヘッドを移動させるための第１アクチュエータと、前記アームに取り付けられ、前記磁気ヘッドの位置を調整するための第２アクチュエータと、を駆動制御するドライバ装置であって、前記ＤＡＣ共用回路を備え、前記第１アナログブロックの前記主出力回路の出力信号により前記第１アクチュエータを駆動制御し、前記第２アナログブロックの前記主出力回路の出力信号により前記第２アクチュエータを駆動制御することを特徴とする。

具体的には例えば、前記第１アクチュエータはボイスコイルモータにて構成され、前記第２アクチュエータは圧電素子にて構成されると良い。

本発明によれば、ＤＡ変換器を共用する際の動作の適正化に寄与するＤＡＣ共用回路並びに当該ＤＡＣ共用回路に関わる半導体装置及びドライバ装置を提供することが可能となる。より具体的には例えば、本発明によれば、ＤＡ変換器を共用する際のチャネル間切り替え時に発生する待機時間の短縮化に寄与するＤＡＣ共用回路並びに当該ＤＡＣ共用回路に関わる半導体装置及びドライバ装置を提供することが可能となる。

本発明の実施形態に係るハードディスク装置の機構に関わる概略構成図である。 本発明の実施形態に係るハードディスク装置の電気的な概略ブロック図である。 本発明の実施形態に係るハードディスク装置に搭載されるドライバＩＣの外観斜視図である。 本発明の実施形態に係り、ボイルコイルモータ及び圧電素子の駆動回路に関わるブロック図である。 本発明の実施形態に係り、複数のフレームが時系列上に並んでいる様子を示す図である。 本発明の実施形態に係り、各フレームにおけるＶＣＭ制御データ及びＭＡ制御データを示す図である。 本発明の実施形態に属する第１実施例に係り、ＤＡＣ共用回路の回路図である。 本発明の実施形態に属する第１実施例にて想定される、ＤＡＣへのデジタルデータの数値を示す図である。 本発明の実施形態に属する第１実施例に係り、各スイッチの状態及び各部の信号波形などを示す図である。 本発明の実施形態に属する第１実施例に係り、ＤＡＣへの供給データの変化に応答した信号変化の様子を示す図である。 図７のＤＡＣ共用回路との対比に供される参考回路の回路図である。 図１１の参考回路に関する各スイッチの状態及び各部の信号波形などを示す図である。 本発明の実施形態に属する第２実施例に係り、ＤＡＣ共用回路の回路図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。

図１は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置（以下ＨＤＤ装置と称する）１００の機構に関わる概略構成図である。

ＨＤＤ装置１００は、記録媒体である磁気ディスク１１０と、磁気ディスク１１０に対して情報の書き込み及び読み込みを行う磁気ヘッド１１１（以下ヘッド１１１とも称されうる）と、磁気ヘッド１１１を磁気ディスク１１０の半径方向に対して移動自在に支持するアーム１１２と、磁気ディスク１１０を支持及び回転させるスピンドルモータ１１３（以下ＳＰＭ１１３とも称されうる）と、アーム１１２を回転駆動及び位置決めすることで磁気ヘッド１１１を磁気ディスク１１０の半径方向に対して移動させ且つ位置決めするボイスコイルモータ１１４（以下ＶＣＭ１１４とも称されうる）と、を備える。

ＨＤＤ装置１００は、更に、一対の圧電素子１１５と、ロードビーム１１６と、磁気ヘッド１１１を磁気ディスク１１０から離間した所定の退避位置に保持するランプ部１１７と、を備える。アーム１１２の先端にロードビーム１１６が取り付けられ、ロードビーム１１６の先端に磁気ヘッド１１１が取り付けられる。アーム１１２の先端部におけるロードビーム１１６の取り付け部付近に一対の圧電素子１１５が配置される。一対の圧電素子１１５に対して互いに逆位相の電圧を加えることで、一対の圧電素子１１５が互いに逆位相で伸縮し、ロードビーム１１６の先端の磁気ヘッド１１１を磁気ディスク１１０の半径方向において変位させることができる。

このように、ＨＤＤ装置１００では、いわゆる２段アクチュエータ方式が採用されている。ＶＣＭ１１４は、アーム１１２を駆動することで磁気ディスク１１０上において磁気ヘッド１１１を荒く位置決めする（相対的に荒い分解能で位置決めする）粗動アクチュエータとして機能し、一対の圧電素子１１５は、アーム１１２の位置を基準にして磁気ヘッド１１１の位置を調整することで磁気ディスク１１０上において磁気ヘッド１１１を精密に位置決めする（ＶＣＭ１１４よりも細かい分解能で位置決めする）微動アクチュエータとして機能する。以下では、一対の圧電素子１１５から成るアクチュエータを、マイクロアクチュエータの略称“ＭＡ”を用い、ＭＡ１１５と称する。

磁気ディスク１１０と、磁気ヘッド１１１と、ＭＡ１１５及びロードビーム１１６が取り付けられたアーム１１２と、ＳＰＭ１１３と、ＶＣＭ１１４と、ランプ部１１７は、ＨＤＤ装置１００の筐体内に収められる。尚、ＶＣＭ１１４又はＭＡ１１５による磁気ヘッド１１１の移動、変位に関し、磁気ディスク１１０の半径方向における移動、変位とは、円盤形状を有する磁気ディスク１１０の外周と中心とを結ぶ方向における移動、変位を意味するが、ＶＣＭ１１４又はＭＡ１１５による磁気ヘッド１１１の移動、変位が、磁気ディスク１１０の半径方向における移動、変位に加えて、他の方向（例えば磁気ディスク１１０の外周の接線方向）における移動、変位の成分を含むこともある。

図２は、ＨＤＤ装置１００の電気的な概略ブロック図である。ＨＤＤ装置１００には、電気的な構成部品として、ドライバＩＣ１０、信号処理回路１２０、ＭＰＵ（micro-processing unit）１３０及び電源回路１４０が設けられている。電源回路１４０は、ドライバＩＣ１０及び信号処理回路１２０、ＭＰＵ１３０を駆動するための電源電圧を、それらに供給する。ＭＰＵ１３０は、信号処理回路１２０及びドライバＩＣ１０の夫々に対し、双方向通信が可能な形態で接続されている。

信号処理回路１２０は、磁気ディスク１１０への情報の書き込み時には、当該情報を書き込むための記録信号を磁気ヘッド１１１に出力し、磁気ディスク１１０から情報を読み出す時には、磁気ディスク１１０から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をＭＰＵ１３０に送る。ＭＰＵ１３０は、信号処理回路１２０の制御を通じて磁気ヘッド１１１による情報の書き込み動作及び読み込み動作を制御する。

ドライバＩＣ１０は、図３に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（ドライバ装置）である。尚、図３に示されるドライバＩＣ１０のピン数（外部端子の数）は例示に過ぎない。ドライバＩＣ１０には、ＳＰＭ１１３を駆動制御するためのＳＰＭドライバ１３、ＶＣＭ１１４を駆動制御するためのＶＣＭドライバ１４及びＭＡ１１５を駆動制御するためのＭＡドライバ１５が設けられる他、ＭＰＵ１３０及びドライバＩＣ１０間の双方向通信を可能とするためのＩＦ回路（インターフェース回路）１２や、ＩＦ回路１２を通じてＭＰＵ１３０から受けた制御データに基づきドライバ１３～１５の動作を制御する制御回路１１などが設けられる。

ＭＰＵ１３０は、ドライバＩＣ１０のＳＰＭドライバ１３を制御することによりＳＰＭ１１３の駆動制御を通じて磁気ディスク１１０の回転制御を行い、ドライバＩＣ１０のＶＣＭドライバ１４及びＭＡドライバ１５を制御することによりＶＣＭ１１４及びＭＡ１１５の駆動制御を通じて磁気ヘッド１１１の移動制御及び位置決めを行う。磁気ディスク１１０の各箇所には磁気ディスク１１０上の各々の位置を示す位置情報が記録されており、磁気ディスク１１０上に磁気ヘッド１１１が位置しているとき、この位置情報は磁気ヘッド１１１により読み取られて、信号処理回路１２０を通じてＭＰＵ１３０に伝達される。ＭＰＵ１３０は当該位置情報に基づいてＶＣＭドライバ１４及びＭＡドライバ１５を制御でき、この制御を通じて、ＶＣＭドライバ１４がＶＣＭ１１４に必要な駆動電流を供給することで磁気ヘッド１１１の第１段階の位置決めが実現され且つＭＡドライバ１５がＭＡ１１５に必要な電圧を供給することで磁気ヘッド１１１の第２段階の位置決めが実現される。尚、磁気ヘッド１１１が磁気ディスク１１０上に位置しているとは、磁気ヘッド１１１が微小な空間を隔てて磁気ディスク１１０の上方に位置していることを意味する。

図４に、ＶＣＭ１１４及びＶＣＭドライバ１４並びにＭＡ１１５及びＭＡドライバ１５に関わるブロック図（部分的に回路図を含む）を示す。ＭＡ１１５としての一対の圧電素子１１５の内、一方を符号１１５ａにて参照し、他方を符号１１５ｂにて参照する。ドライバＩＣ１０に設けられる外部端子には、端子Ａ_ＯＵＴ、Ｂ_ＯＵＴ、Ｉ_ＳＮＳ、Ｋ_ＳＮＳ、Ｐ１_ＯＵＴ及びＰ２_ＯＵＴが含まれる。

まず、ＶＣＭ１１４及びＶＣＭドライバ１４について説明する。ＶＣＭ１１４は、２つの永久磁石と該２つの永久磁石により形成される磁界中に配置されたコイルとで構成される。Ｌ_ＶＣＭはＶＣＭ１１４を構成するコイルを表す。Ｉ_ＯＵＴは、ＶＣＭ１１４に供給される電流であるＶＣＭ１１４の駆動電流を表す。当然であるが、ＶＣＭ１１４への電流供給はコイルＬ_ＶＣＭへの電流供給を意味する。端子Ａ_ＯＵＴ及びＢ_ＯＵＴ間にセンス抵抗Ｒ_Ｓ及びコイルＬ_ＶＣＭの直列回路が接続される。より具体的には、端子Ａ_ＯＵＴにセンス抵抗Ｒ_Ｓの一端が接続される一方で端子Ｂ_ＯＵＴにコイルＬ_ＶＣＭの一端が接続され、センス抵抗Ｒ_Ｓ及びコイルＬ_ＶＣＭの他端同士が共通接続される。

駆動電流Ｉ_ＯＵＴは、センス抵抗Ｒ_Ｓ及びコイルＬ_ＶＣＭの直列回路を経由して端子Ａ_ＯＵＴ及びＢ_ＯＵＴ間に流れる。ここでは、端子Ａ_ＯＵＴから端子Ｂ_ＯＵＴに向けて流れる駆動電流Ｉ_ＯＵＴの極性が正であるとし、端子Ｂ_ＯＵＴから端子Ａ_ＯＵＴに向けて流れる駆動電流Ｉ_ＯＵＴの極性が負であるとする。ＭＰＵ１３０は、駆動電流Ｉ_ＯＵＴの目標値を示すＶＣＭ制御データをドライバＩＣ１０に供給する。ＶＣＭ制御データにより、ＶＣＭ１１４に供給されるべき駆動電流Ｉ_ＯＵＴの大きさや向きが指定される。ＶＣＭドライバ１４はＶＣＭ制御データに従った正又は負の駆動電流Ｉ_ＯＵＴをコイルＬ_ＶＣＭに供給する。正の駆動電流Ｉ_ＯＵＴをコイルＬ_ＶＣＭに供給することで磁気ヘッド１１１は磁気ディスク１１０の外周側から磁気ディスク１１０の中心に向けて移動し、負の駆動電流Ｉ_ＯＵＴをコイルＬ_ＶＣＭに供給することで磁気ヘッド１１１は磁気ディスク１１０の中心から磁気ディスク１１０の外周側に向けて移動する。

ＶＣＭドライバ１４は、電流検出増幅回路１４ａ、誤差増幅回路１４ｂ及び出力段回路１４ｃを備える。センス抵抗Ｒ_Ｓにて発生する電圧降下（即ち、センス抵抗Ｒ_Ｓの端子間電圧）が駆動電流Ｉ_ＯＵＴに応じた信号として電流検出増幅回路１４ａに入力される。

電流検出増幅回路１４ａは、その入力信号に基づいて駆動電流Ｉ_ＯＵＴを検出し、検出結果を誤差増幅回路１４ｂに出力する。より具体的には、センス抵抗Ｒ_Ｓの一端に接続された端子Ａ_ＯＵＴが端子Ｋ_ＳＮＳに接続されると共に、センス抵抗Ｒ_Ｓの他端が端子Ｉ_ＳＮＳに接続され、電流検出増幅回路１４ａは、駆動電流Ｉ_ＯＵＴの大きさ及び向きに応じた信号である端子Ｋ_ＳＮＳ及びＩ_ＳＮＳ間の電圧信号を増幅して当該増幅後の電圧信号を誤差増幅回路１４ｂに出力する。尚、ここでは、センス抵抗Ｒ_ＳがドライバＩＣ１０の外部に設けられた外付け抵抗であることを想定しているが、センス抵抗Ｒ_ＳをドライバＩＣ１０の内部に形成しておいても良い。この場合、センス抵抗Ｒ_Ｓの電圧降下の信号を伝達する配線をドライバＩＣ１０内に設けておくことができる。

誤差増幅回路１４ｂは、電流検出増幅回路１４ａの出力信号にて示される駆動電流Ｉ_ＯＵＴの検出値と、ＶＣＭ制御データにて示される駆動電流Ｉ_ＯＵＴの目標値との誤差を検出し、検出誤差を表す信号を増幅したものを出力段回路１４ｃに出力する。駆動電流Ｉ_ＯＵＴの目標値を表すアナログ信号（詳細にはアナログの電圧信号）として、アナログ信号Ｓ＿ｃｈ１が誤差増幅回路１４ｂに供給される。アナログ信号Ｓ＿ｃｈ１は、デジタル信号であるＶＣＭ制御データより生成されるが、その生成を担う回路については後述する。

出力段回路１４ｃは、誤差増幅回路１４ｂの出力信号に基づき、誤差増幅回路１４ｂにて検出される誤差がゼロに向かうように、即ち、駆動電流Ｉ_ＯＵＴの値がＶＣＭ制御データにて示される駆動電流Ｉ_ＯＵＴの目標値と等しくなるように、端子Ａ_ＯＵＴ及びＢ_ＯＵＴ間にＶＣＭ１１４の駆動電圧（換言すればコイルＬ_ＶＣＭの印加電圧）を供給する。例えば、出力段回路１４ｃは、端子Ａ_ＯＵＴに接続されるハーフブリッジ回路と端子Ｂ_ＯＵＴに接続されるハーフブリッジ回路を有する。それら２つのハーフブリッジ回路間にセンス抵抗Ｒ_Ｓ及びＶＣＭ１１４の直列回路が接続されることでＶＣＭ１１４に対するフルブリッジ回路が構成される。端子Ｂ_ＯＵＴを低電位側とし且つ端子Ａ_ＯＵＴを高電位側とする駆動電圧の供給により正の駆動電流Ｉ_ＯＵＴがＶＣＭ１１４に供給され、端子Ａ_ＯＵＴを低電位側とし且つ端子Ｂ_ＯＵＴを高電位側とする駆動電圧の供給により負の駆動電流Ｉ_ＯＵＴがＶＣＭ１１４に供給される。

この際、出力段回路１４ｃは、パルス幅変調された電圧をＶＣＭ１１４の駆動電圧として供給することで間欠的にＶＣＭ１１４に電力を供給するＰＷＭ駆動方式、又は、パルス幅変調されていない連続的な電圧をＶＣＭ１１４の駆動電圧として供給することでＶＣＭ１１４に常時電力を供給するリニア駆動方式にて、動作することができる。出力段回路１４ｃに、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の双方を設けておいて良く、この場合、それらの回路を切り替えて使用することでＰＷＭ駆動方式及びリニア駆動方式の何れかでＶＣＭ１１４が駆動される。尚、ＰＷＭ駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。

次に、ＭＡ１１５及びＭＡドライバ１５について説明する。ＭＡ１１５を構成する圧電素子１１５ａ及び１１５ｂの夫々は、基本的に、圧電体を２枚の電極で挟んだ構造を有しているため、回路構成上は、容量素子として表される。圧電素子１１５ａの２つの電極の内、一方の電極は端子Ｐ１_ＯＵＴに接続され、他方の電極はグランドに接続される。圧電素子１１５ｂの２つの電極の内、一方の電極は端子Ｐ２_ＯＵＴに接続され、他方の電極はグランドに接続される。グランドは０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。本実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。

ＭＰＵ１３０はＭＡ制御データをドライバＩＣ１０に供給する。ＭＡ制御データにより、圧電素子１１５ａ及び１１５ｂに印加される電圧の大きさ及び極性が指定される。圧電素子１１５ａに印加されるべき電圧を表すアナログ信号（詳細にはアナログの電圧信号）として、アナログ信号Ｓ＿ｃｈ２がＭＡドライバ１５に供給される。アナログ信号Ｓ＿ｃｈ２は、デジタル信号であるＭＡ制御データより生成されるが、その生成を担う回路については後述する。ＭＡドライバ１５は、端子Ｐ１_ＯＵＴに接続され、アナログ信号Ｓ＿ｃｈ２にて指定される電圧Ｖｐａを圧電素子１１５ａに供給することで圧電素子１１５ａを駆動する第１ＭＡドライバ１５ａと、端子Ｐ２_ＯＵＴに接続され、電圧Ｖｐａの反転電圧Ｖｐｂを圧電素子１１５ｂに供給することで圧電素子１１５ｂを駆動する第２ＭＡドライバ１５ｂと、を備える。電圧Ｖｐａ及び電圧Ｖｐｂは互いに同じ大きさを有しているが、互いに極性が異なる。即ち例えば、端子Ｐ１_ＯＵＴに電圧Ｖｐａとして“５Ｖ（ボルト）”が印加されるとき、端子Ｐ２_ＯＵＴには電圧Ｖｐｂとして“－５Ｖ”が印加される。

ＭＰＵ１３０は、磁気ヘッド１１１が磁気ディスク１１０上に位置しているとき、磁気ヘッド１１１から読み出された位置情報に基づきＶＣＭ制御データ及びＭＡ制御データを作成する。磁気ヘッド１１１が磁気ディスク１１０の外周の外側に位置している場合など、磁気ヘッド１１１にて位置情報が読み出されていない状態においては、ＭＰＵ１３０は、位置情報に頼らずにＶＣＭ制御データを作成することができる。例えば、磁気ヘッド１１１をランプ部１１７における退避位置から磁気ディスク１１０上に移動させる場合には所定の正の駆動電流Ｉ_ＯＵＴの供給を指示するＶＣＭ制御データを作成すれば良い。磁気ヘッド１１１にて位置情報が読み出されていない状態において、磁気ヘッド１１１の精密な位置制御は不要となるため、当該状態においてＭＡ制御データは不要である又はＭＡ制御データは固定データとされる（例えば電圧Ｖｐａ及びＶｐｂは０Ｖとされる）。

デジタル信号であるＶＣＭ制御データを、駆動電流Ｉ_ＯＵＴを指定するアナログ信号（詳細にはアナログの電圧信号）Ｓ＿ｃｈ１に変換するためには、デジタル－アナログ変換器（以下、ＤＡ変換器と称する）が必要であり、デジタル信号であるＭＡ制御データを、ＭＡ１１５の駆動電圧を指定するアナログ信号（詳細にはアナログの電圧信号）Ｓ＿ｃｈ２に変換するためにも、ＤＡ変換器が必要である。但し、ドライバＩＣ１０に複数のＤＡ変換器を設けると、ドライバＩＣ１０のチップ面積増大を招く。これを考慮し、ドライバＩＣ１０では、ＶＣＭ制御データから信号Ｓ＿ｃｈ１を得るためのＤＡ変換器とＭＡ制御データから信号Ｓ＿ｃｈ２を得るためのＤＡ変換器を共用する。

ＤＡ変換器を共用するためのＤＡＣ共用回路の詳細を説明するのに先立ち、幾つかの用語の定義を行う。今、１つの単位区間をフレームと称する。そうすると、図５に示す如く、時系列上に複数のフレームが並ぶことになる。隣接する任意の２つのフレームを、任意の整数ｎを用いて、第（ｎ－１）フレーム、第ｎフレームと称する。第（ｎ－１）フレームの終了タイミングと第ｎフレームの開始タイミングは一致しているものとする。

ＤＡＣ共用回路では、フレームを単位としてアナログ信号Ｓ＿ｃｈ１及びＳ＿ｃｈ２を更新することができる。尚、アナログ信号Ｓ＿ｃｈ１及びＳ＿ｃｈ２に限らず、後述される任意のアナログ信号は、特に記述無き限り、アナログ電圧信号である。

図６を参照し、ＶＣＭ制御データは、各フレームにおけるアナログ信号Ｓ＿ｃｈ１の値を指定するデジタルデータｄａｔａ＿ｃｈ１から成る。アナログ信号Ｓ＿ｃｈ１の値とは、詳細にはアナログ信号Ｓ＿ｃｈ１の電圧値を指す。デジタルデータｄａｔａ＿ｃｈ１の内、第ｎフレームにおけるアナログ信号Ｓ＿ｃｈ１の値を指定するものを“ｄａｔａ＿ｃｈ１［ｎ］”と表記する。第ｎフレーム以外のフレームについても同様である。即ち、デジタルデータｄａｔａ＿ｃｈ１の内、第（ｎ－１）、第（ｎ＋１）フレームにおけるアナログ信号Ｓ＿ｃｈ１の値を指定するものは、夫々、“ｄａｔａ＿ｃｈ１［ｎ－１］”、“ｄａｔａ＿ｃｈ１［ｎ＋１］”と表記される。

同様に、ＭＡ制御データは、各フレームにおけるアナログ信号Ｓ＿ｃｈ２の値を指定するデジタルデータｄａｔａ＿ｃｈ２から成る。アナログ信号Ｓ＿ｃｈ２の値とは、詳細にはアナログ信号Ｓ＿ｃｈ２の電圧値を指す。デジタルデータｄａｔａ＿ｃｈ２の内、第ｎフレームにおけるアナログ信号Ｓ＿ｃｈ２の値を指定するものを“ｄａｔａ＿ｃｈ２［ｎ］”と表記する。第ｎフレーム以外のフレームについても同様である。即ち、デジタルデータｄａｔａ＿ｃｈ２の内、第（ｎ－１）、第（ｎ＋１）フレームにおけるアナログ信号Ｓ＿ｃｈ２の値を指定するものは、夫々、“ｄａｔａ＿ｃｈ２［ｎ－１］”、“ｄａｔａ＿ｃｈ２［ｎ＋１］”と表記される。

ここでは、デジタルデータｄａｔａ＿ｃｈ１及びｄａｔａ＿ｃｈ２は１５ビットのデジタルデータであるとする。但し、それらデジタルデータのビット数は１５以外でも構わない。

上述した装置及び回路の各構成及び各動作等を、便宜上、基本実施例と称する。上述した装置及び回路についての詳細な説明や応用、変形技術を、以下の第１～第４実施例の中で説明する。特に記述無き限り且つ矛盾無き限り、基本実施例に記載の事項が後述の第１～第４実施例に適用され、第１～第４実施例において基本実施例と矛盾する事項については、第１～第４実施例での記載が優先される。また矛盾無き限り、以下に述べる第１～第４実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち第１～第４実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

［第１実施例］
第１実施例を説明する。図７は、第１実施例に係るＤＡＣ共用回路の回路図である。第１実施例に係るＤＡＣ共用回路は、制御回路３１と、ＤＡＣ３２と、演算増幅器（オペアンプ）３４、基準電圧源３５、抵抗３６及び３７から成る増幅回路３３を備えると共に、チャネルｃｈ１に対するアナログブロックＡ＿ＢＬ１及びチャネルｃｈ２に対するアナログブロックＡ＿ＢＬ２を備える。アナログブロックＡ＿ＢＬ１は、演算増幅器ＡＭＰ１ａ及びＡＭＰ１ｂと、スイッチＳＷ１ａ及びＳＷ１ｂと、コンデンサＣ１と、を備える。アナログブロックＡ＿ＢＬ２は、演算増幅器ＡＭＰ２ａ及びＡＭＰ２ｂと、スイッチＳＷ２ａ及びＳＷ２ｂと、コンデンサＣ２と、を備える。第１実施例に係るＤＡＣ共用回路をドライバＩＣ１０内に設けておくことができる。制御回路３１は、図２の制御回路１１に内包されると考えても良い。

制御回路３１には、ＶＣＭ制御データによるデジタルデータｄａｔａ＿ｃｈ１及びＭＡ制御データによるデジタルデータｄａｔａ＿ｃｈ２が供給される。制御回路３１は、各フレームにおいて、デジタルデータｄａｔａ＿ｃｈ１又はｄａｔａ＿ｃｈ２をデジタルデータＤＡＣｄａｔａとしてＤＡＣ３２に供給する。また、制御回路３１は、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂのオン、オフを個別に制御する。第１実施例を含む本実施形態において、任意のスイッチは１以上のＦＥＴ（電界効果トランジスタ）にて構成され、或るスイッチがオンのときには当該スイッチの両端子間が導通する一方で或るスイッチがオフのときには当該スイッチの両端子間が非導通となる。

ＤＡＣ３２は、デジタル－アナログ変換（以下ＤＡ変換と称することがある）によって、デジタル信号であるデジタルデータＤＡＣｄａｔａをアナログの電圧信号に変換するデジタル－アナログ変換器であって、当該変換によって得られたアナログ信号（アナログの電圧信号）を自身の出力端子３２ａから出力する。出力端子３２ａから出力されるアナログ信号は、増幅回路３３により基準電圧Ｖ_ＲＥＦを基準としつつ増幅され、当該増幅により得られたアナログ信号ＤＡＣＯＵＴがＤＡＣ出力部３８に加わる。ＤＡＣ出力部３８は、ＤＡＣ３２及び増幅回路３３から成るＤＡＣブロックの出力部に相当し、ＤＡＣブロックはＤＡ変換の結果を示すアナログ信号を増幅を経てＤＡＣ出力部３８より出力すると考えることができる。

具体的には、ＤＡＣ３２の出力端子３２ａは演算増幅器３４の非反転入力端子に接続される。基準電圧源３５は直流の所定基準電圧Ｖ_ＲＥＦを生成する。抵抗３６の一端に基準電圧Ｖ_ＲＥＦが印加され、抵抗３６の他端は演算増幅器３４の反転入力端子に接続されると共に抵抗３７を介して演算増幅器３４の出力端子に接続される。演算増幅器３４の出力端子そのもの又は演算増幅器３４の出力端子に接続される配線がＤＡＣ出力部３８に相当する。

増幅回路３３は、ＤＡＣ３２の出力信号を高インピーダンスで受けて該出力信号を所望の増幅率で増幅し、得られた増幅信号ＤＡＣＯＵＴを低インピーダンスでＤＡＣ出力部３８へと出力する役割を担う。数値例として、ＤＡＣ３２は０Ｖ～０．４Ｖの範囲内のアナログ信号を出力し、この際、０～１．５Ｖの範囲内のアナログ信号ＤＡＣＯＵＴが得られるように、基準電圧Ｖ_ＲＥＦの電圧値及び抵抗３６及び３７の抵抗値が設定されている。尚、基準電圧Ｖ_ＲＥＦはゼロボルトであっても構わない（この場合、基準電圧源３５が削除されて、演算増幅器３４の反転入力端子は抵抗３６を介してグランドに接続される）。

アナログブロックＡ＿ＢＬ１において、演算増幅器ＡＭＰ１ａの非反転入力端子は、コンデンサＣ１を介してグランドに接続され且つスイッチＳＷ１ａを介してＤＡＣ出力部３８に接続される。演算増幅器ＡＭＰ１ａの反転入力端子及び出力端子は互いに共通接続される。演算増幅器ＡＭＰ１ａはコンデンサＣ１の保持電圧（即ちコンデンサＣ１の両極間電圧）を入力信号として受けるボルテージフォロア（バッファ回路）として機能する。即ち、スイッチＳＷ１ａがオンのときにＤＡＣ出力部３８におけるアナログ信号ＤＡＣＯＵＴの電圧がコンデンサＣ１の両極間に加わってコンデンサＣ１にて保持され、その後、スイッチＳＷ１ａがオフとなっても、コンデンサＣ１にて保持された信号が演算増幅器ＡＭＰ１ａの出力端子から低インピーダンスで出力される。演算増幅器ＡＭＰ１ａにおいて出力インピーダンスは入力インピーダンスと比べて十分に低く、故に演算増幅器ＡＭＰ１ａはインピーダンス変換の機能を担う。

演算増幅器ＡＭＰ１ａの出力信号がアナログ信号Ｓ＿ｃｈ１として用いられる。故に、演算増幅器ＡＭＰ１ａから出力されるアナログ信号Ｓ＿ｃｈ１に応じた電流がＶＣＭ１１４に供給されることになる。

アナログブロックＡ＿ＢＬ１において、演算増幅器ＡＭＰ１ｂの非反転入力端子は演算増幅器ＡＭＰ１ａの出力端子に接続され、演算増幅器ＡＭＰ１ｂの反転入力端子及び出力端子は互いに共通接続されてスイッチＳＷ１ｂを介してＤＡＣ出力部３８に接続される。演算増幅器ＡＭＰ１ｂは演算増幅器ＡＭＰ１ａの出力信号（即ちアナログ信号Ｓ＿ｃｈ１）を入力信号として受けるボルテージフォロア（バッファ回路）として機能する。演算増幅器ＡＭＰ１ｂにおいて出力インピーダンスは入力インピーダンスと比べて十分に低く、故に演算増幅器ＡＭＰ１ｂはインピーダンス変換の機能を担う。

アナログブロックＡ＿ＢＬ２において、演算増幅器ＡＭＰ２ａの非反転入力端子は、コンデンサＣ２を介してグランドに接続され且つスイッチＳＷ２ａを介してＤＡＣ出力部３８に接続される。演算増幅器ＡＭＰ２ａの反転入力端子及び出力端子は互いに共通接続される。演算増幅器ＡＭＰ２ａはコンデンサＣ２の保持電圧（即ちコンデンサＣ２の両極間電圧）を入力信号として受けるボルテージフォロア（バッファ回路）として機能する。即ち、スイッチＳＷ２ａがオンのときにＤＡＣ出力部３８におけるアナログ信号ＤＡＣＯＵＴの電圧がコンデンサＣ２の両極間に加わってコンデンサＣ２にて保持され、その後、スイッチＳＷ２ａがオフとなっても、コンデンサＣ２にて保持された信号が演算増幅器ＡＭＰ２ａの出力端子から低インピーダンスで出力される。演算増幅器ＡＭＰ２ａにおいて出力インピーダンスは入力インピーダンスと比べて十分に低く、故に演算増幅器ＡＭＰ２ａはインピーダンス変換の機能を担う。

演算増幅器ＡＭＰ２ａの出力信号がアナログ信号Ｓ＿ｃｈ２として用いられる。故に、演算増幅器ＡＭＰ２ａから出力されるアナログ信号Ｓ＿ｃｈ２に応じた電圧Ｖｐａ、Ｖｐｂが圧電素子１１５ａ、１１５ａに供給されることになる（図４参照）。例えば、アナログ信号Ｓ＿ｃｈ２を所定増幅率にて増幅した電圧信号、及び、その電圧信号の反転信号が、電圧Ｖｐａ、Ｖｐｂとして圧電素子１１５ａ、１１５ａに供給される。

アナログブロックＡ＿ＢＬ２において、演算増幅器ＡＭＰ２ｂの非反転入力端子は演算増幅器ＡＭＰ２ａの出力端子に接続され、演算増幅器ＡＭＰ２ｂの反転入力端子及び出力端子は互いに共通接続されてスイッチＳＷ２ｂを介してＤＡＣ出力部３８に接続される。演算増幅器ＡＭＰ２ｂは演算増幅器ＡＭＰ２ａの出力信号（即ちアナログ信号Ｓ＿ｃｈ２）を入力信号として受けるボルテージフォロア（バッファ回路）として機能する。演算増幅器ＡＭＰ２ｂにおいて出力インピーダンスは入力インピーダンスと比べて十分に低く、故に演算増幅器ＡＭＰ２ｂはインピーダンス変換の機能を担う。

図８及び図９を参照して、図７のＤＡＣ共用回路の動作を説明する。ここでは、説明の具体化のため、図８に示す如く、デジタルデータｄａｔａ＿ｃｈ１［ｎ－１］、ｄａｔａ＿ｃｈ１［ｎ］、ｄａｔａ＿ｃｈ１［ｎ＋１］のＤＡＣ出力部３８での電圧換算値が、夫々、１．０Ｖ、１．１Ｖ、１．１Ｖであるとし、デジタルデータｄａｔａ＿ｃｈ２［ｎ－１］、ｄａｔａ＿ｃｈ２［ｎ］、ｄａｔａ＿ｃｈ２［ｎ＋１］のＤＡＣ出力部３８での電圧換算値が、夫々、０．５Ｖ、０．３Ｖ、０．３Ｖであるとする。

デジタルデータｄａｔａ＿ｃｈ１［ｎ］のＤＡＣ出力部３８での電圧換算値が１．１Ｖであるとは、デジタルデータｄａｔａ＿ｃｈ１［ｎ］がデータＤＡＣｄａｔａとしてＤＡＣ３２に供給され且つデジタルデータｄａｔａ＿ｃｈ１［ｎ］のＤＡ変換の結果がＤＡＣ３２の出力端子３２ａから出力されたときに、ＤＡＣ出力部３８におけるアナログ信号ＤＡＣＯＵＴの電圧の安定値が１．１Ｖであることを意味する（スイッチＳＷ１ｂ及びＳＷ２ｂはオフであると仮定）。デジタルデータｄａｔａ＿ｃｈ１［ｎ－１］等についても同様である。デジタルデータｄａｔａ＿ｃｈ２［ｎ］のＤＡＣ出力部３８での電圧換算値が０．３Ｖであるとは、デジタルデータｄａｔａ＿ｃｈ２［ｎ］がデータＤＡＣｄａｔａとしてＤＡＣ３２に供給され且つデジタルデータｄａｔａ＿ｃｈ２［ｎ］のＤＡ変換の結果がＤＡＣ３２の出力端子３２ａから出力されたときに、ＤＡＣ出力部３８におけるアナログ信号ＤＡＣＯＵＴの電圧の安定値が０．３Ｖであることを意味する（スイッチＳＷ１ｂ及びＳＷ２ｂはオフであると仮定）。

“ｎ－１”、“ｎ”若しくは“ｎ＋１”又はそれ以外の整数を指す変数として、記号“ｉ”を導入する。図９では、“ｉ＝ｎ”であるときのタイミングｔ［ｉ］＿１～ｔ［ｉ］＿４（即ちタイミングｔ［ｎ］＿１～ｔ［ｎ］＿４）と、 “ｉ＝ｎ＋１”であるときのタイミングｔ［ｉ］＿１～ｔ［ｉ］＿４（即ちタイミングｔ［ｎ＋１］＿１～ｔ［ｎ＋１］＿４）と、が示されている。任意の整数ｉについて、タイミングｔ［ｉ］＿１は第ｉフレームの開始タイミングであり、従って第ｉフレームはタイミングｔ［ｉ］＿１から始まってタイミングｔ［ｉ＋１］＿１の直前で終了する。第ｉフレームにおいてタイミングｔ［ｉ］＿１の後に、タイミングｔ［ｉ］＿２、ｔ［ｉ］＿３、ｔ［ｉ］＿４がこの順番で訪れ、タイミングｔ［ｉ］＿４の後にタイミングｔ［ｉ＋１］＿１に至る。

任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿１及びｔ［ｉ］＿２間の区間であるｃｈ１戻し区間では、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ１ｂのみがオンとされて他の３つのスイッチはオフとされ、当該ｃｈ１戻し区間においてｃｈ１戻し動作が行われる（図９では、“ｉ＝ｎ”及び“ｉ＝ｎ＋１”であるときのｃｈ１戻し動作が示されている）。
任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿１及びｔ［ｉ］＿２間のｃｈ１戻し動作では、デジタルデータｄａｔａ＿ｃｈ１［ｉ－１］をデータＤＡＣｄａｔａとしてＤＡＣ３２に供給し且つデジタルデータｄａｔａ＿ｃｈ１［ｉ－１］のＤＡ変換の結果をＤＡＣ３２の出力端子３２ａから出力する動作が行われる。

任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿２及びｔ［ｉ］＿３間の区間であるｃｈ１更新区間では、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ１ａのみがオンとされて他の３つのスイッチはオフとされ、当該ｃｈ１更新区間においてｃｈ１更新動作が行われる。図９では、“ｉ＝ｎ”及び“ｉ＝ｎ＋１”であるときのｃｈ１更新動作が示されている。
任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿２及びｔ［ｉ］＿３間のｃｈ１更新動作では、デジタルデータｄａｔａ＿ｃｈ１［ｉ］をデータＤＡＣｄａｔａとしてＤＡＣ３２に供給し且つデジタルデータｄａｔａ＿ｃｈ１［ｉ］のＤＡ変換の結果をＤＡＣ３２の出力端子３２ａから出力する動作が行われる。

任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿３及びｔ［ｉ］＿４間の区間であるｃｈ２戻し区間では、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ２ｂのみがオンとされて他の３つのスイッチはオフとされ、当該ｃｈ２戻し区間においてｃｈ２戻し動作が行われる。図９では、“ｉ＝ｎ”及び“ｉ＝ｎ＋１”であるときのｃｈ２戻し動作が示されている。
任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿３及びｔ［ｉ］＿４間のｃｈ２戻し動作では、デジタルデータｄａｔａ＿ｃｈ２［ｉ－１］をデータＤＡＣｄａｔａとしてＤＡＣ３２に供給し且つデジタルデータｄａｔａ＿ｃｈ２［ｉ－１］のＤＡ変換の結果をＤＡＣ３２の出力端子３２ａから出力する動作が行われる。

任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿４及びｔ［ｉ＋１］＿１間の区間であるｃｈ２更新区間では、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ２ａのみがオンとされて他の３つのスイッチはオフとされ、当該ｃｈ２更新区間においてｃｈ２更新動作が行われる（但し、タイミングｔ［ｉ＋１］＿１は第（ｉ＋１）フレームに属すると解される）。図９では、“ｉ＝ｎ”及び“ｉ＝ｎ＋１”であるときのｃｈ２更新動作が示されている。
任意の第ｉフレームにおいて、タイミングｔ［ｉ］＿４及びｔ［ｉ＋１］＿１間のｃｈ２更新動作では、デジタルデータｄａｔａ＿ｃｈ２［ｉ］をデータＤＡＣｄａｔａとしてＤＡＣ３２に供給し且つデジタルデータｄａｔａ＿ｃｈ２［ｉ］のＤＡ変換の結果をＤＡＣ３２の出力端子３２ａから出力する動作が行われる。

図１０に、タイミングｔ［ｉ］＿１及びｔ［ｉ］＿２間におけるＤＡＣ３２の出力信号（即ち出力端子３２ａでの信号）及びＤＡＣ出力部３８での信号ＤＡＣＯＵＴの波形の例を示す。タイミングｔ［ｉ］＿１及びｔ［ｉ］＿２間のｃｈ１戻し動作において、デジタルデータｄａｔａ＿ｃｈ１［ｉ－１］をデータＤＡＣｄａｔａとしてＤＡＣ３２に供給し且つデジタルデータｄａｔａ＿ｃｈ１［ｉ－１］のＤＡ変換の結果をＤＡＣ３２の出力端子３２ａから出力すると述べたが、詳細には、ＤＡＣ３２がデータｄａｔａ＿ｃｈ１［ｉ－１］をサンプリングしてからＤＡＣ３２の出力信号がデータｄａｔａ＿ｃｈ１［ｉ－１］のＤＡ変換の結果を表す信号に安定化するには所定のセトリング時間Δｔ_Ａがかかり、且つ、信号ＤＡＣＯＵＴの電圧値がデータｄａｔａ＿ｃｈ１［ｉ－１］に応じた電圧値に安定するまでにも増幅回路３３の特性（スルーレート等）に依存した時間がかかる。タイミングｔ［ｉ］＿１から起算して、信号ＤＡＣＯＵＴの電圧値がデータｄａｔａ＿ｃｈ１［ｉ－１］に応じた電圧値に安定化するまでの時間をΔｔ_Ｂで表すと、時間Δｔ_Ｂは当然にＤＡＣ３２単体のセトリング時間Δｔ_Ａよりも長くなる。ｃｈ１戻り動作に注目して時間Δｔ_Ａ及びΔｔ_Ｂを説明したが、ｃｈ１更新動作、ｃｈ２戻し動作及びｃｈ２更新動作についても同様のことが言える。

実際には、ＤＡＣ３２と増幅回路３３の双方の応答特性に依存して時間Δｔ_Ｂが定まるが、ここでは、ＤＡＣ３２単体のセトリング時間Δｔ_Ａは十分に短くて無視できるものとし、時間Δｔ_Ｂ分の遅延の主要因は増幅回路３３にあると考える。増幅回路３３の応答を高速化すれば時間Δｔ_Ｂの短縮化が図れるが、増幅回路３３の応答の高速化は増幅回路３３の消費電力増大を招くため限界がある。

尚、タイミングｔ［ｉ］＿１及びｔ［ｉ］＿２間のｃｈ１戻し動作において、ＤＡＣ３２がタイミングｔ［ｉ］＿１にてサンプリングが可能となるよう、制御回路３１は、タイミングｔ［ｉ］＿１よりも若干前のタイミングからデータｄａｔａ＿ｃｈ１［ｉ－１］をＤＡＣ３２に供給するようにしても良い。ｃｈ１更新動作、ｃｈ２戻し動作及びｃｈ２更新動作についても同様である。以下では、タイミングｔ［ｉ］＿１、ｔ［ｉ］＿２、ｔ［ｉ］＿３、ｔ［ｉ］＿４において、夫々、データｄａｔａ＿ｃｈ１［ｉ－１］、ｄａｔａ＿ｃｈ１［ｉ］、データｄａｔａ＿ｃｈ２［ｉ－１］、ｄａｔａ＿ｃｈ２［ｉ］のサンプリングがＤＡＣ３２にて行われると考える。

図９を参照し、第（ｎ－１）フレームから第ｎフレームへの切り替わりタイミングを起点にして、ＤＡＣ共用回路の動作を説明する。

まず、タイミングｔ［ｎ］＿１に至る直前においては、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ２ａのみがオンとされて他の３つのスイッチはオフとされており、信号ＤＡＣＯＵＴの電圧はデータｄａｔａ＿ｃｈ２［ｎ－１］に基づく０．５Ｖにて安定している。また、第（ｎ－１）フレームでの動作により、タイミングｔ［ｎ］＿１に至る直前においては、コンデンサＣ１、Ｃ２の保持電圧（即ちコンデンサＣ１、Ｃ２の両極間電圧）は、夫々、１．０Ｖ、０．５Ｖとなっており、従って、信号Ｓ＿ｃｈ１、Ｓ＿ｃｈ２の電圧も、夫々、１．０Ｖ、０．５Ｖとなっている。

タイミングｔ［ｎ］＿１において、第ｎフレームのｃｈ１戻し動作が開始されるため、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ２ａのみがオンとされて他の３つのスイッチはオフとされる状態からスイッチＳＷ１ｂのみがオンとされて他の３つのスイッチはオフとされる状態へと切り替わり、且つ、データｄａｔａ＿ｃｈ１［ｎ－１］がＤＡＣ３２に供給されてデータｄａｔａ＿ｃｈ１［ｎ－１］に対するＤＡ変換が実行される。結果、タイミングｔ［ｎ］＿１及びｔ［ｎ］＿２間において、ＤＡＣ３２及び増幅回路３３は、信号ＤＡＣＯＵＴの電圧を０．５Ｖからデータｄａｔａ＿ｃｈ１［ｎ－１］に基づく１．０Ｖに上昇させるように動作する。この際、演算増幅器ＡＭＰ１ｂもスイッチＳＷ１ｂを通じて信号ＤＡＣＯＵＴの電圧を１．０Ｖに上昇させるように作用するため、信号ＤＡＣＯＵＴの電圧が１．０Ｖに到達するまでの時間は、図１１の参考回路よりも短い。

図１１の参考回路は、図７のＤＡＣ共用回路から演算増幅器ＡＭＰ１ｂ及びＡＭＰ２ｂ並びにスイッチＳＷ１ｂ及びＳＷ２ｂを除いた回路である。図１２には、参考回路を用いたときの各部波形及びスイッチの状態が示されている。本実施例に係るＤＡＣ共用回路（図７）では、ｃｈ１戻し動作に必要な時間を図１１の参考回路よりも短くすることができる。例えば、図１１の参考回路ではｃｈ１戻し動作に１００ｎｓ（ナノ秒）程度の時間が必要となるが、本実施例に係るＤＡＣ共用回路（図７）では、その時間を数分の１～数１０分の１程度にまで低減することができる。

タイミングｔ［ｎ］＿１の後、信号ＤＡＣＯＵＴの電圧は、タイミングｔ［ｎ］＿２に至る前にデータｄａｔａ＿ｃｈ１［ｎ－１］に基づく１．０Ｖに到達し、タイミングｔ［ｎ］＿２まで１.０Ｖに維持される。タイミングｔ［ｎ］＿１及びｔ［ｎ］＿２間ではスイッチＳＷ１ａ及びＳＷ２ａがオフとされているため、コンデンサＣ１、Ｃ２の両極間電圧は、タイミングｔ［ｎ］＿１の直前と同様、夫々、１．０Ｖ、０．５Ｖとなっており、従って、信号Ｓ＿ｃｈ１、Ｓ＿ｃｈ２の電圧も、夫々、１．０Ｖ、０．５Ｖとなっている。

タイミングｔ［ｎ］＿２において、第ｎフレームのｃｈ１更新動作が開始されるため、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ１ｂのみがオンとされて他の３つのスイッチはオフとされる状態からスイッチＳＷ１ａのみがオンとされて他の３つのスイッチはオフとされる状態へと切り替わり、且つ、データｄａｔａ＿ｃｈ１［ｎ］がＤＡＣ３２に供給されてデータｄａｔａ＿ｃｈ１［ｎ］に対するＤＡ変換が実行される。結果、タイミングｔ［ｎ］＿２及びｔ［ｎ］＿３間において、ＤＡＣ３２及び増幅回路３３は、信号ＤＡＣＯＵＴの電圧を１．０Ｖからデータｄａｔａ＿ｃｈ１［ｎ］に基づく１．１Ｖに上昇させるように動作する。
タイミングｔ［ｎ］＿２の後、信号ＤＡＣＯＵＴの電圧は、タイミングｔ［ｎ］＿３に至る前にデータｄａｔａ＿ｃｈ１［ｎ］に基づく１．１Ｖに到達し、タイミングｔ［ｎ］＿３まで１.１Ｖに維持される。タイミングｔ［ｎ］＿２及びｔ［ｎ］＿３間では、スイッチＳＷ１ａがオンとされているためコンデンサＣ１の両極間電圧及び信号Ｓ＿ｃｈ１の電圧は信号ＤＡＣＯＵＴの電圧と一致し、一方で、スイッチＳＷ２ａがオフとされているためコンデンサＣ２の両極間電圧及び信号Ｓ＿ｃｈ２の電圧はデータｄａｔａ＿ｃｈ２［ｎ－１］に基づく０．５Ｖに保持されている。

タイミングｔ［ｎ］＿３において、第ｎフレームのｃｈ２戻し動作が開始されるため、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ１ａのみがオンとされて他の３つのスイッチはオフとされる状態からスイッチＳＷ２ｂのみがオンとされて他の３つのスイッチはオフとされる状態へと切り替わり、且つ、データｄａｔａ＿ｃｈ２［ｎ－１］がＤＡＣ３２に供給されてデータｄａｔａ＿ｃｈ２［ｎ－１］に対するＤＡ変換が実行される。結果、タイミングｔ［ｎ］＿３及びｔ［ｎ］＿４間において、ＤＡＣ３２及び増幅回路３３は、信号ＤＡＣＯＵＴの電圧を１．１Ｖからデータｄａｔａ＿ｃｈ２［ｎ－１］に基づく０．５Ｖに減少させるように動作する。この際、演算増幅器ＡＭＰ２ｂもスイッチＳＷ２ｂを通じて信号ＤＡＣＯＵＴの電圧を０．５Ｖに減少させるように作用するため、信号ＤＡＣＯＵＴの電圧が０．５Ｖに到達するまでの時間は、図１１の参考回路よりも短い。即ち、ｃｈ１戻し動作と同様に、本実施例に係るＤＡＣ共用回路（図７）では、ｃｈ２戻し動作に必要な時間を図１１の参考回路よりも短くすることができる。
タイミングｔ［ｎ］＿３の後、信号ＤＡＣＯＵＴの電圧は、タイミングｔ［ｎ］＿４に至る前にデータｄａｔａ＿ｃｈ２［ｎ－１］に基づく０．５Ｖに到達し、タイミングｔ［ｎ］＿４まで０．５Ｖに維持される。タイミングｔ［ｎ］＿３及びｔ［ｎ］＿４間ではスイッチＳＷ１ａ及びＳＷ２ａがオフとされているため、コンデンサＣ１、Ｃ２の両極間電圧は、タイミングｔ［ｎ］＿３の直前と同様に、夫々、１．１Ｖ、０．５Ｖとなっており、従って、信号Ｓ＿ｃｈ１、Ｓ＿ｃｈ２の電圧も、夫々、１．１Ｖ、０．５Ｖとなっている。

タイミングｔ［ｎ］＿４において、第ｎフレームのｃｈ２更新動作が開始されるため、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ２ｂのみがオンとされて他の３つのスイッチはオフとされる状態からスイッチＳＷ２ａのみがオンとされて他の３つのスイッチはオフとされる状態へと切り替わり、且つ、データｄａｔａ＿ｃｈ２［ｎ］がＤＡＣ３２に供給されてデータｄａｔａ＿ｃｈ２［ｎ］に対するＤＡ変換が実行される。結果、タイミングｔ［ｎ］＿４及びｔ［ｎ＋１］＿１間において、ＤＡＣ３２及び増幅回路３３は、信号ＤＡＣＯＵＴの電圧を０．５Ｖからデータｄａｔａ＿ｃｈ２［ｎ］に基づく０．３Ｖに減少させるように動作する。
タイミングｔ［ｎ］＿４の後、信号ＤＡＣＯＵＴの電圧は、タイミングｔ［ｎ＋１］＿１に至る前にデータｄａｔａ＿ｃｈ２［ｎ］に基づく０．３Ｖに到達し、タイミングｔ［ｎ＋１］＿１まで０．３Ｖに維持される。タイミングｔ［ｎ］＿４及びｔ［ｎ＋１］＿１間では、スイッチＳＷ２ａがオンとされているためコンデンサＣ２の両極間電圧及び信号Ｓ＿ｃｈ２の電圧は信号ＤＡＣＯＵＴの電圧と一致し、一方で、スイッチＳＷ１ａがオフとされているためコンデンサＣ１の両極間電圧及び信号Ｓ＿ｃｈ１の電圧はデータｄａｔａ＿ｃｈ１［ｎ］に基づく１．１Ｖに保持されている。

第（ｎ＋１）フレーム、及び、それよりも後にフレームについても同様の動作が行われる。図８及び図９の例では、データｄａｔａ＿ｃｈ１［ｎ］及びｄａｔａ＿ｃｈ１［ｎ＋１］に対応する電圧値が共通の１．１Ｖであるため、第（ｎ＋１）フレームにおいて信号Ｓ＿ｃｈ１に変化は無く、同様に、データｄａｔａ＿ｃｈ２［ｎ］及びｄａｔａ＿ｃｈ２［ｎ＋１］に対応する電圧値が共通の０．３Ｖであるため、第（ｎ＋１）フレームにおいて信号Ｓ＿ｃｈ２に変化は無い。

ｃｈ１戻し区間、ｃｈ１更新区間、ｃｈ２戻し区間及びｃｈ２更新区間の長さは、夫々に、予め定められている。本実施例において、信号ＤＡＣＯＵＴは０Ｖ～１．５Ｖの範囲内で変動する。このため、ｃｈ１戻し動作において、信号ＤＡＣＯＵＴの電圧が０Ｖから１．５Ｖまで上昇するために必要な時間及び信号ＤＡＣＯＵＴの電圧が１．５Ｖから０Ｖまで減少するために必要な時間を実験又は計算等を通じて導出しておき、導出したそれらの時間よりも長い時間をｃｈ１戻し区間の長さとして予め設定しておけば良い。ｃｈ１更新区間、ｃｈ２戻し区間及びｃｈ２更新区間についても同様である。

ｃｈ１戻し動作の意義について説明する。第（ｎ－１）フレーム及び第ｎフレーム間において、データｄａｔａ＿ｃｈ１が１．０Ｖ相当から１．１Ｖ相当に変化する際、信号Ｓ＿ｃｈ１の電圧は１．０Ｖを起点にして１．１Ｖに更新されるべきである。このため、第ｎフレームにおいて、ｃｈ１更新動作を行う前には、信号ＤＡＣＯＵＴからチャネルｃｈ２用の情報を消して信号ＤＡＣＯＵＴの電圧を起点となるべき１．０Ｖに戻す動作が必要になる。この動作がｃｈ１戻し動作に相当する。仮に、第ｎフレームにおいて、ｃｈ１戻し動作を行うことなくｃｈ１更新動作を行った場合、ｃｈ１更新動作にて信号ＤＡＣＯＵＴの電圧が０．５Ｖを起点にして１．１Ｖに変化してゆくことになり、その変化の過程において信号Ｓ＿ｃｈ１の電圧が一時的にデータｄａｔａ＿ｃｈ２［ｎ－１］に基づく電圧となって、信号Ｓ＿ｃｈ１の連続性が損なわれる。信号Ｓ＿ｃｈ１はＶＣＭ１１４の駆動制御用の信号である一方で信号Ｓ＿ｃｈ２はＭＡ１１５の駆動制御用の信号であり、一時的ではあっても、ＭＡ１１５の駆動制御用のデータｄａｔａ＿ｃｈ２をＶＣＭ１１４の駆動制御用の信号Ｓ＿ｃｈ１に反映させるべきではない。

ｃｈ２戻し動作も同様の観点から実行される。ｃｈ１、ｃｈ２戻し区間の長さは、ｃｈ１、ｃｈ２更新動作を行うまでの待機時間に相当する、と考えることができる。この待機時間は、ＤＡＣ３２の共用を行うために必要となった、データ更新までの待ち時間であり、当該待ち時間が短ければ短いほど、各フレームにおけるデジタルデータの信号Ｓ＿ｃｈ１及びＳ＿ｃｈ２への反映が速くなる。

図７のＤＡＣ共用回路では、図１１の参考回路との比較において、ｃｈ１、ｃｈ２戻し区間の長さを短くすることができる（換言すれば、ｃｈ１、ｃｈ２戻し動作におけるＤＡＣ３２及び増幅回路３３全体のセトリング時間を短くすることができる）。結果、各フレームにおいて信号Ｓ＿ｃｈ１、Ｓ＿ｃｈ２を速やかに更新することができ、ＤＡＣ共用によってチップ面積の低減を図りつつも、ＶＣＭ１１４及びＭＡ１１５の制御の高速化を担保することができる（図１１の参考回路ではｃｈ１、ｃｈ２戻し区間を長くする必要がある分、更新が遅れてＶＣＭ１１４及びＭＡ１１５の制御の遅れが大きくなる；図１２参照）。

ＤＡＣ３２を共用することなくＤＡＣ３２の出力から信号Ｓ＿ｃｈ１のみを得るシングル構成ではＤＡＣ出力部３８が演算増幅器ＡＭＰ１ａの非反転入力端子に直接接続されることになるが、図９の信号Ｓ＿ｃｈ１の波形から分かるように、第１実施例のＤＡＣ共用回路でも、上記シングル構成で得られる信号Ｓ＿ｃｈ１と同等の信号Ｓ＿ｃｈ１を得ることができる。第１実施例のＤＡＣ共用回路では、ｃｈ１戻し区間分だけ信号Ｓ＿ｃｈ１の更新がシングル構成よりも遅延することになるが、演算増幅器ＡＭＰ１ｂ及びスイッチＳＷ１ｂを利用したｃｈ１戻し動作により、その遅延時間（換言すればｃｈ１更新動作を行うまでの待機時間）を随分と短縮することが可能となる。チャネルｃｈ２についても同様である。

［第２実施例］
第２実施例を説明する。図１３は第２実施例に係るＤＡＣ共用回路の回路図である。第２実施例に係るＤＡＣ共用回路をドライバＩＣ１０に設けるようにしても良い。第２実施例に係るＤＡＣ共用回路は、図７に示す第１実施例に係るＤＡＣ共用回路に対して電圧検出回路４０を追加したものである。電圧検出回路４０の有無を除き、第１実施例に係るＤＡＣ共用回路と第２実施例に係るＤＡＣ共用回路は同様の構成を有する。

電圧検出回路４０は、スイッチＳＷ１ａの両端子間電圧Ｖ１（即ち、信号ＤＡＣＯＵＴの電圧とコンデンサＣ１の保持電圧との差）及びスイッチＳＷ２ａの両端子間電圧Ｖ２（即ち、信号ＤＡＣＯＵＴの電圧とコンデンサＣ２の保持電圧との差）を個別に検出する電圧検出処理、検出された電圧Ｖ１の大きさ（即ち絶対値）が所定値Ｖ_ＴＨ以下であるか否かを判断する第１判定処理、及び、電圧検出回路４０によって検出された電圧Ｖ２の大きさ（即ち絶対値）が所定値Ｖ_ＴＨ以下であるか否かを判断する第２判定処理を実行する。Ｖ_ＴＨは、電圧を単位とする正の微小値（例えば０．０１Ｖ）を持つ。第１判定処理及び第２判定処理の結果は制御回路３１に与えられる。所定値Ｖ_ＴＨを有する電圧を電圧Ｖ１と比較する比較器及び所定値Ｖ_ＴＨを有する電圧を電圧Ｖ２と比較する比較器にて第１及び第２判定処理を実現できる。これらの判定処理をも担う電圧検出回路４０は電圧判定回路と称されても良い。

第２実施例に係る制御回路３１は、任意のフレームである第ｉフレームにおいて、タイミングｔ［ｉ］＿２を第１判定処理の結果を利用して動的に決定し、且つ、タイミングｔ［ｉ］＿４を第２判定処理の結果を利用して動的に決定する。図９の例を参照し、“ｉ＝ｎ”であると考えて、より具体的に説明する。

タイミングｔ［ｎ］＿１において、第ｎフレームのｃｈ１戻し動作が開始されるため、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ２ａのみがオンとされて他の３つのスイッチはオフとされる状態からスイッチＳＷ１ｂのみがオンとされて他の３つのスイッチはオフとされる状態へと切り替わり、且つ、データｄａｔａ＿ｃｈ１［ｎ－１］がＤＡＣ３２に供給されてデータｄａｔａ＿ｃｈ１［ｎ－１］に対するＤＡ変換が実行される。結果、タイミングｔ［ｎ］＿１及びｔ［ｎ］＿２間において、ＤＡＣ３２及び増幅回路３３は、信号ＤＡＣＯＵＴの電圧を０．５Ｖからデータｄａｔａ＿ｃｈ１［ｎ－１］に基づく１．０Ｖに上昇させるように動作する。この際、演算増幅器ＡＭＰ１ｂもスイッチＳＷ１ｂを通じて信号ＤＡＣＯＵＴの電圧を１．０Ｖに上昇させるように作用する。

タイミングｔ［ｎ］＿１の後、第１判定処理の継続実行により電圧Ｖ１の大きさ（即ち絶対値）が所定値Ｖ_ＴＨ以下であるか否か監視され、制御回路３１は電圧Ｖ１の大きさが所定値Ｖ_ＴＨ以下となった時点でｃｈ１戻し動作を終了させる（従ってｃｈ１戻し区間を終了させる）。即ち、第２実施例では、タイミングｔ［ｎ］＿１の後、電圧Ｖ１の大きさが所定値Ｖ_ＴＨ以下となった時点がタイミングタイミングｔ［ｎ］＿２として取り扱われる。尚、図９の数値例とは異なるが、仮に、データｄａｔａ＿ｃｈ２［ｎ－１］に基づく信号ＤＡＣＯＵＴの電圧が偶然に１．０Ｖであったならば、ｃｈ１戻し動作の開始直後から電圧Ｖ１の大きさが所定値Ｖ_ＴＨ以下となるため即座にｃｈ１戻し動作及びｃｈ１戻し区間が終了することになる。

タイミングｔ［ｎ］＿２から始まるｃｈ１更新動作は、第１及び第２実施例間で同じである。

タイミングｔ［ｎ］＿３において、第ｎフレームのｃｈ２戻し動作が開始されるため、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ及びＳＷ２ｂの内、スイッチＳＷ１ａのみがオンとされて他の３つのスイッチはオフとされる状態からスイッチＳＷ２ｂのみがオンとされて他の３つのスイッチはオフとされる状態へと切り替わり、且つ、データｄａｔａ＿ｃｈ２［ｎ－１］がＤＡＣ３２に供給されてデータｄａｔａ＿ｃｈ２［ｎ－１］に対するＤＡ変換が実行される。結果、タイミングｔ［ｎ］＿３及びｔ［ｎ］＿４間において、ＤＡＣ３２及び増幅回路３３は、信号ＤＡＣＯＵＴの電圧を１．１Ｖからデータｄａｔａ＿ｃｈ２［ｎ－１］に基づく０．５Ｖに減少させるように動作する。この際、演算増幅器ＡＭＰ２ｂもスイッチＳＷ２ｂを通じて信号ＤＡＣＯＵＴの電圧を０．５Ｖに減少させるように作用する。

タイミングｔ［ｎ］＿３の後、第２判定処理の継続実行により電圧Ｖ２の大きさ（即ち絶対値）が所定値Ｖ_ＴＨ以下であるか否か監視され、制御回路３１は電圧Ｖ２の大きさが所定値Ｖ_ＴＨ以下となった時点でｃｈ２戻し動作を終了させる（従ってｃｈ２戻し区間を終了させる）。即ち、第２実施例では、タイミングｔ［ｎ］＿３の後、電圧Ｖ２の大きさが所定値Ｖ_ＴＨ以下となった時点がタイミングタイミングｔ［ｎ］＿４として取り扱われる。尚、図９の数値例とは異なるが、仮に、データｄａｔａ＿ｃｈ１［ｎ］に基づく信号ＤＡＣＯＵＴの電圧が偶然に０．５Ｖであったならば、ｃｈ２戻し動作の開始直後から電圧Ｖ２の大きさが所定値Ｖ_ＴＨ以下となるため即座にｃｈ２戻し動作及びｃｈ２戻し区間が終了することになる。

タイミングｔ［ｎ］＿４から始まるｃｈ２更新動作は、第１及び第２実施例間で同じである。

第ｎフレームについて第２実施例の動作を述べたが、他のフレームについても同様の動作が行われる。

第２実施例によれば、各フレームにおいて、ｃｈ１、ｃｈ２戻し区間の長さが動的に最小化される。

［第３実施例］
第３実施例を説明する。ドライバＩＣ１０の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバＩＣ１０内の回路と同等の回路を構成するようにしても良い。

［第４実施例］
第４実施例を説明する。第１及び第２実施例において、ＤＡＣ３２及び増幅回路３３から成るＤＡＣブロックを２つのアナログブロックＡ＿ＢＬ１及びＡ＿ＢＬ２にて共用するＤＡＣ共用回路を説明したが、本発明において、ＤＡＣブロックは３以上のアナログブロックに共用されても良い。即ち、２以上の任意の整数ｍを用い、本発明の一側面に係るＤＡＣ共用回路を一般化して表示すると以下のようになる。

本発明の一側面に係るＤＡＣ共用回路は、第１～第ｍチャネルに対する第１～第ｍデジタル信号を受けて第１～第ｍデジタル信号に基づく第１～第ｍアナログ信号を時分割で切り替えながら繰り返しＤＡＣ出力部（３８）より出力するＤＡＣブロック（３２、３３）と、ＤＡＣ出力部（３８）に接続される、第１～第ｍチャネルに対する第１～第ｍアナログブロックと、制御回路（３１）と、を備える。
第１又は第２実施例において、第１～第ｍチャネルはチャネルｃｈ１及びｃｈ２に相当し、第１～第ｍデジタル信号はデータｄａｔａ＿ｃｈ１及びｄａｔａ＿ｃｈ２に相当し、第１～第ｍアナログ信号はデータｄａｔａ＿ｃｈ１に基づく信号ＤＡＣＯＵＴ及びデータｄａｔａ＿ｃｈ２に基づく信号ＤＡＣＯＵＴに相当し、第１～第ｍアナログブロックはアナログブロックＡ＿ＢＬ１及びＡ＿ＢＬ２に相当する。
本発明の一側面に係るＤＡＣ共用回路において、各アナログブロックは、ＤＡＣ出力部（３８）に加わる、当該アナログブロックに対応するアナログ信号を保持するアナログ信号保持部と、アナログ信号保持部の保持信号をインピーダンス変換して出力する主出力回路と、ＤＡＣ出力部（３８）と主出力回路の出力部との間に設けられ、制御回路（３１）による制御に応じて、主出力回路の出力信号をＤＡＣ出力部（３８）に伝達可能な副出力回路と、を備える。
第１又は第２実施例において、チャネルｃｈ１、ｃｈ２についてのアナログ信号保持部はコンデンサＣ１、Ｃ２に相当し、チャネルｃｈ１、ｃｈ２についての主出力回路は演算増幅器ＡＭＰ１ａ、ＡＭＰ２ａに相当し、チャネルｃｈ１、ｃｈ２についての副出力回路は演算増幅器ＡＭＰ１ｂ、ＡＭＰ２ｂに相当する。
そして、本発明の一側面に係るＤＡＣ共用回路において、ＤＡＣブロック（３２、３３）によるＤＡＣ出力部（３８）への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際（例えば当該出力信号がデータｄａｔａ＿ｃｈ１に基づく信号ＤＡＣＯＵＴからデータｄａｔａ＿ｃｈ２に基づく信号ＤＡＣＯＵＴへと切り替わる際）、制御回路（３１）は、第ｊチャネルの主出力回路（例えばＡＭＰ２ａ）の出力信号を第ｊチャネルの副出力回路（例えばＡＭＰ２ｂ）を通じて一時的にＤＡＣ出力部（３８）に伝達させる。ここにおけるｉ及びｊはｍ以下の互いに異なる整数である。

これにより、ＤＡＣブロックによるＤＡＣ出力部への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際において、ＤＡＣ出力部の信号を、第ｊチャネルについての前回のアナログ信号に短時間で向かわせることができ、結果、第ｊチャネルのアナログ信号の更新を速やかに行うことが可能となる。

本発明の一側面に係るＤＡＣ共用回路に関し、具体的には、各アナログブロックにおいて、副出力回路は主出力回路の出力信号をインピーダンス変換して出力するバッファ回路（第１又は第２実施例においてＡＭＰ１ｂ、ＡＭＰ２ｂ）であって、各アナログブロックは、アナログ信号保持部としてのコンデンサ（第１又は第２実施例においてＣ１、Ｃ２）とＤＡＣ出力部との間に挿入された主スイッチ（第１又は第２実施例においてＳＷ１ａ、ＳＷ２ａ）、と、副出力回路としてのバッファ回路の出力部とＤＡＣ出力部との間に挿入された副スイッチ（第１又は第２実施例においてＳＷ１ｂ、ＳＷ２ｂ）と、を備え、制御回路は、各アナログブロックの主スイッチ及び副スイッチのオン、オフを制御すると良い。

そして具体的には例えば、本発明の一側面に係るＤＡＣ共用回路において、ＤＡＣブロックによるＤＡＣ出力部への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際（例えば当該出力信号がデータｄａｔａ＿ｃｈ１に基づく信号ＤＡＣＯＵＴからデータｄａｔａ＿ｃｈ２に基づく信号ＤＡＣＯＵＴへと切り替わる際）、制御回路は、第１～第ｍチャネルの各主スイッチをオフとしつつ、第１～第ｍチャネルの内、第ｊチャネルのみの副スイッチ（例えばＳＷ２ｂ）をオンとする期間を設け、その後に、第１～第ｍチャネルの内、第ｊチャネルのみの主スイッチ（例えばＳＷ２ａ）をオンとしつつ、第１～第ｍチャネルの各副スイッチをオフとすると良い（例えば、図９のタイミングｔ［ｎ］＿３及びｔ［ｎ＋１］＿１間の動作に対応）。

更に具体的には例えば、本発明の一側面に係るＤＡＣ共用回路において、ＤＡＣブロックは、時系列上に並ぶ複数のフレームの夫々において、第１～第ｍチャネルに対する第１～第ｍアナログ信号を時分割で切り替えながらＤＡＣ出力部より出力し、
特定のフレームにおいて、ＤＡＣブロックによるＤＡＣ出力部への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際（例えば、第ｎフレームにおいて、ＤＡＣブロックによるＤＡＣ出力部への出力信号がデータｄａｔａ＿ｃｈ１［ｎ］に基づく信号ＤＡＣＯＵＴからデータｄａｔａ＿ｃｈ２［ｎ］に基づく信号ＤＡＣＯＵＴへと切り替わる際）、
ＤＡＣブロックは、ＤＡＣ出力部への出力信号を特定のフレームでの第ｉチャネルに対するアナログ信号から特定のフレームの前のフレームでの第ｊチャネルに対するアナログ信号への切り替える戻し動作を行った後に、ＤＡＣ出力部への出力信号を特定のフレームでの第ｊチャネルに対するアナログ信号への切り替える更新動作を行い（例えば、ＤＡＣ出力部への出力信号をデータｄａｔａ＿ｃｈ１［ｎ］に基づく信号ＤＡＣＯＵＴからデータｄａｔａ＿ｃｈ２［ｎ－１］に基づく信号ＤＡＣＯＵＴへと切り替えるｃｈ２戻し動作を行った後に、ＤＡＣ出力部への出力信号をデータｄａｔａ＿ｃｈ２［ｎ］に基づく信号ＤＡＣＯＵＴへと切り替えるｃｈ２更新動作を行い）、
制御回路は、前記戻し動作が行われるときに、第１～第ｍチャネルの各主スイッチをオフとしつつ、第１～第ｍチャネルの内、第ｊチャネルのみの副スイッチ（例えばＳＷ２ｂ）をオンとし、その後、前記更新動作が行われるときに、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチ（例えばＳＷ２ａ）をオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとすると良い（例えば、図９のタイミングｔ［ｎ］＿３及びｔ［ｎ＋１］＿１間の動作に対応）。

本発明の一側面に係るＤＡＣ共用回路に第１実施例の方法を適用した場合、ＤＡＣブロックによるＤＡＣ出力部への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際（例えば当該出力信号がデータｄａｔａ＿ｃｈ１に基づく信号ＤＡＣＯＵＴからデータｄａｔａ＿ｃｈ２に基づく信号ＤＡＣＯＵＴへと切り替わる際）、制御回路は、第１～第ｍチャネルの各主スイッチをオフとしつつ、第１～第ｍチャネルの内、第ｊチャネルのみの副スイッチ（例えばＳＷ２ｂ）をオンとする状態を所定時間だけ維持した後、第１～第ｍチャネルの内、第ｊチャネルのみの主スイッチ（例えばＳＷ２ａ）をオンとしつつ、第１～第ｍチャネルの各副スイッチをオフとする（例えば、図９のタイミングｔ［ｎ］＿３及びｔ［ｎ＋１］＿１間の動作に対応）。

本発明の一側面に係るＤＡＣ共用回路に第２実施例の方法を適用した場合、当該ＤＡＣ共用回路は各アナログブロックの主スイッチの両端子間電圧を検出する電圧検出回路（４０）を更に備える。そして、ＤＡＣブロックによるＤＡＣ出力部への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際（例えば当該出力信号がデータｄａｔａ＿ｃｈ１に基づく信号ＤＡＣＯＵＴからデータｄａｔａ＿ｃｈ２に基づく信号ＤＡＣＯＵＴへと切り替わる際）、制御回路は、第１～第ｍチャネルの各主スイッチをオフとしつつ、第１～第ｍチャネルの内、第ｊチャネルのみの副スイッチ（例えばＳＷ２ｂ）をオンとする第１スイッチ制御（例えばｃｈ２戻し動作に対応）を行った後に、第１～第ｍチャネルの内、第ｊチャネルのみの主スイッチ（例えばＳＷ２ａ）をオンとしつつ、第１～第ｍチャネルの各副スイッチをオフとする第２スイッチ制御（例えばｃｈ２更新動作に対応）を行い、第１スイッチ制御が行われているときにおける第ｊチャネルの主スイッチの両端子間電圧（例えばＶ２）に基づき第１スイッチ制御から第２スイッチ制御への切替タイミング（例えばｔ［ｎ］＿４）を決定する。

より詳細には、制御回路は、第１スイッチ制御が行われているときにおける第ｊチャネルの主スイッチの両端子間電圧の大きさが所定値以下となったときに、実行するスイッチ制御を第１スイッチ制御から第２スイッチ制御に切り替えると良い。

本発明に係るＤＡＣ共用回路は、ＨＤＤ装置１００に利用されるドライバＩＣ１０に限らず、ＤＡＣを複数のアナログブロックにて共用する任意の用途に利用可能である。特に、ＤＡＣの共用を行いつつも、各チャネルのアナログ信号を高速で更新していく必要のある用途に本発明に係るＤＡＣ共用回路は有益である。

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

１００ ＨＤＤ装置
１１０ 磁気ディスク
１１１ ヘッド
１１２ アーム
１１３ ＳＰＭ
１１４ ＶＣＭ
１１５ 圧電素子（ＭＡ）
１０ ドライバＩＣ
３１ 制御回路
３２ ＤＡＣ
３３ 増幅回路
３８ ＤＡＣ出力部
Ａ＿ＢＬ１、Ａ＿ＢＬ２ アナログブロック

Claims (11)

1. デジタル－アナログ変換器及びＤＡＣ出力部を有し、第１～第ｍチャネルに対する第１～第ｍデジタル信号を受けて前記第１～第ｍデジタル信号に基づく第１～第ｍアナログ信号を時分割で切り替えながら繰り返し前記ＤＡＣ出力部より出力するＤＡＣブロックと（ｍは２以上の整数）、前記ＤＡＣ出力部に接続される、前記第１～第ｍチャネルに対する第１～第ｍアナログブロックと、制御回路と、を備えたＤＡＣ共用回路であって、
   各アナログブロックは、
   前記ＤＡＣ出力部に加わる、当該アナログブロックに対応するアナログ信号を保持するアナログ信号保持部と、
   前記アナログ信号保持部の保持信号をインピーダンス変換して出力する主出力回路と、
   前記ＤＡＣ出力部と前記主出力回路の出力部との間に設けられ、前記制御回路による制御に応じて、前記主出力回路の出力信号を前記ＤＡＣ出力部に伝達可能な副出力回路と、を備え、
   前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が第ｉチャネルに対するアナログ信号から第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、
   前記ＤＡＣ出力部の電圧値が前記第ｊチャネルの前記主出力回路の出力信号の電圧値に安定化するまでの時間よりも長い時間、前記第ｊチャネルの前記主出力回路の出力信号を前記第ｊチャネルの前記副出力回路を通じて前記ＤＡＣ出力部に伝達させる、又は、
   前記ＤＡＣ出力部の電圧値と前記第ｊチャネルの前記主出力回路の出力信号の電圧値との差の大きさが所定値以下になるまで、前記第ｊチャネルの前記主出力回路の出力信号を前記第ｊチャネルの前記副出力回路を通じて前記ＤＡＣ出力部に伝達させる（ｉ及びｊはｍ以下の互いに異なる整数）
   、ＤＡＣ共用回路。
2. 各アナログブロックにおいて、前記副出力回路は前記主出力回路の出力信号をインピーダンス変換して出力するバッファ回路であって、
   各アナログブロックは、前記アナログ信号保持部としてのコンデンサと前記ＤＡＣ出力部との間に挿入された主スイッチと、前記副出力回路としてのバッファ回路の出力部と前記ＤＡＣ出力部との間に挿入された副スイッチと、を備え、
   前記制御回路は、各アナログブロックの前記主スイッチ及び前記副スイッチのオン、オフを制御する
   、請求項１に記載のＤＡＣ共用回路。
3. 前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとする期間を設け、その後に、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとする
   、請求項２に記載のＤＡＣ共用回路。
4. 前記ＤＡＣブロックは、時系列上に並ぶ複数のフレームの夫々において、前記第１～第ｍチャネルに対する前記第１～第ｍアナログ信号を時分割で切り替えながら前記ＤＡＣ出力部より出力し、
   特定のフレームにおいて、前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、
   前記ＤＡＣブロックは、前記ＤＡＣ出力部への出力信号を前記特定のフレームでの前記第ｉチャネルに対するアナログ信号から前記特定のフレームの前のフレームでの前記第ｊチャネルに対するアナログ信号への切り替える戻し動作を行った後に、前記ＤＡＣ出力部への出力信号を前記特定のフレームでの前記第ｊチャネルに対するアナログ信号への切り替える更新動作を行い、
   前記制御回路は、前記戻し動作が行われるときに、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとし、その後、前記更新動作が行われるときに、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとする
   、請求項３に記載のＤＡＣ共用回路。
5. 前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとする状態を所定時間だけ維持した後、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとする
   、請求項３又は４に記載のＤＡＣ共用回路。
6. 各アナログブロックの前記主スイッチの両端子間電圧を検出する電圧検出回路を更に備え、
   前記ＤＡＣブロックによる前記ＤＡＣ出力部への出力信号が前記第ｉチャネルに対するアナログ信号から前記第ｊチャネルに対するアナログ信号へと切り替わる際、前記制御回路は、前記第１～第ｍチャネルの各主スイッチをオフとしつつ、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記副スイッチをオンとする第１スイッチ制御を行った後に、前記第１～第ｍチャネルの内、前記第ｊチャネルのみの前記主スイッチをオンとしつつ、前記第１～第ｍチャネルの各副スイッチをオフとする第２スイッチ制御を行い、前記第１スイッチ制御が行われているときにおける前記第ｊチャネルの前記主スイッチの両端子間電圧に基づき前記第１スイッチ制御から前記第２スイッチ制御への切替タイミングを決定する
   、請求項３又は４に記載のＤＡＣ共用回路。
7. 前記制御回路は、前記第１スイッチ制御が行われているときにおける前記第ｊチャネルの前記主スイッチの両端子間電圧の大きさが前記所定値以下となったときに、実行するスイッチ制御を前記第１スイッチ制御から前記第２スイッチ制御に切り替える
   、請求項６に記載のＤＡＣ共用回路。
8. 前記ＤＡＣブロックは、前記第１～第ｍデジタル信号に対してデジタル－アナログ変換を行う前記デジタル－アナログ変換器と、前記デジタル－アナログ変換により得られた信号を増幅して前記ＤＡＣ出力部より出力する増幅回路と、を備える
   、請求項１～７の何れかに記載のＤＡＣ共用回路。
9. 請求項１～８の何れかに記載のＤＡＣ共用回路を形成する半導体装置であって、
   前記ＤＡＣ共用回路は集積回路を用いて形成される
   、半導体装置。
10. 磁気ディスク装置の磁気ヘッドを支持するアームを駆動することで前記磁気ディスク装置の磁気ディスク上で前記磁気ヘッドを移動させるための第１アクチュエータと、前記アームに取り付けられ、前記磁気ヘッドの位置を調整するための第２アクチュエータと、を駆動制御するドライバ装置であって、
    請求項１～８の何れかに記載のＤＡＣ共用回路を備え、
    前記第１アナログブロックの前記主出力回路の出力信号により前記第１アクチュエータを駆動制御し、
    前記第２アナログブロックの前記主出力回路の出力信号により前記第２アクチュエータを駆動制御する
    、ドライバ装置。
11. 前記第１アクチュエータはボイスコイルモータにて構成され、
    前記第２アクチュエータは圧電素子にて構成される
    、請求項１０に記載のドライバ装置。

Images