以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
図1は、本発明の実施形態に係る磁気ディスク装置としてのハードディスク装置(以下HDD装置と称する)100の機構に関わる概略構成図である。
HDD装置100は、記録媒体である磁気ディスク110と、磁気ディスク110に対して情報の書き込み及び読み込みを行う磁気ヘッド111(以下ヘッド111とも称されうる)と、磁気ヘッド111を磁気ディスク110の半径方向に対して移動自在に支持するアーム112と、磁気ディスク110を支持及び回転させるスピンドルモータ113(以下SPM113とも称されうる)と、アーム112を回転駆動及び位置決めすることで磁気ヘッド111を磁気ディスク110の半径方向に対して移動させ且つ位置決めするボイスコイルモータ114(以下VCM114とも称されうる)と、を備える。
HDD装置100は、更に、一対の圧電素子115と、ロードビーム116と、磁気ヘッド111を磁気ディスク110から離間した所定の退避位置に保持するランプ部117と、を備える。アーム112の先端にロードビーム116が取り付けられ、ロードビーム116の先端に磁気ヘッド111が取り付けられる。アーム112の先端部におけるロードビーム116の取り付け部付近に一対の圧電素子115が配置される。一対の圧電素子115に対して互いに逆位相の電圧を加えることで、一対の圧電素子115が互いに逆位相で伸縮し、ロードビーム116の先端の磁気ヘッド111を磁気ディスク110の半径方向において変位させることができる。
このように、HDD装置100では、いわゆる2段アクチュエータ方式が採用されている。VCM114は、アーム112を駆動することで磁気ディスク110上において磁気ヘッド111を荒く位置決めする(相対的に荒い分解能で位置決めする)粗動アクチュエータとして機能し、一対の圧電素子115は、アーム112の位置を基準にして磁気ヘッド111の位置を調整することで磁気ディスク110上において磁気ヘッド111を精密に位置決めする(VCM114よりも細かい分解能で位置決めする)微動アクチュエータとして機能する。以下では、一対の圧電素子115から成るアクチュエータを、マイクロアクチュエータの略称“MA”を用い、MA115と称する。
磁気ディスク110と、磁気ヘッド111と、MA115及びロードビーム116が取り付けられたアーム112と、SPM113と、VCM114と、ランプ部117は、HDD装置100の筐体内に収められる。尚、VCM114又はMA115による磁気ヘッド111の移動、変位に関し、磁気ディスク110の半径方向における移動、変位とは、円盤形状を有する磁気ディスク110の外周と中心とを結ぶ方向における移動、変位を意味するが、VCM114又はMA115による磁気ヘッド111の移動、変位が、磁気ディスク110の半径方向における移動、変位に加えて、他の方向(例えば磁気ディスク110の外周の接線方向)における移動、変位の成分を含むこともある。
図2は、HDD装置100の電気的な概略ブロック図である。HDD装置100には、電気的な構成部品として、ドライバIC10、信号処理回路120、MPU(micro-processing unit)130及び電源回路140が設けられている。電源回路140は、ドライバIC10及び信号処理回路120、MPU130を駆動するための電源電圧を、それらに供給する。MPU130は、信号処理回路120及びドライバIC10の夫々に対し、双方向通信が可能な形態で接続されている。
信号処理回路120は、磁気ディスク110への情報の書き込み時には、当該情報を書き込むための記録信号を磁気ヘッド111に出力し、磁気ディスク110から情報を読み出す時には、磁気ディスク110から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をMPU130に送る。MPU130は、信号処理回路120の制御を通じて磁気ヘッド111による情報の書き込み動作及び読み込み動作を制御する。
ドライバIC10は、図3に示すような、半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで形成された電子部品(ドライバ装置)である。尚、図3に示されるドライバIC10のピン数(外部端子の数)は例示に過ぎない。ドライバIC10には、SPM113を駆動制御するためのSPMドライバ13、VCM114を駆動制御するためのVCMドライバ14及びMA115を駆動制御するためのMAドライバ15が設けられる他、MPU130及びドライバIC10間の双方向通信を可能とするためのIF回路(インターフェース回路)12や、IF回路12を通じてMPU130から受けた制御データに基づきドライバ13~15の動作を制御する制御回路11などが設けられる。
MPU130は、ドライバIC10のSPMドライバ13を制御することによりSPM113の駆動制御を通じて磁気ディスク110の回転制御を行い、ドライバIC10のVCMドライバ14及びMAドライバ15を制御することによりVCM114及びMA115の駆動制御を通じて磁気ヘッド111の移動制御及び位置決めを行う。磁気ディスク110の各箇所には磁気ディスク110上の各々の位置を示す位置情報が記録されており、磁気ディスク110上に磁気ヘッド111が位置しているとき、この位置情報は磁気ヘッド111により読み取られて、信号処理回路120を通じてMPU130に伝達される。MPU130は当該位置情報に基づいてVCMドライバ14及びMAドライバ15を制御でき、この制御を通じて、VCMドライバ14がVCM114に必要な駆動電流を供給することで磁気ヘッド111の第1段階の位置決めが実現され且つMAドライバ15がMA115に必要な電圧を供給することで磁気ヘッド111の第2段階の位置決めが実現される。尚、磁気ヘッド111が磁気ディスク110上に位置しているとは、磁気ヘッド111が微小な空間を隔てて磁気ディスク110の上方に位置していることを意味する。
磁気ヘッド111が磁気ディスク110の外周の外側に位置している場合など、磁気ヘッド111にて位置情報が読み出されていない状態においては、MPU130は、位置情報に頼らずにVCMドライバ14及びMAドライバ15を制御できる。例えば、磁気ヘッド111をランプ部117における退避位置から磁気ディスク110上に移動させる場合、MPU130は、その移動に適した所定の駆動電流をVCM114に供給することを指示する信号をドライバIC10に出力すれば良く、これによりVCMドライバ14は当該信号に基づく所定の駆動電流をVCM114に供給する。磁気ヘッド111にて位置情報が読み出されていない状態において、磁気ヘッド111の精密な位置制御は不要となるため、一対の圧電素子115に対する供給電圧はゼロとされて良い又は固定電圧とされて良い。
図4に、VCM114及びVCMドライバ14に関わるブロック図(部分的に回路図を含む)を示す。図5を参照し、ドライバIC10に設けられる外部端子には、VCM114及びVCMドライバ14に関わる端子として、端子AOUT、BOUT、KSNS及びISNSが含まれる。
VCM114は、2つの永久磁石と該2つの永久磁石により形成される磁界中に配置されたコイルとで構成される。LVCMはVCM114を構成するコイルを表す。IOUTは、VCM114に供給される電流であるVCM114の駆動電流を表す。当然であるが、VCM114への電流供給はコイルLVCMへの電流供給を意味する。端子AOUT及びBOUT間にセンス抵抗RS及びコイルLVCMの直列回路が接続される。より具体的には、端子AOUTにセンス抵抗RSの一端が接続される一方で端子BOUTにコイルLVCMの一端が接続され、センス抵抗RS及びコイルLVCMの他端同士が共通接続される。
駆動電流IOUTは、センス抵抗RS及びコイルLVCMの直列回路を経由して端子AOUT及びBOUT間に流れる。ここでは、端子AOUTから端子BOUTに向けて流れる駆動電流IOUTの極性が正であるとし、端子BOUTから端子AOUTに向けて流れる駆動電流IOUTの極性が負であるとする。また、正の駆動電流IOUTをコイルLVCMに供給することで磁気ヘッド111は磁気ディスク110の外周側から磁気ディスク110の中心に向けて移動し、負の駆動電流IOUTをコイルLVCMに供給することで磁気ヘッド111は磁気ディスク110の中心から磁気ディスク110の外周側に向けて移動するものとする。
MPU130はVCMドライバ14に対する制御データとしてVCM制御データをドライバIC10に供給でき、VCM制御データには電流指令信号I*が含まれる。電流指令信号I*はデジタル信号であり、電流指令信号I*のビット数は、ここでは15であるとする。但し、電流指令信号I*のビット数は15以外でも構わない。電流指令信号I*により、駆動電流IOUTの目標値(即ちVCM114に供給されるべき駆動電流IOUTの大きさ及び向き)が指定される。
VCMドライバ14は、VCM114に実際に流れる駆動電流IOUTの値が電流指令信号I*に示される駆動電流IOUTの目標値に追従及び一致するように、閉ループ制御を通じて、端子AOUT及びBOUT間に必要な電圧を印加する。この閉ループ制御の過程で、VCM114に流れる駆動電流IOUTに応じたアナログ信号がΔΣ型AD変換によりデジタル信号に変換され、この変換により得られたデジタル信号と電流指令信号I*とに基づき端子AOUT及びBOUT間の印加電圧が制御される。尚、本実施形態では、アナログ信号をデジタル信号に変換する処理を指すアナログ-デジタル変換、デジタル信号をアナログ信号に変換する処理を指すデジタル-アナログ変換を、夫々、AD変換、DA変換と称することがある。これに関連して、AD変換を行うアナログ-デジタル変換器をAD変換器と称することがあり、DA変換を行うデジタル-アナログ変換器をDA変換器と称することがある。
VCMドライバ14の構成、及び、VCM114とVCMドライバ14との接続関係について詳細に説明する。VCMドライバ14は、電流検出回路21、ΔΣ変調器22、位相進み補償回路23、デジタルフィルタ24、選択回路25、電圧/電流制御回路26及び判定回路27を備える。ΔΣ変調器22とデジタルフィルタ24とでΔΣ型AD変換が実現される。
センス抵抗RSの一端に接続された端子AOUTが端子KSNSに接続されると共に、センス抵抗RSの他端が端子ISNSに接続され、端子KSNS及びISNSにおける各電位が電流検出回路21に加わる。
電流検出回路21は、端子KSNS及びISNS間の電圧信号(即ち電位差)を増幅して当該増幅後の電圧信号を、検出アナログ信号IAとして出力する。検出アナログ信号IAは駆動電流IOUTの大きさ及び向きに応じたアナログ信号である。尚、ここでは、センス抵抗RSがドライバIC10の外部に設けられた外付け抵抗であることを想定しているが、センス抵抗RSをドライバIC10の内部に形成しておいても良い。この場合、センス抵抗RSの電圧降下の信号を伝達する配線をドライバIC10内に設けておくことができる。
ΔΣ変調器22には電流検出回路21からの検出アナログ信号IAが入力される。ΔΣ変調器22は、検出アナログ信号IAに対してΔΣ変調を実行することでΔΣ変調信号IBを生成及び出力する。ΔΣ変調信号IBは、検出アナログ信号IAをΔΣ変調することで得られるデジタル信号である。尚、信号IBに基づく後述の信号IC、ID[1]~ID[m]、IE、IERR及びVCNT1はデジタル信号であり、後述の信号VCNT2はアナログ信号である。
図6にΔΣ変調器22の内部構成図を示す。ΔΣ変調器22は、差動増幅器41、積分器42、AD変換器として機能する比較器43、及び、DA変換器44を備える。
差動増幅器41は、ΔΣ変調器22へ入力されるアナログ信号である検出アナログ信号IAと、AD変換器44からフィードバック出力されるアナログ信号との差を求める。積分器42は、その差を積分し、積分結果を比較器43に出力する。比較器43は、積分器42の積分結果を示すアナログ電圧をp個の基準電圧と比較することで、積分器42の積分結果を量子化し、量子化により得られたデジタル信号を出力する。DA変換器44は比較器43から出力されるデジタル信号をDA変換によりアナログ信号に変換し、この変換により得られたアナログ信号を差動増幅器41に出力する。pは1でも良いし、2以上の任意の整数でも良い。最も単純には“p=1”であって良いが、例えば数個の基準電圧を用いて積分器42の積分結果を量子化することで、ΔΣ変調器22を用いて実現されるΔΣ型AD変換の精度向上が見込める。
比較器43における量子化(換言すればAD変換)及びDA変換器44におけるDA変換は、ドライバIC10にて生成される又はドライバIC10に供給される所定のΔΣ変調クロックに同期して実行され、ΔΣ変調クロックの周期ごとに比較器43にて量子化された信号が比較器43からΔΣ変調信号IBとして出力される。ΔΣ変調クロックの周波数を入力サンプリングレートと称する。入力サンプリングレートは、ΔΣ型AD変換において一般的に、オーバーサンプリングレートとも称され得る。デジタルの信号若しくはデータに関する“レート”、及び、サンプリングに関する“レート”とは周波数を意味する。故に例えば“サンプリングレート”と“サンプリング周波数”は同義である。ΔΣ変調器22は、検出アナログ信号IAを、ΔΣ型AD変換における本来のサンプリングレート(例えば数10kHz~数100kHz)よりも高い入力サンプリングレート(例えば数10MHz)にてサンプリングし、このサンプリングでは、pの値に依存する粗い分解能で検出アナログ信号IAが量子化される。ΔΣ変調器22における入力サンプリングレートは所定レートで固定されている。
周知の如く、ΔΣ変調器では差動増幅器及び積分器の組が複数組設けられて複数の組が直列に多段接続されることも多い。多段接続される差動増幅器及び積分器の組の個数は、ΔΣ変調器における次数と称される。ΔΣ変調器22における次数は1でも良いし、2以上の任意の次数でも良い。
図4を再度参照する。VCMドライバ14では、VCM114に流れる駆動電流IOUTの値を検出して、その検出値を電流指令信号I*にて示される駆動電流IOUTの目標値に追従及び一致させるための閉ループ制御が行われる。位相進み補償回路23は、ΔΣ変調器22とデジタルフィルタ24との間に挿入され、上記閉ループ制御の安定性を高めるための位相進み補償を行う。ΔΣ変調器22から出力されるΔΣ変調信号IBに対し、位相進み補償回路23による位相進み補償を施して得られる信号をΔΣ変調信号ICと称する。ΔΣ変調信号ICは位相特性のみにおいてΔΣ変調信号IBと相違する信号であり、検出アナログ信号IAをΔΣ変調することで得られるデジタル信号であることに変わりは無い。
尚、閉ループ制御の安定性が確保されるのであれば位相進み補償回路23は削除されて良い。位相進み補償回路23が削除される場合、ΔΣ変調信号IBとΔΣ変調信号ICは同じ信号を指す。また、位相進み補償が必要な場合であっても、閉ループ制御を担う回路の何れかの箇所に位相進み補償の機能を担わせれば良く、例えば、位相進み補償回路23を削除して電圧/電流制御回路26の中で位相進み補償を実現しても良い。
デジタルフィルタ24は、m個のフィルタ回路であるフィルタ回路24[1]~24[m]から成る。mは2以上の任意の整数である。フィルタ回路24[1]~24[m]の夫々は、ΔΣ変調信号(ここではΔΣ変調信号IC)に対して帯域制限処理及びデシメーション処理を含むフィルタ処理を実行し、当該フィルタ処理後の信号をフィルタ出力信号として出力する。フィルタ回路24[i]からのフィルタ出力信号をフィルタ出力信号ID[i]と称する(iは任意の整数)。各フィルタ回路でのフィルタ処理はデジタル信号領域で行われ、故に、フィルタ出力信号ID[i]はデジタル信号である。
ΔΣ変調信号(IB、IC)にはΔΣ変調器22における量子化により量子化ノイズが含まれている。フィルタ回路24[i]は、ΔΣ変調信号ICにおける量子化ノイズを含んだ高周波ノイズを低域通過の帯域制限処理により減衰させ、且つ、ΔΣ変調信号ICのレート(周波数)をデシメーション処理により低下させる。デシメーション処理はダウンサンプリングに相当し、デシメーション処理を経たフィルタ出力信号のレート(周波数)を出力データレートと称する。各フィルタ回路において、デシメーション処理は帯域制限処理の一部として組み込まれた形で帯域制限処理と共に実行される。但し、各フィルタ回路において帯域制限処理とデシメーション処理とが別々に行われても良い。
入力サンプリングレート(即ちΔΣ変調信号IB又はICのレート)と、出力データレートとの比率は、デシメーション比と称される。ここで、入力サンプリングレートを“fI”で表し且つ出力データレートを“fO”にて表した場合、出力データレートに対する入力サンプリングレートの比率、即ち“fI/fO”をデシメーション比と捉える考え方と、入力サンプリングレートに対する出力データレートの比率、即ち“fO/fI”をデシメーション比と捉える考え方と、があるが、ここでは、“fI/fO”をデシメーション比と捉える。そうすると、ΔΣ変調器22における入力サンプリングレート(fI)は所定レートで固定されているため、出力データレート(fO)が低くなればなるほどデシメーション比は大きくなる。
図7を参照し、フィルタ回路24[i]からのフィルタ出力信号ID[i]の周波数、即ち、フィルタ回路24[i]からのフィルタ出力信号ID[i]における出力データレートを“ODR[i]”にて表す。出力データレートODR[1]~ODR[m]は互いに異なり、ここでは、任意の整数iに関して“ODR[i]<ODR[i+1]”が成立するものとする。当然であるが、出力データレートODR[1]~ODR[m]は全て入力サンプリングレートよりも低い。例えば、出力データレートODR[1]が0.78MHz(メガヘルツ)であるならば0.78MHzのフィルタ出力信号がフィルタ回路24[1]から出力され、出力データレートODR[2]が3MHz(メガヘルツ)であるならば3MHzのフィルタ出力信号がフィルタ回路24[2]から出力される。
フィルタ出力信号ID[1]~ID[m]の夫々は、検出アナログ信号IAをΔΣ型AD変換によりデジタル信号に変換した結果に相当する。フィルタ出力信号ID[1]~ID[m]の夫々のビット数(換言すれば分解能)は電流指令信号I*のビット数(換言すれば分解能)と同じとされる。ここでは、電流指令信号I*のビット数が15であることを想定しているため、フィルタ出力信号ID[1]~ID[m]の夫々のビット数も15である。
但し、ノイズの影響を含めたフィルタ出力信号の精度である有効ビット数はフィルタ出力信号ID[1]~ID[m]間で異なる。周知の如く、デシメーション比が大きくなるほど、ΔΣ型AD変換で得られるデジタル信号の有効ビット数は大きくなるので、任意の整数iに関してフィルタ出力信号ID[i]の有効ビット数の方がフィルタ出力信号ID[i+1]の有効ビット数よりも大きくなる。
選択回路25は、フィルタ出力信号ID[1]~ID[m]の何れか1つを、判定回路27からの選択制御信号に従って選択し、選択したフィルタ出力信号をΔΣ最終出力信号IEとして出力する。判定回路27は後述の誤差信号IERRに基づいて選択制御信号を生成し且つ選択回路25に出力するが、詳細については後述される。ΔΣ最終出力信号IEは、検出アナログ信号IAをΔΣ型AD変換によりデジタル信号に変換した結果の信号として電圧/電流制御回路26に入力される。検出アナログ信号IAはVCM114に流れる駆動電流IOUTの検出値をアナログ信号領域で表現したものである。これに対し、ΔΣ最終出力信号IEはVCM114に流れる駆動電流IOUTの検出値をデジタル信号領域で表現したものである(信号IB、IC、ID[1]~ID[m]も同様)。
記述の簡略化上、信号IA、IB、IC、ID[1]~ID[m]又はIEにて表される、VCM114に流れる駆動電流IOUTの検出値を、以下では検出電流値と称することがある。一方で、電流指令信号I*にて示される駆動電流IOUTの目標値を、以下では目標電流値と称することがある。
電圧/電流制御回路26(以下、制御回路26とも称され得る)は、電流指令信号I*及びΔΣ最終出力信号IEに基づき、比例積分制御を利用して、ΔΣ最終出力信号IEにて示される検出電流値が電流指令信号I*にて示される目標電流値に追従し且つ一致するように、端子AOUT及びBOUT間に必要な電圧を供給する(即ちVCM114に必要な電圧を供給する)。端子AOUT及びBOUT間に電圧を供給することで供給電圧に応じた駆動電流IOUTがVCM114に流れるため、制御回路26は、電流指令信号I*及びΔΣ最終出力信号IEに基づき、VCM114への供給電圧の制御を通じてVCM114への供給電流(即ちIOUT)を制御していると言える。
具体的には、制御回路26は、減算器26a、PI制御器26b、DA変換器26c及び出力段回路26dを備える。減算器26aは電流指令信号I*とΔΣ最終出力信号IEとの誤差を求め、その誤差を表すデジタルの誤差信号IERRを出力する。誤差信号IERRのビット数及び後述の電圧制御信号VCNT1のビット数も、信号I*及びIEと同じく15である。誤差信号IERRの値は(即ち上記誤差は)、電流指令信号I*による目標電流値からΔΣ最終出力信号IEによる検出電流値を差し引いた値であり、その値を誤差電流値と称する。
PI制御器26bは、誤差信号IERRに基づき、誤差電流値がゼロに収束するように、比例積分制御を利用して、出力段回路26bに供給すべき電圧を求め、求めた電圧を示すデジタル信号を電圧制御信号VCNT1として出力する。具体的には、PI制御器26bは、変換式“VCNT1=(KP+KI/s)・IERR”に従って、誤差信号IERRを電圧制御信号VCNT1に変換する。この変換式において、KPは所定の比例ゲインであって且つKIは所定の積分ゲインを表し、sはラプラス演算子を表す。
DA変換器26cは、デジタル信号である電圧制御信号VCNT1をDA変換によりアナログ信号である電圧制御信号VCNT2に変換する。本実施形態の例において、DA変換器26cは15ビットの分解能を有する。
出力段回路26dは、端子AOUTに接続される第1出力段回路26d1及び端子BOUTに接続される第2出力段回路26d2から成り、電圧制御信号VCNT2の電圧に応じた駆動電流IOUTがVCM114に供給されるよう、VCM114に対する駆動電圧を端子AOUT及びBOUT間に印加する。電圧制御信号VCNT1及びVCNT2は、誤差信号IERRに基づく比例積分制御により誤差電流値をゼロに収束させるように作成されているので、出力段回路26dによる駆動電圧の印加により、VCM114に供給される駆動電流IOUTの値は、定常状態において実質的に電流指令信号I*による目標電流値と一致するようになる(過渡状態においては、ずれが生じ得る)。
例えば、出力段回路26d1及び26d2の夫々は電源電圧VPWRが加わるラインとグランドとの間に設けられるハーフブリッジ回路から成り、出力段回路26d1のハーフブリッジ回路と出力段回路26d2のハーフブリッジ回路にてVCM114に対するフルブリッジ回路を構成する。そして、出力段回路26d1及び26d2の夫々にて電圧制御信号VCNT2の電圧を所定の直流の対比用電圧(ここでは、電源電圧VPWRの半分の電圧にて安定化された直流電圧HF_VPWR)と比較し、電圧制御信号VCNT2の電圧が対比用電圧よりも高いときには、電圧制御信号VCNT2の電圧と対比用電圧との差に応じた正の駆動電流IOUTがVCM114に供給されるように、且つ、電圧制御信号VCNT2の電圧が対比用電圧よりも低いときには、電圧制御信号VCNT2の電圧と対比用電圧との差に応じた負の駆動電流IOUTがVCM114に供給されるように、各ハーフブリッジ回路の各トランジスタの状態を制御する。これにより、VCM114に流れる駆動電流IOUTの値を電流指令信号I*による目標電流値に一致又は追従させることができる。尚、グランドとは、0V(ゼロボルト)の基準電位を有する導電部を指す又は基準電位そのものを指す。本実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
[参考VCMドライバ]
VCMドライバ14における特徴的な動作を詳説するに先立ち、VCMドライ14との対比に供される参考VCMドライバを説明する。
図8に、第1参考VCMドライバ914aが示されている。第1参考VCMドライバ914aでは、駆動電流IOUTの検出アナログ信号IAをデジタル信号に変換することなく、電流指令信号I*のDA変換の結果と検出アナログ信号IAをアナログ信号領域にて信号処理することで、図4の出力段回路26dに相当する出力段回路への制御電圧を生成している。
図9に、第2参考VCMドライバ914bが示されている。第2参考VCMドライバ914bは、図4のVCMドライバ14に対し以下の第1及び第2変形を施したものに相当する。第1変形は、図4のVCMドライバ14から選択回路25及び判定回路27を削除する変形である。第2変形は、図4のデジタルフィルタ24に設けられるフィルタ回路の個数を1とし、その単一のフィルタ回路の出力信号を常にΔΣ最終結果信号IEとして用いる変形である。
図10に、参考VCMドライバ914a及び914bに対して行った第1シミュレーションの結果を示す。当該第1シミュレーションでは電流指令信号I*をステップ変化させた。第1シミュレーションにおける電流指令信号I*のステップ変化では、電流指令信号I*による目標電流値がゼロに維持されている状態から、所定のタイミングにおいて電流指令信号I*による目標電流値を0.2Aにステップ的に増加させ、その後、電流指令信号I*による目標電流値を0.2Aに維持した。また、第1シミュレーションでの第2参考VCMドライバ914bにおいて、ΔΣ変調器の次数を3とし、ΔΣ変調器での入力サンプリングレートを50MHz(メガヘルツ)とし、フィルタ回路での出力データレートを0.78MHzとし、ΔΣ変調器での量子化の段階数を5とした。ΔΣ変調器での量子化の段階数を5とするとは、図6のΔΣ変調器22では、比較器43にて4つの基準電圧を用いて積分器42の積分結果を量子化することに相当する。この条件下において、第2参考VCMドライバ914bのΔΣ変調器及びフィルタ回路で実現されるΔΣ型AD変換の有効ビット数は“15.3”となる。また、第1シミュレーションにおいて、VCM114におけるコイルLVCMのインダクタンス値は1mH(ミリヘンリー)であり、VCM114におけるコイルLVCMの内部抵抗値は10Ω(オーム)であり、センス抵抗RSの抵抗値は0.5Ωであり、電源電圧VPWRは12V(ボルト)であり、VCMドライバの周辺温度は25℃であると仮定した(後述の第2シミュレーションでも同様)。
図10において、実線の波形WV1は、第1シミュレーションにおける参考VCMドライバ914aによる駆動電流IOUTの波形を表し、一点鎖線の波形WV2は、第1シミュレーションにおける参考VCMドライバ914bによる駆動電流IOUTの波形を表す。但し、波形WV1及びWV2を区別して視認できるよう、図10では、波形WV1及びWV2を実際のものから若干だけ互いにずらして示している(後述の図13についても同様)。第1参考VCMドライバ914aでは、駆動電流IOUTの検出信号をAD変換することなくアナログ信号領域のみで処理するが故に、波形WV1に示すような比較的良好なステップ応答が得られる。但し、図10からは明らかではないが、アナログ信号領域のみで処理する場合、ノイズの影響を受けやすくなる。ΔΣ型AD変換を利用すれば、ΔΣ型AD変換の特性上、ノイズの影響を低減して駆動電流IOUTをより高精度に制御することが可能となる。しかしながら、ΔΣ型AD変換を介在させるシステムを構成した場合、閉ループ制御内で遅れが生じて応答速度が劣化しがちになる(波形WV2参照)。フィルタ回路の出力データレートを高くすれば応答特性が改善されるが、出力データレートの増加はデシメーション比の低下をもたらすので精度が低下するという背反がある。
図4のVCMドライバ14は、これらの事情を考慮して構成されている。図4のVCMドライバ14の動作及び構成の詳細や応用技術などを、以下の第1~第10実施例の中で説明する。特に記述無き限り且つ矛盾無き限り、本実施形態において上述した事項が後述の第1~第10実施例に適用され、第1~第10実施例において上述の内容と矛盾する事項については、第1~第10実施例での記載が優先される。また矛盾無き限り、以下に述べる第1~第10実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち第1~第10実施例の内の任意の2以上の実施例を組み合わせることも可能である)。
[第1実施例]
第1実施例を説明する。図11(a)は、第1実施例に係るVCMドライバ14の一部構成図である。第1実施例では、デジタルフィルタ24に設けられるフィルタ回路の個数が2であるとする(即ち“m=2”であるとする)。
図11(a)及び(b)を参照し、“m=2”であるとき、判定回路27は、誤差信号IERRに基づいてローレベル又はローレベルよりも電位の高いハイレベルの選択制御信号を選択回路25に出力し、且つ、選択回路25は、自身に入力される選択制御信号がローレベルであるときにはフィルタ回路24[1]からのフィルタ出力信号ID[1]をΔΣ最終出力信号IEとして選択及び出力する一方で、自身に入力される選択制御信号がハイレベルであるときにはフィルタ回路24[2]からのフィルタ出力信号ID[2]をΔΣ最終出力信号IEとして選択及び出力する。これは、“m=2”が想定される後述の他の実施例(第2及び第3実施例を含む)においても同様である。尚、ここにおけるレベルの高低と選択回路25での選択との関係を逆にする変形も可能である。
また、第1実施例及び後述の第2及び第3実施例においては、ΔΣ変調器22の次数が3であり、ΔΣ変調器22での入力サンプリングレートが50MHzであり、フィルタ回路24[1]の出力データレートODR[1]が0.78MHzであり、フィルタ回路24[2]の出力データレートODR[2]が3MHzであり、且つ、ΔΣ変調器22での量子化の段階数を5とした。ΔΣ変調器22での量子化の段階数を5とするとは、図6の比較器43にて4つの基準電圧を用いて積分器42の積分結果を量子化することに相当する。この条件下において、ΔΣ変調器22及びフィルタ回路24[1]で実現されるΔΣ型AD変換に関しては、デシメーション比が“50/0.78”であって且つデシメーション比に依存する有効ビット数(即ちフィルタ出力信号ID[1]の有効ビット数)は“15.3”であり、ΔΣ変調器22及びフィルタ回路24[2]で実現されるΔΣ型AD変換に関しては、デシメーション比が“50/3”であって且つデシメーション比に依存する有効ビット数(即ちフィルタ出力信号ID[2]の有効ビット数)は“9.3”である。
第1実施例に係る判定回路27は誤差信号IERRの絶対値に基づいて選択制御信号のレベルを決定する。誤差信号IERRの絶対値は、上述の誤差電流値の大きさであり、“|IERR|”にて表される。具体的には、第1実施例に係る判定回路27は、図12に示す如く、誤差信号IERRの絶対値|IERR|を所定の閾値THAと比較して以下の式(1a)の成否を判断し、式(1a)が成立している場合には(即ち|IERR|がTHA以下である場合には)、選択制御信号をローレベルとすることで相対的に周波数の低いフィルタ出力信号ID[1]をΔΣ最終出力信号IEとして選択回路25に選択させる一方、式(1a)が不成立の場合には(即ち|IERR|がTHAを超える場合には)、選択制御信号をハイレベルとすることで相対的に周波数の高いフィルタ出力信号ID[2]をΔΣ最終出力信号IEとして選択回路25に選択させる。式(1a)において、不等号“≦”を“<”に置換しても構わない。即ち、絶対値|IERR|が所定の閾値THAと一致するとき、選択制御信号はローレベルであっても良いし、ハイレベルであっても良い。閾値THAは所定の正の値を有する。
|IERR|≦THA ・・・(1a)
これにより、誤差電流に応じて適切なフィルタ切り替えが実現され、制御の応答速度向上と高精度化を両立できる。即ち、誤差電流値が大きく高速応答が必要な状況においては、相対的に周波数の高いフィルタ出力信号ID[2]を用いて駆動電流IOUTの制御が行われるため、誤差の低減が速やかに行われる。フィルタ出力信号ID[2]が用いられるとき、ΔΣ型AD変換の精度(有効ビット数)が低下するが、そもそも検出電流値及び目標電流値間の誤差が大きいため問題は無い又は少ない。一方、誤差電流値が小さい状況においては、相対的に周波数の低いフィルタ出力信号ID[1]を用いて駆動電流IOUTの制御が行われるため、駆動電流IOUTを高精度に制御できる。誤差電流値が小さい状況での必要応答速度は低くて済むため、相対的に周波数の低いフィルタ出力信号ID[1]を用いても問題は無い又は少ない。
図13に、上述の第1シミュレーションの結果を示す波形WV1及びWV2と共に、第2シミュレーションの結果を示す波形WV3を示す。破線の波形WV3は、第2シミュレーションが行われた第1実施例のVCMドライバ14による駆動電流IOUTの波形を表す。第2シミュレーションでは、第1シミュレーションと同様に、電流指令信号I*をステップ変化させた。図13において、VCMドライバ14に対応する破線波形WV3は、図8の第1参考VCMドライバ914aに対応する実線波形WV1と殆ど重なっており、一点鎖線波形WV2に対応する図9の第2参考VCMドライバ914bとの比較において、応答性能が改善していることが分かる。図13において、領域300内の表記は、VCMドライバ14におけるΔΣ最終出力信号IEの周波数の切り替わりイメージを表している。
[第2実施例]
第2実施例を説明する。第2実施例に係るVCMドライバ14の一部構成図は図11(a)に示した通りであり、第2実施例でも“m=2”であるとする。電流指令信号I*による目標電流値が高速に且つ大きく変化していて高速応答が必要な状況では、誤差信号IERRにて示される誤差電流値の変化が大きくなる。
これを考慮し、第2実施例では、判定回路27に誤差信号IERRの微分を求める微分回路(不図示)を設けておき、誤差信号IERRの微分の絶対値に基づいて選択制御信号のレベルを決定する。誤差信号IERRの微分を“DIERR”にて表すと共に、誤差信号IERRの微分の絶対値を“|DIERR|”にて表す。
具体的には、第2実施例に係る判定回路27は、図14に示す如く、微分の絶対値|DIERR|を所定の閾値THBと比較して以下の式(1b)の成否を判断し、式(1b)が成立している場合には(即ち|DIERR|がTHB以下である場合には)、選択制御信号をローレベルとすることで相対的に周波数の低いフィルタ出力信号ID[1]をΔΣ最終出力信号IEとして選択回路25に選択させる一方、式(1b)が不成立の場合には(即ち|DIERR|がTHBを超える場合には)、選択制御信号をハイレベルとすることで相対的に周波数の高いフィルタ出力信号ID[2]をΔΣ最終出力信号IEとして選択回路25に選択させる。式(1b)において、不等号“≦”を“<”に置換しても構わない。即ち、絶対値|DIERR|が所定の閾値THBと一致するとき、選択制御信号はローレベルであっても良いし、ハイレベルであっても良い。閾値THBは所定の正の値を有する。
|DIERR|≦THB ・・・(1b)
第2実施例によっても、第1実施例と同等又は近似した作用・効果が得られる。
[第3実施例]
第3実施例を説明する。第3実施例では第1実施例と第2実施例を組み合わせて、誤差信号IERRの絶対値と誤差信号IERRの微分の絶対値とに基づいて選択制御信号のレベルを決定する。
具体的には、第3実施例に係る判定回路27は、図15に示す如く、誤差信号IERRの絶対値|IERR|を所定の閾値THAと比較すると共に誤差信号IERRの微分の絶対値|DIERR|を所定の閾値THBと比較して以下の式(1a)及び(1b)の成否を判断し、式(1a)及び(1b)の双方が成立している場合には、選択制御信号をローレベルとすることで相対的に周波数の低いフィルタ出力信号ID[1]をΔΣ最終出力信号IEとして選択回路25に選択させる一方、式(1a)及び(1b)の内の任意の一方又は双方が不成立の場合には、選択制御信号をハイレベルとすることで相対的に周波数の高いフィルタ出力信号ID[2]をΔΣ最終出力信号IEとして選択回路25に選択させる。式(1a)及び(1b)において、不等号“≦”を“<”に置換しても構わない。
|IERR|≦THA ・・・(1a)
|DIERR|≦THB ・・・(1b)
第3実施例によれば、フィルタ切り替えがより妥当なものとなる。例えば、図13に示すようなステップ応答を考えた場合、駆動電流IOUTが0A(アンペア)から上昇して0.2Aを超える値へとオーバーシュートする過程で、絶対値|IERR|がゼロ近辺になるゼロクロス区間が発生する。このゼロクロス区間では式(1a)が成立するが、ゼロクロス区間は過渡応答区間に属するので、制御の応答速度は大きい方が良い。第3実施例では、式(1a)だけでなく式(1b)をも考慮して選択制御信号のレベルを決定するため、ゼロクロス区間にて式(1b)が不成立となる。つまり、ゼロクロス区間を含む過渡応答区間の全体にわたって、出力データレートが高いまま維持される。
[第4実施例]
第4実施例を説明する。図4のPI制御器26bは所定の周波数を有する動作クロックに同期して比例積分制御を行い、図4のDA変換器26cは該動作クロックに同期してDA変換を行う(動作クロックの周波数をサンプリングレートとしてDA変換を行う)。基本的に、この動作クロックの周波数は一定であって良く、例えば上述の第1~第3実施例において、20MHzで固定される。
しかしながら、判定回路27による選択制御信号に応じて上記動作クロックの周波数を変化させる動作クロック制御回路(不図示)をVCMドライバ14に設けるようにしても良い。即ち例えば、ドライバIC10において、20MHzの基本クロックと、基本クロックよりも低い周波数を持つ低速クロックとを生成するようにしておく。そして、動作クロック制御回路は、選択制御信号がハイレベルであるときには、基本クロックを動作クロックとしてPI制御器26b及びDA変換器26cに供給し、選択制御信号がローレベルであるときには、低速クロックを動作クロックとしてPI制御器26b及びDA変換器26cに供給する。
選択制御信号がローレベルであるときには、ΔΣ型AD変換における出力データレートが低くなるため、低速クロックでPI制御器26b及びDA変換器26cを動作させても問題は無い又は少ないと考えられるからであり、動作クロックの低速化により消費電力の低減が図られる。
[第5実施例]
第5実施例を説明する。VCMドライバ14では、ΔΣ変調器22とデジタルフィルタ24とでΔΣ型AD変換器が構成されている。デジタルフィルタ24ではΔΣ型AD変換の結果が複数の出力データレートで生成されるが、各々のタイミングにおいてVCM114の電流制御に利用されるのは単一の出力データレートによるΔΣ最終出力信号IEであり、信号IEのレート(周波数)は上述の如く可変となっている。即ち、制御回路26から見れば、自身に供給されるΔΣ型AD変換の出力データレートが可変となっており、この可変設定は、選択回路25及び判定回路27により実現されている。
故に、図16に示す如く、選択回路25と判定回路27とによって出力データレート設定回路30(以下、設定回路30と称されうる)が構成されていると考えることができる。設定回路30は、制御回路26に入力されるΔΣ型AD変換の結果であるΔΣ最終出力信号IEのレートを制御対象レートとし、誤差信号IERRに基づき、ΔΣ最終出力信号IEを得るためのデシメーション比の調整を通じて制御対象レートを可変設定する(換言すれば制御対象レートを制御する)。制御対象レートの可変設定及び制御は、フィルタ出力信号ID[1]~ID[m]の何れかをΔΣ最終出力信号IEとして選択する処理により実現される。即ち、デシメーション処理を含むフィルタ処理をΔΣ変調信号ICに実行するフィルタ回路としてフィルタ回路24[1]~24[m]をデジタルフィルタ24に並列配置しておき、フィルタ回路24[1]~24[m]間でデシメーション処理におけるデシメーション比を互いに異ならせておく(換言すれば出力データレートを互いに異ならせておく)。そして、設定回路30は、制御回路26に入力されるべきΔΣ最終出力信号IEを、誤差信号IERRに基づいて複数のフィルタ出力信号ID[1]~ID[m]の中から選択する。
これにより、フィルタ出力信号ID[i]が選択されたならば、制御対象レートはフィルタ出力信号ID[i]の出力データレートODR[i]と一致する。第1~第3実施例における具体例では、信号ID[1]が信号IEとして選択されたとき、信号IEを得るためのデシメーション比は“50/0.78”であって且つ制御対象レートは0.78MHzに設定されることになり、信号ID[2]が信号IEとして選択されたとき、信号IEを得るためのデシメーション比は“50/3”であって且つ制御対象レートは3MHzに設定されることになる。
[第6実施例]
第6実施例を説明する。第1~第3実施例では、“m=2”であることが想定されているが、mは3以上であっても良く、この場合、誤差信号IERRに基づき制御対象レート(ΔΣ最終出力信号IEのレート)が3段階以上で可変設定される。
例えば、“m=3”であるとき、第1、第2、第3実施例に示した方法に対応する以下の第1、第2、第3可変設定方法の何れかにて、制御対象レートを3段階で可変設定すると良い。
第1可変設定方法において、出力データレート設定回路30は、誤差信号IERRの絶対値|IERR|を所定の閾値THA1及びTHA2と比較して以下の式(2a)~(2c)の成否を判断する。そして、図17(a)に示す如く、設定回路30は、式(2a)、(2b)、(2c)が成立している場合に、ΔΣ最終出力信号IEとして、夫々、フィルタ出力信号ID[1]、ID[2]、ID[3]を選択する。これにより、誤差信号IERRの絶対値|IERR|が大きくなるにつれて制御対象レートが段階的に大きくなる(図7参照)。閾値THA1及びTHA2は所定の正の値を有し、“THA1<THA2”が成立する。式(2a)及び(2b)において、不等号“≦”を“<”に置換すると同時に不等号“<”を“≦”に置換しても構わない。
|IERR|≦THA1 ・・・(2a)
THA1<|IERR|≦THA2 ・・・(2b)
THA2<|IERR| ・・・(2c)
第2可変設定方法において、出力データレート設定回路30は、誤差信号IERRの微分の絶対値|DIERR|を所定の閾値THB1及びTHB2と比較して以下の式(3a)~(3c)の成否を判断する。そして、図17(b)に示す如く、設定回路30は、式(3a)、(3b)、(3c)が成立している場合に、ΔΣ最終出力信号IEとして、夫々、フィルタ出力信号ID[1]、ID[2]、ID[3]を選択する。これにより、誤差信号IERRの微分の絶対値|DIERR|が大きくなるにつれて制御対象レートが段階的に大きくなる(図7参照)。閾値THB1及びTHB2は所定の正の値を有し、“THB1<THB2”が成立する。式(3a)及び(3b)において、不等号“≦”を“<”に置換すると同時に不等号“<”を“≦”に置換しても構わない。
|DIERR|≦THB1 ・・・(3a)
THB1<|DIERR|≦THB2 ・・・(3b)
THB2<|DIERR| ・・・(3c)
第3可変設定方法において、出力データレート設定回路30は、誤差信号IERRの絶対値|IERR|を所定の閾値THA1及びTHA2と比較して上記式(2a)~(2c)の成否を判断すると共に誤差信号IERRの微分の絶対値|DIERR|を所定の閾値THB1及びTHB2と比較して上記式(3a)~(3c)の成否を判断する。そして、設定回路30は、式(2a)及び(3a)の双方が成立している場合に限りフィルタ出力信号ID[1]をΔΣ最終出力信号IEとして選択し、式(2c)及び(3c)の少なくとも一方が成立している場合にフィルタ出力信号ID[3]をΔΣ最終出力信号IEとして選択し、それ以外の場合においてフィルタ出力信号ID[2]をΔΣ最終出力信号IEとして選択する。
“m≧4”であるときにも、“m=3”の場合と同様の主旨にて制御対象レートが制御される。
[第7実施例]
第7実施例を説明する。MPU130は、ドライバIC10に対するVCM制御データに、所定のレート指定信号及びレート指定解除信号を含めることが可能であっても良い。レート指定信号は制御対象レート(ΔΣ最終出力信号IEのレート)を強制的に指定する信号であり、レート指定解除信号は、その指定を解除する信号である。ドライバIC10にて受信されたレート指定信号、レート指定解除信号は、出力データレート設定回路30(図16参照)に伝達される。
設定回路30は、原則として上述の如く、誤差信号IERRに基づきフィルタ出力信号ID[1]~ID[m]の何れかをΔΣ最終出力信号IEとして選択することを通じて制御対象レートを制御するが、レート指定信号の入力を受けたとき、誤差信号IERRに依らず、レート指定信号に基づいて制御対象レートを設定する。
例えば、レート指定信号として、互いに異なる内容を指示する第1~第mレート指定信号があって良く、この場合、第iレート指定信号は、制御対象レート(ΔΣ最終出力信号IEのレート)を出力データレートODR[i]にすることを指定する信号として機能する(図7参照)。そうすると、設定回路30は、第iレート指定信号の入力を受けたとき、誤差信号IERRに依らず、第iレート指定信号に従って、フィルタ出力信号ID[1]~ID[m]の中からフィルタ出力信号ID[i]をΔΣ最終出力信号IEとして選択し、これによって制御対象レートを出力データレートODR[i]に設定する。
第iレート指定信号に基づき制御対象レートを出力データレートODR[i]に設定している状態を、便宜上、第i強制レート制御状態と称する。第i強制レート制御状態となった後において、設定回路30が、第jレート指定信号の入力を受けたときには(i及びjはm以下の互いに異なる整数)、第jレート指定信号に基づき制御対象レートを出力データレートODR[j]に設定している状態(以下、第j強制レート制御状態と称する)に移行して良い。
第iレート指定信号の受信に基づく第i強制レート制御状態又は第jレート指定信号の受信に基づく第j強制レート制御状態は、レート指定解除信号が受信されるまで維持される。設定回路30は、第i又は第j強制レート制御状態においてレート指定解除信号を受信すると、誤差信号IERRに基づき制御対象レートを制御する状態(以下、便宜上、基本制御状態と称する)に復帰する。また、第i又は第j強制レート制御状態となった後、ドライバIC10の電源供給遮断を介してドライバIC10が再起動した場合にも、制御回路30の状態は基本制御状態となる。
以下のような変形利用形態も考えられる。当該変形利用形態では、“m=3”であって、且つ、出力データレートODR[1]、[2]、[3]は、夫々、0.1MHz、0.78MHz、3MHzであり、レート指定信号として特に第1レート指定信号が注目される(レート指定信号として第1レート指定信号のみが存在していても良い)。
当該変形利用形態に係る設定回路30は、第1レート指定信号が受信されていない状況において、
第1実施例に示した方法に倣い、式(1a)の成立時には0.78MHzのフィルタ出力信号ID[2]を信号IEとして選択及び出力し且つ式(1a)の非成立時には3MHzのフィルタ出力信号ID[3]を信号IEとして選択及び出力する、或いは、
第2実施例に示した方法に倣い、式(1b)の成立時には0.78MHzのフィルタ出力信号ID[2]を信号IEとして選択及び出力し且つ上述の式(1b)の非成立時には3MHzのフィルタ出力信号ID[3]を信号IEとして選択及び出力する、或いは、
第3実施例に示した方法に倣い、式(1a)及び(1b)の双方の成立時には0.78MHzのフィルタ出力信号ID[2]を信号IEとして選択及び出力し且つ式(1a)及び(1b)の内の少なくとも一方が非成立の時には3MHzのフィルタ出力信号ID[3]を信号IEとして選択及び出力する。
一方、当該変形利用形態に係る設定回路30は、第1レート指定信号が受信されると第1強制レート制御状態となり、誤差信号IERRに依らず、第1レート指定信号に従って、フィルタ出力信号ID[1]~ID[m]の中から0.1MHzのフィルタ出力信号ID[1]を信号IEとして選択し、これによって制御対象レートを出力データレートODR[1]に設定する。第1強制レート制御状態の解除方法については上述した通りである。
当該変形利用形態によれば、磁気ヘッド111の位置決めに関して特に高い精度が必要な状況において第1レート指定信号を送受信するといったことが可能となる。第1レート指定信号の送受信により、出力データレートの低下、即ちデシメーション比の増加を通じて、VCM114の電流情報を高精度に取得できるようになり、結果、磁気ヘッド111を高精度に位置決めすることが可能となる。
[第8実施例]
第8実施例を説明する。上述の各実施例では、出力データレートが互いに異なるフィルタ回路24[1]~24[m]を設けておきフィルタ回路24[1]~24[m]にてフィルタ処理を並列実行させているが、以下のようにすることも可能である。
即ち、デジタルフィルタ24にフィルタ回路24[1]のみを設けておき、フィルタ回路24[1]からのフィルタ出力信号ID[1]を常にΔΣ最終出力信号IEとして用いる(故に、選択回路25は不要となる)。但し、フィルタ回路24[1]は出力データレートODR[1]が可変(従って、デシメーション比も可変)となるように構成されているものとする。フィルタ回路24[1]の出力データレートODR[1]は設定回路30の制御の下で可変とされる。
設定回路30は、上述の何れかの実施例で示した主旨に従って、誤差信号IERRに基づき、ΔΣ最終出力信号IEを得るためのデシメーション比の調整を通じ、制御対象レート(即ち、フィルタ出力信号ID[1]の出力データレートODR[1]と一致するΔΣ最終出力信号IEのレート)を可変設定する。
つまり例えば、フィルタ回路24[1]の出力データレートODR[1]が所定の第1レート(例えば0.78MHz)及び第1レートよりも高い所定の第2レート(例えば3MHz)との間で可変となるようにフィルタ回路24[1]を形成しておき、設定回路30は、
第1実施例に示した方法に倣い、式(1a)の成立時にはフィルタ出力信号ID[1]の出力データレートODR[1]を第1レートとし且つ式(1a)の非成立時にはフィルタ出力信号ID[1]の出力データレートODR[1]を第2レートとする、或いは、
第2実施例に示した方法に倣い、式(1b)の成立時にはフィルタ出力信号ID[1]の出力データレートODR[1]を第1レートとし且つ式(1b)の非成立時にはフィルタ出力信号ID[1]の出力データレートODR[1]を第2レートとする、或いは、
第3実施例に示した方法に倣い、式(1a)及び(1b)の双方の成立時にはフィルタ出力信号ID[1]の出力データレートODR[1]を第1レートとし且つ式(1a)及び(1b)の内の少なくとも一方が非成立の時にはフィルタ出力信号ID[1]の出力データレートODR[1]を第2レートとする。
第6実施例で示した方法に倣い、制御対象レート(即ち、フィルタ出力信号ID[1]の出力データレートODR[1]と一致するΔΣ最終出力信号IEのレート)を3段階以上に可変設定することも可能である。
また、第7実施例で示した方法に倣い、MPU130からのレート指定信号が受信されたときにおいては、設定回路30は、受信したレート指定信号に従って制御対象レートを設定しても良い。
[第9実施例]
第9実施例を説明する。ドライバIC10の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバIC10内の回路と同等の回路を構成するようにしても良い。
[第10実施例]
第10実施例を説明する。
図4における出力段回路26dは、パルス幅変調されていない連続的な電圧をVCM114の駆動電圧として供給することでVCM114に常時電力を供給するリニア駆動方式にて動作する。但し、出力段回路26dは、パルス幅変調された電圧をVCM114の駆動電圧として供給することで間欠的にVCM114に電力を供給するPWM駆動方式にて動作しても良い。出力段回路26dに、PWM駆動方式用の回路とリニア駆動方式用の回路の双方を設けておいても良く、この場合、それらの回路を切り替えて使用することでPWM駆動方式及びリニア駆動方式の何れかでVCM114が駆動される。尚、PWM駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
HDD装置100からMA115が削除されても良く、ドライバIC10からMAドライバ15が削除されても良い。この場合、磁気ヘッド111の位置決めはVCM114のみによって実現される。
<<本発明の考察>>
上述の実施形態にて具体化された本発明について考察する。
本発明に係る一側面に係るモータドライバ装置Wは、磁気ディスク装置の磁気ヘッドを支持するアームを駆動するためのボイスコイルモータに電流を供給することで前記磁気ディスク装置の磁気ディスク上における前記磁気ヘッドの位置決めを行うモータドライバ装置であって、前記ボイスコイルモータへの供給電流に応じたアナログ信号(IA)の入力を受け、前記アナログ信号に対しΔΣ変調を実行するΔΣ変調器(22)と、前記ΔΣ変調により得られたΔΣ変調デジタル信号に対しデシメーション処理を含むフィルタ処理を実行するデジタルフィルタ(24)と、前記フィルタ処理を経て得られるΔΣ出力デジタル信号(IE)の入力を受け、前記ΔΣ出力デジタル信号と前記ボイスコイルモータへの供給電流の目標値を示す目標デジタル信号(I*)とに基づいて前記ボイスコイルモータへの供給電流を制御する制御回路(26)と、前記制御回路に入力される前記ΔΣ出力デジタル信号のレートを制御対象レートとし、前記ΔΣ出力デジタル信号と前記目標デジタル信号との間の誤差信号(IERR)に基づき前記ΔΣ出力デジタル信号を得るためのデシメーション比の調整を通じて前記制御対象レートを可変設定するレート設定回路(25、27;30)と、を備えたことを特徴とする。
これにより、誤差信号に応じて適切に制御対象レートを可変設定することが可能となり、例えば制御の応答速度向上と高精度化を両立できる。即ち、誤差信号が大きく高速応答が必要な状況においては、デシメーション比の低下を通じて制御対象レートを相対的に高めることで誤差低減を速やかに行い、誤差信号が小さい状況においては、デシメーション比の増加を通じて制御対象レートを相対的に低くすることでボイスコイルモータへの供給電流制御(ひいては磁気ヘッドの位置決め制御)の高精度化を図る、といったことが可能となる。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。