JP6524863B2 - 制御回路およびスイッチング電源装置 - Google Patents

Description

本発明は、制御回路およびスイッチング電源装置に関するものである。

スイッチング電源の制御方法として、コンパレータを利用したリップル注入非線形制御が知られている。（下記特許文献１、２参照）

図９に示す特許文献１に記載のリップル注入ヒステリシス制御では、コンパレータ１０６の非反転入力端子に入力される基準電圧Ｖｆｂは、コンパレータ１０６の出力Ｓｐがハイレベルのときに第１の高い電圧となり、コンパレータ１０６の出力Ｓｐがローレベルのときに第２の低い電圧となる。第１の電圧と第２の電圧の差がヒステリシス幅である。出力電圧Ｖ２を抵抗分圧した直流分電圧にコンパレータ１０６の出力電圧またはこれと同位相となった電圧を積分した交流成分が重畳されて、コンパレータ１０６の反転入力端子に入力される。入力された電圧が第２の電圧の基準電圧よりも低くなると、コンパレータ１０６の出力Ｓｐがハイレベルとなり、駆動期間を開始し、基準電圧は第１の電圧となる。駆動期間にコンパレータ１０６の反転入力端子に入力された交流分電圧が上昇して、出力電圧を抵抗分圧した直流分電圧に重畳されて、第１の電圧の基準電圧よりも高くなると、コンパレータ１０６の出力Ｓｐがローレベルとなり、駆動期間を終了し、休止期間となる。このとき基準電圧は第２の電圧となる。休止期間はコンパレータの反転入力端子に入力された交流分電圧が降下する。

また、コンパレータを利用したリップル注入非線形制御では、コンパレータの反転入力端子に注入するだけではなく、コンパレータの非反転入力端子に入力する制御方法も知られている。例えば、図１０に示す特許文献２に記載の非線形制御では、基準電圧に三角波交流成分電圧が重畳され、コンパレータ１０６の非反転入力端子に入力される。非反転入力端子に入力された電圧は、反転入力端子に入力された出力電圧の直流分電圧と比較される。非反転入力電圧が出力電圧から帰還した電圧より高くなると、コンパレータの出力はハイレベルとなり、すぐ、ローレベルとなる。駆動期間がコンパレータ１０６の出力Ｓｐのハイレベルのトリガ信号をもらって、一定期間を経てから停止するような固定ＯＮ時間またはその反対の固定ＯＦＦ時間をもつ非線形制御がある。

また、特許文献３は、コンパレータを使用する非線形制御方法として、コンパレータがハイレベルの期間に複数回のスイッチングを行う、バースト制御について開示されている。特許文献３では、出力電圧と基準電圧を比較するヒステリシス比較器と、スイッチ素子の電流を一定値に達したときに一定期間ゲート電圧をオフする回路を備えている。ヒステリシス比較器がハイレベルの期間にゲート電圧がオンとなって電流が一定値に達してゲート電圧をオフ、ヒステリシス比較器がハイレベルの期間が継続しているために再びゲート電圧がオンとなり、再び電流が一定値に達してゲート電圧をオフすることを繰り返すために、ヒステリシス比較器がハイレベルの期間に複数回のスイッチングが行われる。ヒステリシス比較器がローレベルの期間は、ゲート電圧がオンとならないのでスイッチングは休止する。
ヒステリシス比較器がハイレベルの期間は、スイッチングを繰り返しているのでスイッチング電源から出力コンデンサに負荷電流よりも大きな電流が供給されることで出力電圧が上昇する。ヒステリシス比較器がローレベルの期間はスイッチングが休止しているので、スイッチング電源から電流が供給されず、出力コンデンサから負荷電流が供給されるので、出力電圧が下がる。

米国特許第６１４７４７８号明細書 米国特許第７２０２６４２号明細書 特開２００７−１８１３８９号公報

しかしながら、従来の技術では、特許文献１の出力電圧帰還回路ループにおいて、抵抗１０７ｈ、１０７ｇとキャパシタ１０７ｉによるローパスフィルタ特性があるので、出力の負荷急変に対する応答性が悪いという問題がある。その応答性を改善するためにＶｆｂのヒステリシス幅を小さくしなければならない。したがって、スイッチングノイズによる誤動作を引き起こしてしまう可能性がある。また、制御の安定性に関わっている重要な指標である位相余裕の確保が困難である。更に、コンバータの出力電圧リップルに依存してしまうという問題がある。

また、特許文献２では、スイッチングノイズに対して、パワースイッチのＯＮ時に生じたノイズによる誤動作は低減できるが、パワースイッチのＯＦＦ時に生じたスイッチングノイズによる誤動作は解決できないという問題点がある。また、ＯＮ時間が固定の固定時間トリガを利用するため、固定時間内に応答ができないので、出力の負荷急変に対する応答性が悪いという問題がある。

本発明は、上記問題に鑑みてなされたものであり、高周波駆動であっても優れた応答性を維持し、スイッチングノイズに対する耐性が強く、コンバータの出力電圧リップルに依存してしまうことなく、十分な位相余裕を確保することが可能な制御回路およびスイッチング電源装置を提供することを目的とする。

本発明に係る制御回路は、スイッチング電源装置のスイッチング素子を制御する制御回路であって、スイッチング素子に接続される制御部と、制御部の入力部に接続される信号発生回路と、信号発生回路に接続される参照電圧源と、スイッチング電源装置の出力電圧が入力される第１入力端子と、信号発生回路からの比較信号が入力される第２入力端子と、制御部の入力部と信号発生回路に接続された出力端子とを有する比較器と、を備え、比較信号は、比較器の出力信号と参照電圧源の参照電圧に基づいて生成され、比較器の出力信号が第２レベルから第１レベルに切り替わる時に上昇し、比較器の出力信号が第１レベルの期間は第１の傾きで下降し、比較器の出力信号が第１レベルから第２レベルに切り替わる時に降下し、比較器の出力信号が第２レベルの期間は第２の傾きで上昇する。

これにより、優れた応答性を維持し、スイッチングノイズに対する耐性が強く、コンバータの出力電圧リップルに依存してしまうことなく、十分な位相余裕を確保することが可能となる。

好ましくは、本発明に係るスイッチング電源装置は、比較信号の時間平均値は、参照電圧と等しくてもよい。
これにより、制御回路が正確に動作するので、優れた応答性を維持し、スイッチングノイズに対する耐性が強く、コンバータの出力電圧リップルに依存してしまうことなく、十分な位相余裕を確保することが可能となる。

また、参照電圧源は、スイッチング電源装置の出力電圧と基準電圧との差を積分した積分回路を含んでいてもよい。これにより、出力電圧と基準電圧の間の定常偏差を改善することができる。

また、スイッチング電源装置の出力電圧は、定電圧源を介して比較器の第１入力端子に入力されていてもよい。これにより、負荷急変の応答特性を改善することができる。

また、信号発生回路は、比例要素と積分要素と減算器と第１容量素子と第１抵抗を含んでいてもよい。これにより、簡単な回路構成で信号発生回路を実現することができる。

また、比較器の出力端子に接続される比例要素の入力部と、比較器の前記出力端子に接続される積分要素の入力部と、減算器の第１入力部に接続される比例要素の出力部と、減算器の第２入力部に接続される積分要素の出力部と、第１容量素子の一端に接続される減算器の出力部と、第１容量素子の他端は、第１抵抗の一端と、比較器の第２入力端子に接続され、第１抵抗の他端は、参照電圧源の一端と接続され、参照電圧源の他端は、共通グランドと接続されていてもよい。これにより、比較的簡単な回路構成で信号発生回路を含む制御回路を実現することができる。

また、比例要素は、第２抵抗と、第３抵抗を備え、第２抵抗は、比較器の出力部と減算器の第１入力部との間に備えられ、第３抵抗は、減算器の第１入力部と共通グランドとの間に備えていてもよい。これにより、簡単な回路構成で比例要素を実現することができる。

また、積分要素は、第４抵抗と、第２容量素子を備え、第４抵抗は、比較器の出力部と減算器の第２入力部との間に備えられ、第２容量素子は、減算器の第２入力部と共通グランドとの間に備えていてもよい。これにより、簡単な回路構成で積分要素を実現することができる。

また、減算器は、オペアンプと、キャパシタと、第５抵抗を含んでいてもよい。これにより、簡単な回路構成で減算器を実現することができる。

また、制御部は、比較器の出力信号が第１レベルの期間にスイッチング素子を複数回スイッチングさせ、比較器の出力信号が第２レベルの期間にスイッチング素子のスイッチング動作を休止させてもよい。これにより、スイッチング素子のオン・オフ周期が比較器出力のオン・オフの周期であるバースト周期よりも十分に短くなる。そのため、比較器の出力端子の電圧値が第１のレベルになると直ちに出力電圧が上昇し、比較器の出力端子の電圧値が第２のレベルになると直ちに出力電圧が下降するので、所謂バースト制御のような制御方式を適用することができる。

また、スイッチング電源装置は、共振コンバータであってもよい。これにより、損失を抑えながらスイッチング周波数を上げることができるので、共振コンバータに使用されるインダクタやキャパシタに蓄積するエネルギーを小さくすることができる。そのため、高周波共振コンバータの出力電圧リップルに依存しなくなり、バースト制御方式にも適用できる。

また、本発明に係る制御回路は、スイッチング電源装置のスイッチング素子を制御する制御回路であって、スイッチング素子に接続される制御部と、スイッチング電源装置の出力電圧が入力される第１入力端子と、信号発生回路からの比較信号が入力される第２入力端子と、制御部の入力部に接続された出力端子とを有する比較器と、信号発生回路は、比較器の出力端子から出力される出力信号に基づいた信号が入力される第１入力端子と、参照電圧源からの参照電圧が入力される第２入力端子と、を備え、比較信号は、比較器の出力端子から出力される出力信号に基づいた信号と参照電圧源の参照電圧に基づいて生成され、比較器の出力端子から出力される出力信号に基づいた信号が第２レベルから第１レベルに切り替わる時に上昇し、比較器の出力端子から出力される出力信号に基づいた信号が第１レベルの期間は第１の傾きで下降し、比較器の出力端子から出力される出力信号に基づいた信号が第１レベルから第２レベルに切り替わる時に降下し、比較器の出力端子から出力される出力信号に基づいた信号が第２レベルの期間は第２の傾きで上昇する。

これにより、優れた応答性を維持し、スイッチングノイズに対する耐性が強く、コンバータの出力電圧リップルに依存してしまうことなく、十分な位相余裕を確保することが可能となる。

本発明によれば、高周波駆動であっても優れた応答性を維持し、スイッチングノイズに対する耐性が強く、コンバータの出力電圧リップルに依存してしまうことなく、十分な位相余裕を確保することが可能な制御回路およびスイッチング電源装置を提供することができる。

本発明の第１実施形態に係るスイッチング電源装置の回路構成を模式的に示した図である。 本発明の第２実施形態に係るスイッチング電源装置の回路構成を模式的に示した図である。 本発明の第３実施形態に係るスイッチング電源装置の回路構成を模式的に示した図である。 本発明の第１、第２、第３実施形態に係るスイッチング電源装置の動作を説明するための定常動作波形図である。 本発明の第４実施形態に係るスイッチング電源装置の回路構成を模式的に示した図である。 本発明の第５実施形態に係るスイッチング電源装置の回路構成を模式的に示した図である。 本発明の第６実施形態に係るスイッチング電源装置の回路構成を模式的に示した図である。 本発明に係るスイッチング電源装置の出力電圧リップルを説明する波形図である。 従来のスイッチング電源装置の回路構成を説明する図である。 従来のスイッチング電源装置の回路構成を説明する図である。

以下、本発明の好適な実施形態について説明する。なお、本発明の対象は以下の実施形態に限定されるものではない。また以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれると共に、その構成要素は、適宜組み合わせることが可能である。

発明の実施の形態が図面を参照し、詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。

まず、図１を参照して、本発明の好適な実施形態に係るスイッチング電源装置１の全体構成について説明する。図１は、本発明の好適な実施形態に係るスイッチング電源装置を示す回路構成図である。図１に示すスイッチング電源装置１ａは、主回路４および制御回路９ａを備えている。

また、スイッチング電源装置１ａは、一対の入力端子２ａ、２ｂ（以下、特に区別しないときには「入力端子２」ともいう）、及び一対の出力端子３ａ、３ｂ（以下、特に区別しないときには「出力端子３」ともいう）を備えている。

具体的には一対の入力端子２ａ、２ｂの間には基準電位（本例では共通グランドＧ）に接続された入力端子２ｂを低電位側として、入力電圧（直流電圧）Ｖ１が入力される。一対の出力端子３ａ、３ｂの間には基準電位（本例では共通グランドＧ）に接続された出力端子３ｂを低電位側として、出力電圧（直流成分電圧＋出力電圧リップル）Ｖ２が出力される。

主回路４は、電圧変換回路であり、例えば入力コンデンサ、制御部５により制御されるスイッチング素子を含むスイッチング部、ダイオードやＦＥＴを含む整流部、チョークコイルやコンデンサを含む平滑部等から構成されている。主回路４は、入力端子２から入力される入力電圧Ｖ１を出力電圧Ｖ２に変換して出力端子３に出力する。

制御回路９ａは、制御部５、比較器６、信号発生回路７、参照電圧源８を備え、主回路４のスイッチ素子の動作を制御する。比較器６は、第１入力端子と第２入力端子を備えている。この比較器６の第１入力端子は出力端子３ａと接続され、第２入力端子は信号発生回路７の出力端子７３と接続されている。比較器６の出力端子からは、比較器６の出力電圧である出力信号Ｓｐを出力し、制御部５の入力部と信号発生回路７の第１入力端子７１に接続されている。参照電圧源８は、信号発生回路７の第２入力端子７２に参照電圧Ｖｓを送信する。

制御回路９ａによるスイッチ素子の制御の一例として、制御部５の出力ＳｃがＨレベル（第１レベル）のとき、出力電圧Ｖ２が上昇し、制御部５の出力ＳｃがＬレベル（第２レベル）のとき、出力電圧Ｖ２が降下する制御を行う。以下、制御回路９ａの動作を図１と図４を参照して詳細に説明する。

比較器６の第１入力端子に入力された電圧Ｖｏは、出力電圧の交流リップル成分が無視できるほど十分に小さいほぼ直流の出力電圧Ｖｏである。一方、比較器６の第２入力端子に入力される信号は、信号発生回路７の出力端子７３から出力される比較信号Ｖｆｂである。この比較信号Ｖｆｂは、比較器６の出力信号Ｓｐと参照電圧Ｖｓの電圧レベルに基づいて生成される。

比較器６の出力信号Ｓｐ、参照電圧Ｖｓ、出力電圧Ｖｏと信号発生回路７の比較信号Ｖｆｂの定常動作は、図４に示すように、信号発生回路７の出力端子７３からの比較信号Ｖｆｂは、比較器６の出力信号が第２レベル（Ｌレベル）から第１レベル（Ｈレベル）に切り替わる時に上昇し、出力端子電圧が第１レベルの期間は第１の傾きで下降し、出力端子電圧が第１レベルから第２レベルに切り替わる時に下降し、出力端子電圧が第２レベルの期間は第２の傾きで上昇する。この動作を繰り返し行う。なお、図４の定常動作波形についての説明は、別途詳述する。信号発生回路７の出力端子７３からの比較信号Ｖｆｂの平均値は、参照電圧源８の電圧値である参照電圧Ｖｓに等しい。なお、言うまでもなく、比較器６の出力信号である第１のレベルと第２のレベルは、異なるレベルである。

次に、図１に示した制御回路９ａの一実施形態として、図２を参照して説明する。図１と図２との違いは、図１に示した信号発生回路７を比例要素７ａ、積分要素７ｂと減算器７ｃを含む具体的な回路構成要素で示した点である。その他の構成は、図１と同様である。

具体的には、制御回路９ｂは、制御部５と、比較器６と、比例要素７ａと、積分要素７ｂと、減算器７ｃと、第１容量素子の一実施例である第１キャパシタ７ｄと、第１抵抗７ｅと、参照電圧８を含んで構成される。比例要素７ａとの入力部である入力端子７１ａと、積分要素７ｂの入力部である入力端子７１ｂは、比較器６の出力端子に接続される。比例要素７ａの出力部である出力端子７５は、減算器７ｃの第１入力部である第１入力端子に接続され、積分要素７ｂの出力部である出力端子７６は、減算器７ｃの第２入力部である第２入力端子に接続されている。減算器７ｃの出力部である出力端子７４は、第１キャパシタ７ｄの一端と接続されており、第１キャパシタ７ｄの他端７３は比較器６の第２入力端子と第１抵抗７ｅの一端と接続されている。第１抵抗７ｅの他端７２は参照電圧８の一端と接続し、参照電圧８の他端は共通グランドＧ電位である。

比例要素７ａ、積分要素７ｂと減算器７ｃの構成は、オペアンプ、抵抗、キャパシタ等によって構成することができる。制御特性と積分動作の線形性をよくするには一定の利得を持って、比例要素７ａ、積分要素７ｂと減算器７ｃを構成することも可能である。

また、比例要素７ａ、積分要素７ｂと減算器７ｃの構成はオペアンプ、抵抗、キャパシタ以外にディジタル素子で構成することもできる。

次に、図２に示した制御回路９ｂの一実施形態として、図３を参照して説明する。図２と図３との違いは、図２に示した比例要素７ａを第２抵抗７ａ１、第３抵抗７ａ２で構成し、積分要素７ｂを第４抵抗７ｂ１、第２容量素子の一実施例である第２キャパシタ７ｂ２を含む具体的な回路構成で示した点である。その他の構成は、図２と同様である。これにより、簡単な回路構成で比例要素７ａと積分要素７ｂを構成することができる。

第２抵抗７ａ１の入力端子７１ａは、比較器６の出力端子と接続し、第２抵抗７ａ１の他端は減算器７ｃの第１入力端子と第３抵抗７ａ２の一端と接続される。第３抵抗７ａ２の他端は、共通グランド電位である。これによって比例要素７ａを構成することができる。第２抵抗７ａ１の抵抗値をＲ１、第３抵抗７ａ２の抵抗値をＲ２とすると、比例要素７ａの比率ｎは、ｎ＝Ｒ２／（Ｒ１＋Ｒ２）で定義することができる。

第４抵抗７ｂ１の入力端子７１ｂは、比較器６の出力端子と接続し、第４抵抗７ｂ１の他端は減算器７ｃの第２入力端子と第２キャパシタ７ｂ２の一端と接続される。第２キャパシタ７ｂ２の他端は、共通グランド電位である。第４抵抗７ｂ１の抵抗値をＲ３、第２キャパシタ７ｂ２の容量値をＣ２とすると、積分要素の時定数Ｔは、Ｔ＝Ｒ３Ｃ２で定義することができる。

上述のように構成することで、比較器６の第１入力端子から比較器６の出力端子までは、微分特性を持つことになり、制御ループにおける即応性と安定性に貢献することができる。

次に、図４の定常動作波形図に基づいて、各タイミングにおける動作波形について説明する。比較器６の第１入力端子に入力された出力電圧Ｖｏは、交流リップル成分が無視できるほど十分小さいほぼ直流の出力電圧Ｖｏである。比較器６の第２入力端子に入力された比較信号Ｖｆｂは、比較器６の出力信号Ｓｐの電圧レベルと参照電圧Ｖｓのレベルによって生成された電圧である。一方、比例要素７ａと減算器７ｃ間の電圧Ｖａは、比例要素７ａの第２抵抗７ａ１と第３抵抗７ａ２を用いて、比較器６の出力信号Ｓｐを分圧することによって生成された電圧である。同様に積分要素７ｂと減算器７ｃ間の電圧Ｖｂは、積分要素７ｂの第４抵抗７ｂ１と第２キャパシタ７ｂ２を用いて、比較器６の出力信号Ｓｐを積分することによって生成された電圧である。減算器７ｃは、比例要素７ａからの電圧Ｖａと積分要素７ｂからの電圧Ｖｂの差分の電圧を減算器７ｃの出力部である出力端子７４から第１キャパシタ７ｄに伝送する。

各タイミングにおける動作波形について、まずは、ｔ０からｔ１までの動作について説明する。ｔ＝ｔ０の時、電圧Ｖａは、比例要素７ａで設定した比率電圧レベルまで電圧が上昇する。一方、ｔ＝ｔ０の時、電圧Ｖｂは、定常動作電圧の最低値になる。ｔ＝ｔ０の時の比較信号Ｖｆｂは、出力電圧Ｖｏより高いレベルに上昇する。そのあと、比較信号Ｖｆｂは、ｔ０からｔ１までの間、第１の傾きをもって線形的に降下する。この期間の比較器６の出力信号Ｓｐの電圧レベルは、近似的に比較器６の動作電源の電圧レベルであって、第１のレベル（Ｈレベル）として出力する。この期間の制御部５の出力は、比較器６の出力信号Ｓｐに基づいて、スイッチング電源装置１のスイッチング素子をオンする駆動信号を制御部５から制御信号Ｓｃとして出力する。または、この期間の制御部５の出力は、比較器６の出力信号Ｓｐに基づいて、主回路４のスイッチング素子を複数回ＯＮ／ＯＦＦする駆動信号を制御部５から制御信号Ｓｃとして出力する。

次に、図４のｔ１からｔ２までの動作について説明する。比較信号Ｖｆｂがｔ０からｔ１まで第１の傾きをもって線形的に降下し、ｔ＝ｔ１で、出力電圧Ｖｏに達すると、出力信号Ｓｐの電圧レベルが近似的に共通グランドＧのレベルに切り替わり、第２レベル（Ｌレベル）になる。ｔ１の時の電圧Ｖａは、共通グランドＧのレベルまで電圧が下降する。一方、電圧Ｖｂは、定常動作電圧の最高値になる。ｔ１の時の比較信号Ｖｆｂは、出力電圧Ｖｏより低いレベルへ降下する。そのあと、比較信号Ｖｆｂは、ｔ１からｔ２まで、第２の傾きをもって線形的に上昇する。ｔ１からｔ２までの出力信号Ｓｐの電圧レベルは、第２レベル（Ｌレベル）を維持する。この期間の制御部５の出力は、比較器６の出力信号Ｓｐに基づいて、主回路４のスイッチング素子をオフする制御信号を制御部５から制御信号Ｓｃとして出力する。その後のｔ２〜ｔ３のタイミングは、前述したｔ０〜ｔ１のタイミングの動作と同様であり、ｔ３〜ｔ４のタイミングは、前述したｔ０〜ｔ１のタイミングの動作と同様である。つまり、ｔ０〜ｔ２のタイミングの動作が、それ以降のタイミングのおいても繰り返し実行される。

このように、比較器６の出力信号Ｓｐの電圧レベルと参照電圧Ｖｓのレベルによって生成された比較器６の第２入力端子へ入力される比較信号Ｖｆｂは、ｔ０からｔ１まで、又はｔ２からｔ３までの間に第１の傾きをもって降下して、ｔ１で出力電圧Ｖｏに達すると、出力電圧Ｖｏより低い電圧レベルまで降下する。その後、ｔ１からｔ２まで、又はｔ３からｔ４までの間に第２の傾きを持って上昇して、出力電圧Ｖｏに達すると、再び、出力電圧Ｖｏより高い電圧レベルまで上昇する。このｔ０〜ｔ２の動作を繰り返し実行する。

比較器６の第２入力端子に入力された比較信号Ｖｆｂは、信号発生回路７の出力端子７３からの出力信号であるが、比較器６の出力信号Ｓｐと同位相となった信号を用いても構わない。例えば図５に示すように、スイッチング素子４２とチョークコイル４３の間のノードからの信号を、比較器６の出力信号Ｓｐの代わりに用いて信号発生回路７１の第１入力端子７１に入力してもよい。スイッチング素子４２とチョークコイル４３の間のノードからの信号は、比較器６の出力信号と同位相のため、代用することができる。

具体的には、スイッチング素子４１、４２に接続される制御部５と、前記スイッチング電源装置１ｄの出力電圧Ｖｏが入力される第１入力端子と、信号発生回路７からの比較信号Ｖｆｂが入力される第２入力端子と、制御部５の入力部に接続された出力端子とを有する比較器６と、信号発生回路７は、比較器６の出力端子から出力される出力信号に基づいた信号が入力される第１入力端子７１と、参照電圧源８からの参照電圧が入力される第２入力端子７２と、を備え、比較信号Ｖｆｂは、比較器６の出力端子から出力される出力信号に基づいた信号と参照電圧源８の参照電圧Ｖｓに基づいて生成され、比較器６の出力端子から出力される出力信号に基づいた信号が第２レベルから第１レベルに切り替わる時に上昇し、比較器６の出力端子から出力される出力信号に基づいた信号が第１レベルの期間は第１の傾きで下降し、比較器６の出力端子から出力される出力信号に基づいた信号が第１レベルから第２レベルに切り替わる時に降下し、比較器６の出力端子から出力される出力信号に基づいた信号が第２レベルの期間は第２の傾きで上昇する制御回路である。このスイッチング素子４２とチョークコイル４３の間のノードからの信号を代用した構成においても、入力電圧に対して応答性がよくなるという効果を奏する。

図６は、図１の参照電圧源８の構成を他の実施形態である参照電圧源８ａに変更したものである。その他の構成は、図１と同様である。図６に示す参照電圧源８ａは、積分回路８１と基準電圧源８２を含んで構成されている。積分回路８１の第１入力端子には出力電圧Ｖｏが入力され、積分回路８１の第２入力端子には、基準電圧源８２の基準電圧が入力される。この出力電圧Ｖｏと基準電圧の差分を積分回路８１で積分した参照電圧を信号発生回路７の第２入力端子７２に入力する。

これにより、信号発生回路７に入力された参照電圧は、基準電圧源８２の基準電圧と出力電圧Ｖｏの差を積分した電圧レベルとすることができるので、出力電圧Ｖｏと基準電圧の間の定常偏差を改善することができる。

なお、積分回路８１は、オペアンプ、キャパシタ、抵抗によって構成することもできる。また、ディジタル素子によって構成しても構わない。

図７は、図１の構成に定電圧源８４を加えたものである。その他の構成は、図１と同様である。スイッチング電源装置１ｆの出力端子３ａは、定電圧源８４のプラス端子と接続され、定電圧源８４のマイナス端子は比較器６の第１入力端子と接続されている。このように、スイッチング電源装置１ｆの出力電圧Ｖ２は、定電圧源８４を介して比較器６の第１入力端子に入力されることで、出力電圧Ｖ２が高い場合に制御ループのゲインを高くすることができるので、負荷急変の応答特性を改善することができる。

以上のように、本実施形態に係るスイッチング電源装置１は、比例要素、積分要素と減算器を備えている信号発生回路に比較器６の出力パルス信号Ｓｐと参照電圧源が入力されて、生成された比較器６の第２入力端子の信号Ｖｆｂを有するためこれにより、優れた応答性を維持し、スイッチングノイズに対する耐性が強く、コンバータの出力電圧リップルに依存してしまうことなく、十分な位相余裕を確保することが可能となる。

図８は、本発明に係るスイッチング電源装置の出力電圧リップルを説明する波形図である。図４や図８（ａ）に示したように比較器６の第１入力端子に入力された電圧Ｖｏは、出力電圧の交流リップル成分が無視できるほど十分に小さいほぼ直流の出力電圧Ｖｏであることを説明した。しかしながら、主回路４に含まれる出力キャパシタや、出力キャパシタ４４の影響、またはこの出力キャパシタのＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）の影響等により、出力電圧Ｖｏが直流ではない場合がある。例えば、図８（ｂ）は、出力電圧Ｖｏに脈流のリップル成分が重畳された場合を示し、図８（ｃ）は、出力電圧Ｖｏに三角波状のリップル成分が重畳された場合を示す。これらのように出力電圧Ｖｏにリップル成分が重畳された場合においても、出力電圧Ｖｏが直流の場合と同じ動作が可能である。

以上、本発明の一実施形態の制御回路およびスイッチング電源装置について説明したが、上記実施の形態の説明に限定されず種々の変形実施が可能である。

例えば、定電圧源８４は、ツェナーダイオードまたは三端子可変シャント・レギュレーターと、抵抗と、コンデンサを含んで構成してもよい。また、定電圧源８４は、絶縁トランスから構成したり、コンデンサと、リニアレギュレータから構成したりすることもできる。あるいは、コンデンサと、スイッチングレギュレータから構成したり、コンデンサと、チャージポンプ回路から構成したりする等、各種定電圧源の構成を採用することが可能である。

１ａ、１ｂ、１ｃ、１ｅ、１ｆ スイッチング電源装置
１ｄ、 降圧形ＤＣ−ＤＣコンバータ
２ 入力端子
３ 出力端子
４ 主回路
４１ スイッチ素子
４２ スイッチ素子
４３ チョークコイル
４４ 出力キャパシタ
４５ ＮＯＴ回路
５ 制御部
６ 比較器
７ 信号発生回路
７ａ１ 第２抵抗
７ａ２ 第３抵抗
７ｂ１ 第４抵抗
７ｂ２ 第２キャパシタ
７ｃ 減算器
７ｄ 第１キャパシタ
７ｅ 第１抵抗
８ 参照電圧源
８１ 積分回路
８２ 基準電圧源
８４ 定電圧源
９ａ、９ｂ、９ｃ、９ｄ、９ｅ 制御回路
Ｓｐ 制御パルス信号
Ｓｃ 制御信号
Ｇ 共通グランド

Claims (11)

1. スイッチング電源装置のスイッチング素子を制御する制御回路であって、
   前記スイッチング素子に接続される制御部と、
   前記制御部の入力部に接続される信号発生回路と、
   前記信号発生回路に接続される参照電圧源と、
   前記スイッチング電源装置の出力電圧が入力される第１入力端子と、前記信号発生回路からの比較信号が入力される第２入力端子と、前記制御部の入力部と前記信号発生回路に接続された出力端子とを有する比較器と、を備え、
   前記参照電圧源は、前記スイッチング電源装置の出力電圧と基準電圧との差を積分した積分回路を含み、
   前記比較信号は、前記比較器の出力信号と前記参照電圧源の参照電圧に基づいて生成され、前記比較器の出力信号が第２レベルから第１レベルに切り替わる時に上昇し、前記比較器の出力信号が前記第１レベルの期間は第１の傾きで下降し、前記比較器の出力信号が前記第１レベルから前記第２レベルに切り替わる時に降下し、前記比較器の出力信号が前記第２レベルの期間は第２の傾きで上昇することを特徴とする制御回路。
2. 前記比較信号の時間平均値は、前記参照電圧と等しいことを特徴とする請求項１記載の制御回路。
3. 前記スイッチング電源装置の出力電圧は、定電圧源を介して前記比較器の第１入力端子に入力されることを特徴とする請求項１〜２のいずれか一項に記載の制御回路。
4. 前記信号発生回路は、比例要素と積分要素と減算器と第１容量素子と第１抵抗を含み、
   前記比較器の前記出力端子に接続される前記比例要素の入力部と、
   前記比較器の前記出力端子に接続される前記積分要素の入力部と、
   前記減算器の第１入力部に接続される前記比例要素の出力部と、
   前記減算器の第２入力部に接続される前記積分要素の出力部と、
   前記第１容量素子の一端に接続される前記減算器の出力部と、
   前記第１容量素子の他端は、前記第１抵抗の一端と、前記比較器の前記第２入力端子に接続され、
   前記第１抵抗の他端は、前記参照電圧源の一端と接続され、
   前記参照電圧源の他端は、共通グランドと接続されることを特徴とする
   請求項１〜３に記載の制御回路。
5. 前記比例要素は、第２抵抗と、第３抵抗を備え、
   前記第２抵抗は、前記比較器の出力部と前記減算器の第１入力部との間に備えられ、
   前記第３抵抗は、前記減算器の第１入力部と前記共通グランドとの間に備えられることを特徴とする請求項４に記載の制御回路。
6. 前記積分要素は、第４抵抗と、第２容量素子を備え、
   前記第４抵抗は、前記比較器の出力部と前記減算器の第２入力部との間に備えられ、
   前記第２容量素子は、前記減算器の第２入力部と前記共通グランドとの間に備えられることを特徴とする請求項４に記載の制御回路。
7. 前記減算器は、オペアンプと、キャパシタと、第５抵抗を含むことを特徴とする請求項４〜６のいずれか一項に記載の制御回路。
8. 前記制御部は、前記比較器の出力信号が前記第１レベルの期間に前記スイッチング素子を複数回スイッチングさせ、前記比較器の出力信号が前記第２レベルの期間に前記スイッチング素子のスイッチング動作を休止させることを特徴とする請求項１〜７のいずれか一項に記載の制御回路。
9. 前記スイッチング電源装置は、共振コンバータであることを特徴とする請求項１〜８のいずれか一項に記載の制御回路。
10. スイッチング電源装置のスイッチング素子を制御する制御回路であって、
    前記スイッチング素子に接続される制御部と、
    前記スイッチング電源装置の出力電圧が入力される第１入力端子と、信号発生回路からの比較信号が入力される第２入力端子と、前記制御部の入力部に接続された出力端子とを有する比較器と、
    前記信号発生回路は、前記比較器の出力端子から出力される出力信号と同位相となった信号が入力される第１入力端子と、参照電圧源からの参照電圧が入力される第２入力端子と、を備え、
    前記参照電圧源は、前記スイッチング電源装置の出力電圧と基準電圧との差を積分した積分回路を含み、
    前記比較信号は、前記比較器の出力端子から出力される出力信号と同位相となった信号と前記参照電圧源の参照電圧に基づいて生成され、前記比較器の出力端子から出力される出力信号と同位相となった信号が第２レベルから第１レベルに切り替わる時に上昇し、前記比較器の出力端子から出力される出力信号と同位相となった信号が前記第１レベルの期間は第１の傾きで下降し、前記比較器の出力端子から出力される出力信号と同位相となった信号が前記第１レベルから前記第２レベルに切り替わる時に降下し、前記比較器の出力端子から出力される出力信号と同位相となった信号が前記第２レベルの期間は第２の傾きで上昇することを特徴とする制御回路。
11. 請求項１から１０のいずれか一項に記載の制御回路を備えることを特徴とするスイッチング電源装置。
    

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