JP6895833B2 - Dc/dcコンバータおよびその制御回路 - Google Patents
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Description
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
一次側コントローラ200は、パルス変調器210、ドライバ230、第1保護回路250、第2保護回路270を備え、ひとつの半導体基板に集積化された機能ICである。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
図4は、第1実施例に係る一次側コントローラ200Aの回路図である。図4には、主として第1保護回路250Aの構成のみが示され、その他の回路ブロックは省略される。第1実施例において、第1保護回路250Aは、オフ期間TOFFにおける電流検出信号VCSが第1しきい値VTH1を超えた状態が所定の判定時間τ、持続すると、保護スイッチM2をオフする。判定時間τを設けることにより、ノイズによる誤動作を防止できる。すなわちスイッチングトランジスタM1が正常であるときに、ノイズの影響で電流検出信号VCSが瞬時的に第1しきい値VTH1を超えた場合には、それをマスクできる。
図6は、第2実施例に係る一次側コントローラ200Bの回路図である。図6には、主として第1保護回路250Bの構成のみが示され、その他の回路ブロックは省略される。第2実施例において、第1保護回路250Bは、オフ期間TOFFにおいて、電流検出信号VCSが第1しきい値VTH1より小さくならないことを条件として、保護スイッチM2をオフする。
電源回路300は、DC/DCコンバータ100Dに加えて、ダイオード整流回路302、平滑コンデンサ304を備える。ダイオード整流回路302は、商用交流電圧VACを全波整流する。平滑コンデンサ304は、ダイオード整流回路302の出力を平滑化し、直流電圧VDCを生成する。直流電圧VDCを生成する。は、DC/DCコンバータ100Dの入力端子に供給される。
Claims (17)
- DC/DCコンバータの制御回路であって、
前記DC/DCコンバータは、
入力端子と、
コイルと、
前記コイルと前記入力端子の間に設けられた保護スイッチと、
前記コイルと接地の間に設けられたスイッチングトランジスタと、
を備え、
前記制御回路は、
前記DC/DCコンバータの出力の状態にもとづいて、前記スイッチングトランジスタを制御するためのパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて前記スイッチングトランジスタを駆動するドライバと、
前記スイッチングトランジスタに流れる電流を示す電流検出信号を受け、前記スイッチングトランジスタのオフ期間における前記電流検出信号と所定の第1しきい値との大小関係にもとづいて前記保護スイッチを制御する第1保護回路と、
を備えることを特徴とする制御回路。 - 前記第1保護回路は、前記オフ期間における前記電流検出信号が前記第1しきい値を超えると、前記保護スイッチをオフすることを特徴とする請求項1に記載の制御回路。
- 前記第1保護回路は、前記オフ期間における前記電流検出信号が前記第1しきい値を超えた状態が所定時間持続すると、前記保護スイッチをオフすることを特徴とする請求項2に記載の制御回路。
- 前記第1保護回路は、前記電流検出信号を前記第1しきい値と比較するコンパレータを含むことを特徴とする請求項2または3に記載の制御回路。
- 前記第1保護回路は、前記コンパレータの出力と前記パルス信号に応じたゲート信号を論理演算する論理ゲートをさらに含むことを特徴とする請求項4に記載の制御回路。
- 前記第1保護回路は、前記論理ゲートの出力が所定レベルの間、カウントを進めるカウンタを含み、前記カウンタのカウント値が所定値に達すると、前記保護スイッチをオフすることを特徴とする請求項5に記載の制御回路。
- 前記第1保護回路は、前記スイッチングトランジスタのオフ期間において、前記電流検出信号がしきい値より小さくならないことを条件として、前記保護スイッチをオフすることを特徴とする請求項1に記載の制御回路。
- 前記第1保護回路は、前記スイッチングトランジスタのオフ期間において、前記電流検出信号がしきい値より小さくならないサイクルが、所定数連続発生すると、前記保護スイッチをオフすることを特徴とする請求項7に記載の制御回路。
- 前記第1保護回路は、
カウンタと、
前記電流検出信号が前記第1しきい値を下回るとアサートされるリセット信号を生成するコンパレータと、
前記リセット信号に応じてリセットされるカウンタと、
を備え、
前記カウンタのカウント値が所定値に達すると、前記保護スイッチをオフすることを特徴とする請求項7または8に記載の制御回路。 - 前記DC/DCコンバータは、前記スイッチングトランジスタと前記接地の間に設けられたセンス抵抗をさらに備え、前記電流検出信号は、前記センス抵抗の電圧降下に応じていることを特徴とする請求項1から9のいずれかに記載の制御回路。
- 前記第1保護回路は、前記保護スイッチをオフ状態でラッチすることを特徴とする請求項1から10のいずれかに記載の制御回路。
- 前記電流検出信号が所定の第2しきい値を超えると、前記スイッチングトランジスタをターンオフさせる第2保護回路をさらに備えることを特徴とする請求項1から11のいずれかに記載の制御回路。
- 前記第2しきい値は前記第1しきい値と等しく、前記第1保護回路と前記第2保護回路は、コンパレータを共有することを特徴とする請求項12に記載の制御回路。
- 前記第2しきい値は、前記第1しきい値より低いことを特徴とする請求項12に記載の制御回路。
- ひとつの半導体基板に一体集積化されることを特徴とする請求項1から14のいずれかに記載の制御回路。
- 入力端子と、
コイルと、
前記コイルと前記入力端子の間に設けられた保護スイッチと、
前記コイルと接地の間に設けられたスイッチングトランジスタと、
前記保護スイッチおよび前記スイッチングトランジスタを制御する請求項1から15のいずれかに記載の制御回路と、
を備えることを特徴とするDC/DCコンバータ。 - フライバックコンバータであることを特徴とする請求項16に記載のDC/DCコンバータ。
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