JP5977950B2 - Ｄｃ／ｄｃコンバータおよびその制御回路、それを用いた電源装置、電源アダプタおよび電子機器 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（インバータ）が内蔵され、あるいはインバータは、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。

図１は、インバータの基本構成を示すブロック図である。インバータ１ｒは主としてヒューズ２、入力キャパシタＣｉ、フィルタ４、ダイオード整流回路６、平滑キャパシタＣｓおよびＤＣ／ＤＣコンバータ１０ｒを備える。

商用交流電圧Ｖ_ＡＣは、ヒューズ２および入力キャパシタＣｉを介してフィルタ４に入力される。フィルタ４は、商用交流電圧Ｖ_ＡＣのノイズを除去する。ダイオード整流回路６は、商用交流電圧Ｖ_ＡＣを全波整流するダイオードブリッジ回路である。ダイオード整流回路６の出力電圧は、平滑キャパシタＣｓによって平滑化され、直流電圧Ｖ_ＩＮに変換される。

絶縁型のＤＣ／ＤＣコンバータ１０ｒは、入力端子Ｐ１に直流電圧Ｖ_ＩＮを受け、それを降圧して、目標値に安定化された出力電圧Ｖ_ＯＵＴを出力端子Ｐ２に接続される負荷（不図示）に供給する。

ＤＣ／ＤＣコンバータ１０ｒは、制御回路１００ｒ、出力回路２００、フィードバック回路２１０を備える。出力回路２００は、トランスＴ１、第１ダイオードＤ１、第１出力キャパシタＣｏ１、スイッチングトランジスタＭ１、検出抵抗Ｒ_Ｓを含む。出力回路２００のトポロジーは一般的なものであるため、説明を省略する。

スイッチングトランジスタＭ１がスイッチングすることにより、入力電圧Ｖ_ＩＮが降圧され、出力電圧Ｖ_ＯＵＴが生成される。そして制御回路１００ｒは、スイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、出力電圧Ｖ_ＯＵＴを目標値に安定化させるとともに、トランスＴ１の１次巻線Ｗ１に流れるコイル電流Ｉｐを制御する。

検出抵抗Ｒ_Ｓは、トランスＴ１の１次巻線Ｗ１およびスイッチングトランジスタＭ１と直列に設けられる。検出抵抗Ｒ_Ｓには、１次巻線Ｗ１およびスイッチングトランジスタＭ１に流れる電流Ｉｐに比例した電圧降下（検出電圧）Ｖ_Ｓが発生する。制御回路１００ｒは、検出電圧Ｖ_Ｓにもとづいて、１次巻線Ｗ１に流れる電流Ｉｐを制御する。

図２は、本発明者らが検討したＤＣ／ＤＣコンバータ１０ｒの構成を示す回路図である。フィードバック回路２１０は、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを生成し、制御回路１００ｒのフィードバック端子（ＦＢ端子）に供給する。フィードバック回路２１０は、シャントレギュレータ２１２およびフォトカプラ２１４を含む。シャントレギュレータ２１２は、出力電圧Ｖ_ＯＵＴと所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号Ｓ１１を生成し、フォトカプラ２１４の発光ダイオードに供給する。フォトカプラ２１４のフォトトランジスタ（あるいはフォトトランジスタ）は、発光ダイオードからの光信号Ｓ１２を、フィードバック信号Ｓ１１に応じたフィードバック電圧Ｖ_ＦＢに変換する。

トランスＴ１の１次側には、１次巻線Ｗ１に加えて補助巻線Ｗ３が設けられる。補助巻線Ｗ３、第２ダイオードＤ２、第２出力キャパシタＣｏ２は、第２のＤＣ／ＤＣコンバータを形成する。スイッチングトランジスタＭ１のスイッチングに応じて、第２出力キャパシタＣｏ２には、直流電圧Ｖ_ＣＣが発生する。直流電圧Ｖ_ＣＣは、制御回路１００ｒの電源端子ＶＣＣ（ＶＣＣ端子）に供給される。

制御回路１００ｒは、スイッチングトランジスタＭ１、パルス変調器１０２、ドライバ１０４、電流制限回路１２０を備える。スイッチングトランジスタＭ１のドレインは、ドレイン端子ＤＲＡＩＮに、そのソースは、検出端子（ＳＯＵＲＣＥ端子）に接続される。ＤＲＩＡＮ端子は、１次巻線Ｗ１と接続され、ＳＯＵＲＣＥ端子には、検出抵抗Ｒ_Ｓが外付けされる。

パルス変調器１０２は、フィードバック電圧Ｖ_ＦＢおよび検出電圧Ｖ_Ｓを受ける。パルス変調器１０２は、フィードバック電圧Ｖ_ＦＢに応じてデューティ比が調節されるパルス信号Ｓ_ＰＷＭを生成する。パルス変調器１０２は、スイッチングトランジスタＭ１に流れるコイル電流Ｉｐに比例した検出電圧Ｖ_Ｓに応じて、スイッチングトランジスタＭ１をオフするタイミングを制御する。こうしたパルス変調器１０２としては、たとえば平均電流モード、ピーク電流モードの変調器が知られている。ドライバ１０４は、パルス信号Ｓ_ＰＷＭに応じてスイッチングトランジスタＭ１をスイッチングする。

電流制限回路１２０は、検出電圧Ｖ_Ｓをしきい値電圧Ｖ_{ＣＵＲ＿ＬＩＭ}と比較することにより過電流状態を検出し、過電流状態においてスイッチングトランジスタＭ１のスイッチングを停止する保護回路である。

特開平９−０９８５７１号公報 特開平２−２１１０５５号公報

たとえばピーク電流モードのパルス変調器１０２は、所定の周期ごとにアサートされるセット信号に応じて、パルス信号Ｓ_ＰＷＭを、スイッチングトランジスタＭ１のオンに対応するレベル（オンレベル）に遷移させる。回路が正常であれば、スイッチングトランジスタＭ１がオンすると、コイル電流Ｉｐが時間とともに一定の傾きで上昇する。そして、検出電圧Ｖ_Ｓをフィードバック電圧Ｖ_ＦＢと比較し、検出電圧Ｖ_Ｓがフィードバック電圧Ｖ_ＦＢまで上昇すると、言い換えれば、コイル電流Ｉｐが、フィードバック電圧Ｖ_ＦＢに応じたピーク電流レベルに達すると、パルス信号Ｓ_ＰＷＭを、スイッチングトランジスタＭ１のオフに対応するレベル（オフレベル）に遷移させる。次にセット信号がアサートされると、パルス信号Ｓ_ＰＷＭは再びオンレベルに遷移する。

図２のＤＣ／ＤＣコンバータ１０ｒでは、検出抵抗Ｒ_Ｓが制御回路１００ｒに外付けされ、埃の付着などを原因として検出抵抗Ｒ_Ｓの両端間がショートすると、コイル電流Ｉｐが検出できなくなる。具体的には、検出電圧Ｖ_Ｓがコイル電流Ｉ_Ｐの大きさにかかわらずに０Ｖとなるため、パルス信号Ｓ_ＰＷＭがオンレベルを維持し続ける。このとき、電流制限回路１２０による回路保護もかからない。その結果、スイッチングトランジスタＭ１は、予め定められた最大デューティ比（たとえば７５％）でスイッチングし続けることになり、スイッチングトランジスタＭ１および１次巻線Ｗ１に大電流が流れる。やがて、図１のヒューズ２が切れることにより回路保護がかかり、あるいはヒューズ２が切れる前に、回路の信頼性に悪影響が及ぶおそれがある。

この問題を解決するために、検出抵抗Ｒ_Ｓを制御回路１００ｒに内蔵することも考えられる。制御回路１００ｒに検出抵抗Ｒ_Ｓを内蔵すれば、埃などによってショートすることが無くなるからである。しかしながら、検出電圧Ｖ_Ｓを制御回路１００ｒに内蔵すると、インバータ１ｒの設計者が、ＤＣ／ＤＣコンバータ１０ｒの電力を変更できなくなるという別の問題が生ずる。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、検出抵抗のショートに対する信頼性を高めたＤＣ／ＤＣコンバータの提供にある。

本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。ＤＣ／ＤＣコンバータは、トランスおよびトランスの１次巻線の電流経路上に設けられたスイッチングトランジスタを有する。制御回路は、１次巻線の電流経路上に設けられ、その一端が接地される外付けの検出抵抗の他端を接続するための検出端子と、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受けるフィードバック端子と、ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにデューティ比が調節されるパルス信号を生成するパルス変調器であって、検出端子に生ずる検出電圧にもとづいて、パルス信号をスイッチングトランジスタのオフに対応するオフレベルに遷移させるパルス変調器と、パルス信号にもとづいてスイッチングトランジスタをスイッチングするドライバと、パルス信号がスイッチングトランジスタのオンに対応するオンレベルに遷移してから判定時間経過後における検出電圧を所定のしきい値電圧と比較し、検出電圧の方が低いときにアサートされるショート検出信号を生成するショート検出回路と、を備える。制御回路は、ショート検出信号がアサートされると、スイッチングトランジスタのスイッチングを停止する。

検出抵抗がショートされず、正常であるとき、トランスの１次巻線に流れるコイル電流は、時間とともに一定の傾きで増大し、したがって検出抵抗の両端間に生ずる検出電圧も、コイル電流に比例して時間とともに増大する。検出電圧Ｖ_Ｓは、スイッチングトランジスタがオンしてからの経過時間をＴ_ＯＮ、ＤＣ／ＤＣコンバータの入力電圧をＶ_ＩＮ、１次巻線のインダクタンスをＬ１、検出抵抗の抵抗値をＲ_Ｓと書くとき、式（１）で与えられる。
Ｖ_Ｓ＝Ｖ_ＩＮ／Ｌ１×Ｔ_ＯＮ×Ｒ_Ｓ …（１）
つまり、検出抵抗が正常であるときに、パルス信号がオンレベルに遷移してから判定時間経過後における検出電圧は、非ゼロのレベルを有するはずである。反対に、検出抵抗がショートした状態ではコイル電流は増大しても、検出電圧は増大せず、したがってパルス信号がオンレベルに遷移してから判定時間経過後における検出電圧は、ゼロ付近を維持し、しきい値電圧より低くなる。
したがって、この態様の制御回路によれば、スイッチングトランジスタがオンしてから判定時間経過後の検出電圧をしきい値電圧と比較することにより、検出抵抗のショートの有無を検出することができ、検出抵抗のショートに対する信頼性を高めることができる。

ショート検出回路は、パルス信号がオンレベルに遷移してから判定時間経過後にアサートされるウィンドウ信号を生成するウィンドウ信号生成部と、その入力端子に検出電圧が入力され、ウィンドウ信号がアサートされる期間、オン状態となるスイッチと、スイッチの出力端子から出力される電圧と、所定のしきい値電圧を比較する第１コンパレータと、を含み、第１コンパレータの比較結果に応じてショート検出信号を生成してもよい。

ウィンドウ信号生成部は、三角波またはのこぎり波の周期信号を、判定時間に応じたしきい値電圧と比較する第２コンパレータと、を含み、第２コンパレータの比較結果に応じてウィンドウ信号を生成してもよい。

パルス変調器は、ピーク電流モードのパルス幅変調器であってもよい。

パルス変調器は、スロープ補償用の周期信号が重畳された検出電圧をフィードバック電圧と比較し、検出電圧が高くなるとアサートされるリセット信号を生成するパルス幅変調コンパレータと、リセット信号と、所定の周期ごとにアサートされるセット信号と、を受け、リセット信号がアサートされると第１レベルに遷移し、セット信号がアサートされると第２レベルに遷移するパルス信号を生成するＲＳフリップフロップと、を含んでもよい。

パルス変調器は、平均電流モードのパルス幅変調器であってもよい。

パルス変調器は、検出電圧とフィードバック電圧の誤差を増幅・平均化した誤差電圧を生成する誤差増幅器と、誤差電圧を所定の周期を有する三角波またはのこぎり波の周期信号と比較し、比較結果に応じたパルス信号を生成するパルス幅変調コンパレータと、を含んでもよい。

パルス変調器は、オフ時間固定モードのパルス変調器であってもよい。

パルス変調器は、スロープ補償用の周期信号が重畳された検出電圧をフィードバック電圧と比較し、検出電圧が高くなるとアサートされるオフ信号を生成するパルス幅変調コンパレータと、オフ信号がアサートされてから所定のオフ時間の間、スイッチングトランジスタのオフに対応するオフレベルとなり、その後、スイッチングトランジスタのオンに対応するオンレベルとなるパルス信号を生成するオフ時間固定回路と、を含んでもよい。

制御回路は、ひとつの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
制御回路を１つのＩＣ（Integrated Circuit）として集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、アノードが２次巻線と接続される第１ダイオードと、一端が接地され、他端が第１ダイオードのカソードと接続された第１出力キャパシタと、第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、フィードバック電圧を受け、スイッチングトランジスタをスイッチングする上述のいずれかの態様の制御回路と、を備えてもよい。

フィードバック回路は、出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、その１次側の発光素子がフィードバック信号によって制御されるフォトカプラと、を含んでもよい。フォトカプラの２次側の受光素子に生ずる信号が、フィードバック電圧として制御回路に供給されてもよい。

トランスは、その１次側に設けられた補助巻線をさらに有してもよい。ＤＣ／ＤＣコンバータは、アノードが補助巻線と接続される第２ダイオードと、一端が接地され、他端が第２ダイオードのカソードと接続された第２出力キャパシタと、をさらに備えてもよい。制御回路の電源端子には、第２出力キャパシタに生ずる直流電圧が供給されてもよい。

本発明のさらに別の態様は、電源装置に関する。電源装置は、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。

本発明の別の態様は、電子機器に関する。電子機器は、負荷と、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。

本発明の別の態様は、電源アダプタに関する。電源アダプタは、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、直流出力電圧を生成する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、検出抵抗のショートに対する信頼性を高めることができる。

インバータの基本構成を示すブロック図である。 本発明者らが検討したＤＣ／ＤＣコンバータの構成を示す回路図である。 実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータの構成を示す回路図である。 パルス変調器の構成例を示す回路図である。 パルス変調器の別の構成例を示す回路図である。 パルス変調器の別の構成例を示す回路図である。 ショート検出回路の構成例を示す回路図である。 図３の制御回路における検出抵抗Ｒ_Ｓがショートしていないときの動作波形図である。 図３の制御回路における検出抵抗Ｒ_Ｓがショートしたときの動作波形図である。 図７のタイマーラッチ回路の動作波形図である。 インバータを備えるＡＣアダプタを示す図である。 図１２（ａ）、（ｂ）は、インバータを備える電子機器を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータ１０の構成を示す回路図である。

ＤＣ／ＤＣコンバータ１０は、制御回路１００、出力回路２００、フィードバック回路２１０を備える。
出力回路２００およびフィードバック回路２１０の構成は図２のそれと同様である。

以下、制御回路１００の構成を説明する。
制御回路１００は、ひとつの半導体基板上に一体集積化された機能ＩＣであり、入出力端子として、検出端子（ＳＯＵＲＣＥ端子）、スイッチング端子（ＤＲＡＩＮ端子）、電源端子（ＶＣＣ端子）、フィードバック端子（ＦＢ端子）を有する。

ＳＯＵＲＣＥ端子には、検出抵抗Ｒ_Ｓの一端が接続される。検出抵抗Ｒ_Ｓの他端は接地される。ＶＣＣ端子には、第２出力キャパシタＣｏ２に生ずる直流電圧Ｖ_ＣＣが供給される。ＦＢ端子には、フィードバック回路２１０により生成される、ＤＣ／ＤＣコンバータ１０の出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが入力される。

本実施の形態では、スイッチングトランジスタＭ１は制御回路１００に集積化される。スイッチングトランジスタＭ１はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのドレインがＤＲＡＩＮ端子と接続され、そのソースがＳＯＵＲＣＥ端子に接続される。スイッチングトランジスタＭ１は制御回路１００に外付けされてもよい。

制御回路１００は、少なくともＳＯＵＲＣＥ端子の検出電圧Ｖ_Ｓおよびフィードバック電圧Ｖ_ＦＢにもとづいて、ＤＣ／ＤＣコンバータ１０のスイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、直流出力電圧Ｖ_ＯＵＴを目標レベルに安定化する。

制御回路１００は、主として、スイッチングトランジスタＭ１、パルス変調器１０２、ドライバ１０４、オシレータ１０６、マスク回路１０８、ショート検出回路１１０を備える。

抵抗Ｒ１１は、ＳＯＵＲＣＥ端子と所定のハイレベル電圧の間に設けられる。検出抵抗Ｒ_Ｓがオープン故障した場合、抵抗Ｒ１１によってＳＯＵＲＣＥ端子がハイレベル電圧にプルアップされる。また抵抗Ｒ１２は、ＦＢ端子とハイレベル電圧の間に設けられる。

パルス変調器１０２は、ＤＣ／ＤＣコンバータ１０の出力電圧Ｖ_ＯＵＴが目標値に近づくようにデューティ比が調節されるパルス信号Ｓ_ＰＷＭを生成する。パルス変調器１０２は、ＳＯＵＲＣＥ端子に生ずる検出電圧Ｖ_Ｓにもとづいて、パルス信号Ｓ_ＰＷＭをスイッチングトランジスタＭ１のオフに対応するレベル（オフレベル）に遷移させる。

検出電圧Ｖ_Ｓには、スイッチングトランジスタＭ１がオンした直後、スパイク状のノイズが重畳される。このノイズによってスイッチングトランジスタＭ１が誤ってオフするのを防止するために、マスク回路１０８が設けられる。マスク回路１０８は、スイッチングトランジスタＭ１がオンした直後、所定のマスク時間の間、検出電圧Ｖ_Ｓの変化を無効化（マスク）する。

ドライバ１０４は、パルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。

オシレータ１０６は、所定の周波数で発振し、制御回路１００の各ブロックが同期すべきクロック信号、および／または、三角波あるいはのこぎり波の周期信号を生成する。

ショート検出回路１１０は、パルス信号Ｓ_ＰＷＭがオンレベルに遷移してから、所定の判定時間τ１経過後における検出電圧Ｖ_Ｓを所定のしきい値電圧Ｖ_ＴＨと比較する。そして検出電圧Ｖ_Ｓの方がしきい値電圧Ｖ_ＴＨよりも低いときにアサート（たとえばハイレベル）されるショート検出信号Ｓ＿ＳＨＲＴを生成する。判定時間τ１は、スイッチングトランジスタＭ１の最大オン時間Ｔ_{ＯＮ＿ＭＡＸ}と同じか、それより短く設定される。最大オン時間Ｔ_{ＯＮ＿ＭＡＸ}は、スイッチングトランジスタＭ１のスイッチング周期Ｔｐに、スイッチングトランジスタＭ１の最大デューティ比（たとえば７５％）を乗じた時間である。判定時間τ１は、たとえばスイッチング周期Ｔｐの５０％の時間としてもよい。

制御回路１００は、ショート検出信号Ｓ＿ＳＨＲＴがアサートされると、スイッチングトランジスタＭ１のスイッチングを停止する。たとえばパルス変調器１０２は、ショート検出信号Ｓ＿ＳＨＲＴがアサートされると、パルス信号Ｓ_ＰＷＭを、スイッチングトランジスタＭ１のオフに対応するオフレベルに固定する。

これらの構成に加えて制御回路１００は、スターター回路１１２、クランプ回路１１４、レギュレータ１１６、ＵＶＬＯ回路１１８、電流制限回路１２０、過電圧保護コンパレータ１２２、フィルタ１２４、過負荷保護コンパレータ１２６、フィルタ１２８、バーストコンパレータ１３０をさらに備える。

スターター回路１１２は、制御回路１００の起動時に、起動電流Ｉｃを生成し、それをＶＣＣ端子を介して第２出力キャパシタＣｏ２に供給する。これによりスイッチングトランジスタＭ１がスイッチングしない状態において、第２出力キャパシタＣｏ２を充電でき、電源電圧Ｖ_ＣＣを起動できる。なおスターター回路１１２に代えて、第２出力キャパシタＣｏ２と入力端子Ｐ１の間にプルアップ用の抵抗を設けてもよい。

ＵＶＬＯ（Under Voltage Lock Out）回路１１８は、ＶＣＣ端子の電圧Ｖ_ＣＣを所定のしきい値Ｖ_ＵＶＬＯと比較する。しきい値Ｖ_ＵＶＬＯは、たとえば１３．５Ｖと８．５Ｖのヒステリシスを有する。Ｖ_ＣＣ＞Ｖ_ＵＶＬＯが検出されると、低電圧ロックアウトが解除され、制御回路１００の動作が開始する。レギュレータ１１６は、低電圧ロックアウトが解除されると、電源電圧Ｖ_ＣＣを降圧し、安定化された内部基準電圧Ｖ_ＲＥＧを生成する。制御回路１００の各ブロックは、内部基準電圧Ｖ_ＲＥＧが供給されると動作可能となる。

クランプ回路１１４は、ドライバ１０４の出力電圧、つまりスイッチングトランジスタＭ１のゲート電圧Ｖ_Ｇのハイレベルを、所定レベル以下にクランプするために設けられる。クランプ回路１１４を設けることにより、ゲート耐圧が低いスイッチングトランジスタＭ１を用いることができる。
また、スイッチングトランジスタＭ１をスイッチングするためには、スイッチングトランジスタＭ１のゲート容量を充放電する必要があるところ、クランプ回路１１４によってゲート電圧Ｖ_Ｇの振幅を制限することにより、充放電電流を低減することができ、制御回路１００の消費電力を低減できる。

電流制限回路１２０は、マスク回路１０８から出力される検出電圧Ｖ_Ｓ’を所定のしきい値Ｖ_ＯＣＰと比較し、Ｖ_Ｓ’＞Ｖ_ＯＣＰのときアサート（ハイレベル）される過電流保護（ＯＣＰ）信号Ｓ＿ＯＣＰを生成する。制御回路１００は、ＯＣＰ信号Ｓ＿ＯＣＰがアサートされると、スイッチングトランジスタＭ１のスイッチングを停止する。

過電圧保護コンパレータ１２２は、電源電圧Ｖ_ＣＣを所定のしきい値Ｖ_ＯＶＰ（たとえば２７．５Ｖ）と比較し、Ｖ_ＣＣ＞Ｖ_ＯＶＰのときアサート（ハイレベル）される過電圧保護（ＯＶＰ）信号Ｓ＿ＯＶＰを生成する。ＯＶＰ信号Ｓ＿ＯＶＰは、ある時定数（たとえば１００μｓ）を有するフィルタ１２４によってフィルタリングされる。ＯＶＰ信号Ｓ＿ＯＶＰがアサートされる状態が１００μｓ以上持続すると、制御回路１００は、スイッチングトランジスタＭ１のスイッチングを停止する。

出力端子Ｐ２に接続される負荷が重い、つまり出力電流が大きい過負荷状態では、出力電圧Ｖ_ＯＵＴが低下し、フィードバック電圧Ｖ_ＦＢが上昇する。過負荷保護コンパレータ１２６は、フィードバック電圧Ｖ_ＦＢをしきい値Ｖ_ＯＬＰと比較し、Ｖ_ＦＢ＞Ｖ_ＯＬＰのときアサート（ハイレベル）される過負荷保護（ＯＬＰ）信号Ｓ＿ＯＬＰを生成する。ＯＬＰ信号Ｓ＿ＯＬＰは、ある時定数（たとえば６４ｍｓ）を有するフィルタ１２８によってフィルタリングされる。ＯＶＰ信号Ｓ＿ＯＬＰがアサートされる状態が６４ｍｓ以上持続すると、制御回路１００は、スイッチングトランジスタＭ１のスイッチングを停止する。その後、所定時間（たとえば５１２ｍｓ）が経過すると、制御回路１００はスイッチングトランジスタＭ１のスイッチングを再開する。

出力端子Ｐ２に接続される負荷が軽い、つまり出力電流が小さい軽負荷状態では、出力電圧Ｖ_ＯＵＴが上昇し、フィードバック電圧Ｖ_ＦＢが低下する。バーストコンパレータ１３０は、フィードバック電圧Ｖ_ＦＢをしきい値Ｖ_{ＢＵＲＳＴ}と比較し、Ｖ_ＦＢ＜Ｖ_{ＢＵＲＳＴ}のときアサート（ハイレベル）される軽負荷検出信号Ｓ＿ＢＵＲＳＴを生成する。軽負荷検出信号Ｓ＿ＢＵＲＳＴがアサートされると、制御回路１００は、スイッチングトランジスタＭ１のスイッチングを停止する。

図４は、パルス変調器１０２の構成例を示す回路図である。図４のパルス変調器１０２は、ピーク電流モードの変調器であり、補償器１４０、加算器１４２、ＰＷＭコンパレータ１４４、ロジック回路１４６、ＲＳフリップフロップ１４８を備える。
補償器１４０は検出電圧Ｖ_Ｓ’をフィルタリングするフィルタである。加算器１４２は、スロープ補償用の周期信号Ｖ_ＲＡＭＰを、検出電圧Ｖ_Ｓ’に重畳する。ＰＷＭ（パルス幅変調）コンパレータ１４４は、フィードバック電圧Ｖ_ＦＢを、周期信号Ｖ_ＲＡＭＰが重畳された検出電圧Ｖ_Ｓ’と比較し、Ｖ_Ｓ’＞Ｖ_ＦＢとなるとアサート（ハイレベル）されるリセット信号Ｓ_ＲＳＴを生成する。

ＲＳフリップフロップ１４８のセット端子には、所定の周期Ｔｐごとにアサート（ハイレベル）されるセット信号Ｓ_ＳＥＴが入力され、その出力信号であるパルス信号Ｓ_ＰＷＭは、セット信号Ｓ_ＳＥＴがアサートされるたびに、オンレベルに遷移する。セット信号Ｓ_ＳＥＴは、図３のオシレータ１０６によって生成されてもよいし、オシレータ１０６と同期したロジック回路１４６が生成してもよい。

ＲＳフリップフロップ１４８のリセット端子には、ＰＷＭコンパレータ１４４から出力されるリセット信号Ｓ_ＲＳＴが入力され、リセット信号Ｓ_ＲＳＴがアサートされるたびに、パルス信号Ｓ_ＰＷＭはオフレベルに遷移する。

最大デューティ設定回路１３８は、パルス信号Ｓ_ＰＷＭがオンレベルに遷移してから、所定の最大オン時間経過後にアサート（ハイレベル）される最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹを生成する。

ロジック回路１４６は、リセット信号Ｓ_ＲＳＴと最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹのうち、先にアサートされた信号にもとづいてＲＳフリップフロップ１４８をリセットする。たとえばリセット信号Ｓ_ＲＳＴと最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹの論理和を生成するＯＲゲートＯＲ１の出力を、ＲＳフリップフロップ１４８のリセット端子に入力してもよい。

ロジック回路１４６には、ショート検出信号Ｓ＿ＳＨＲＴが入力される。たとえばロジック回路１４６は、ショート検出信号Ｓ＿ＳＨＲＴがアサートされると、セット信号Ｓ_ＳＥＴをローレベルに固定し、パルス信号Ｓ_ＰＷＭをローレベルに固定してもよい。

またロジック回路１４６には、上述した信号Ｓ＿ＯＶＰ１、Ｓ＿ＯＣＰ、Ｓ＿ＯＬＰ、Ｓ＿ＢＵＳＲＴが入力される。ロジック回路１４６は、各信号に応じて、適切な保護処理を実行する。

図５は、パルス変調器１０２の別の構成例を示す回路図である。図５のパルス変調器１０２は、平均電流モードのパルス幅変調器であり、平均回路１５０、誤差増幅器１５２、ＰＷＭコンパレータ１５４を備える。
誤差増幅器１５２は、検出電圧Ｖ_Ｓ’とフィードバック電圧Ｖ_ＦＢの誤差を増幅・平均化した誤差電圧Ｖ_ＥＲＲを生成する。平均回路１５０は、位相補償および平均化のために設けられたフィルタである。

ＰＷＭコンパレータ１５４は、誤差電圧Ｖ_ＥＲＲを所定の周期Ｔｐを有する三角波またはのこぎり波の周期信号Ｖ_ＯＳＣと比較し、比較結果に応じたパルス信号Ｓ_ＰＷＭを生成する。パルス変調器１０２はさらに、ショート検出信号Ｓ＿ＳＨＲＴをはじめとする信号を受けるロジック回路１４６を備え、各信号の状態に応じた処理を行う。

図６は、パルス変調器１０２の別の構成例を示す回路図である。図６のパルス変調器１０２は、オフ時間固定モードのパルス変調器であり、補償器１５６、加算器１５８、ＰＷＭコンパレータ１６０、オフ時間固定回路１６２を備える。補償器１５６は、検出電圧Ｖ_Ｓ’をフィルタリングするフィルタである。加算器１５８は、スロープ補償用の周期信号Ｖ_ＲＡＭＰを検出電圧Ｖ_Ｓ’に重畳する。ＰＷＭコンパレータ１６０は、フィードバック電圧Ｖ_ＦＢを、周期信号Ｖ_ＲＡＭＰが重畳された検出電圧Ｖ_Ｓ’と比較し、Ｖ_Ｓ’＞Ｖ_ＦＢとなるとアサート（ハイレベル）されるオフ信号Ｓ_ＯＦＦを生成する。オフ時間固定回路１６２は、オフ信号Ｓ_ＯＦＦがアサートされてから所定のオフ時間Ｔ_ＯＦＦの間、オフレベルとなり、その後、オンレベルとなるパルス信号Ｓ_ＰＷＭを生成する。オフ時間固定回路１６２の構成は特に限定されず、たとえば、ワンショットマルチバイブレータやタイマー回路で構成できる。

図４から図６に示すようにパルス変調器１０２にはさまざまな形式が存在し、本発明はそれらに対して適用可能であるが、以下では、パルス変調器１０２は図４に示すピーク電流モードであるとして説明を続ける。

図７は、ショート検出回路１１０の構成例を示す回路図である。図７には、ショート検出回路１１０に加えて、オシレータ１０６、最大デューティ設定回路１３８が示される。

オシレータ１０６は、キャパシタＣ１１、定電流源ＣＳ１、放電スイッチＳＷ１、コンパレータ１６８を含む。キャパシタＣ１１の一端は接地される。定電流源ＣＳ１は所定の定電流でキャパシタＣ１１を充電する。コンパレータ１６８は、キャパシタＣ１１の電圧Ｖ_Ｃ１１を所定のしきい値電圧Ｖ_ＭＡＸと比較し、Ｖ_Ｃ１１＞Ｖ_ＭＡＸのときアサートされる放電信号Ｓ２１を生成する。放電スイッチＳＷ１は、キャパシタＣ１１と並列に設けられ、放電信号Ｓ２１がアサートされるとオンし、キャパシタＣ１１を放電する。

放電信号Ｓ２１は、周期Ｔｐの周期信号であり、セット信号Ｓ_ＳＥＴとして利用される。またキャパシタＣ１１の電圧Ｖ_Ｃ１１は、周期Ｔｐののこぎり波信号となる。

最大デューティ設定回路１３８は、のこぎり波信号Ｖ_Ｃ１１を所定のしきい値電圧Ｖ_{ＭＡＸＤＵＴＹ}と比較するコンパレータを含む。最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹは、Ｖ_Ｃ１１＞Ｖ_{ＭＡＸＤＵＴＹ}となるとハイレベルとなる。つまり、スイッチングトランジスタＭ１がオンしてから、しきい値電圧Ｖ_{ＭＡＸＤＵＴＹ}に応じた最大オン時間Ｔ_{ＯＮ＿ＭＡＸ}経過後にアサートされる。

のこぎり波信号Ｖ_Ｃ１１は、ショート検出回路１１０に供給される。ショート検出回路１１０は、ウィンドウ信号生成部１７０、スイッチ１７２、第１コンパレータ１７４、抵抗Ｒ１３、タイマーラッチ回路１７６を備える。

ウィンドウ信号生成部１７０は、パルス信号Ｓ_ＰＷＭがオンレベルに遷移してから判定時間τ１経過後にアサートされるウィンドウ信号Ｓ＿ＷＩＮを生成する。ウィンドウ信号生成部１７０は、第２コンパレータ１７８、インバータ１８０、ＡＮＤゲート１８２を含む。インバータ１８０はリセット信号Ｓ_ＲＳＴを反転し、スイッチングトランジスタＭ１がオンする期間アサートされる信号＃Ｓ_ＲＳＴを生成する。ＡＮＤゲート１８２は、第２コンパレータ１７８の出力信号Ｓ＿ＷＩＮ’と、信号＃Ｓ_ＲＳＴとの論理積を生成し、ウィンドウ信号Ｓ＿ＷＩＮとして出力する。

スイッチ１７２はたとえばトランスファゲートであり、その入力端子に検出電圧Ｖ_Ｓ’を受ける。スイッチ１７２の制御端子にはウィンドウ信号Ｓ＿ＷＩＮが入力され、ウィンドウ信号Ｓ＿ＷＩＮがアサートされる期間、オン状態となる。第１コンパレータ１７４は、スイッチ１７２の出力端子から出力される電圧と、所定のしきい値電圧Ｖ_ＴＨを比較する。第１コンパレータ１７４の出力信号Ｓ_ＣＭＰは、検出抵抗Ｒ_Ｓのショート状態においてアサート（ハイレベル）される。

抵抗Ｒ１３は、スイッチ１７２の出力端子の電位Ｖｉをハイレベル電圧にプルアップする。これにより、スイッチ１７２がオフのとき、第１コンパレータ１７４の反転入力端子の電位Ｖｉがハイレベル電圧にプルアップされ、第１コンパレータ１７４の出力信号Ｓ_ＣＭＰがネゲートされる。

タイマーラッチ回路１７６は、所定の期間τ２、第１コンパレータ１７４の出力信号Ｓ_ＣＭＰのアサートが連続して検出されるとき、ショート検出信号Ｓ＿ＳＨＲＴをアサートし、その値をラッチする。期間τ２はたとえば１００μｓに設定される。別の観点から言えば、タイマーラッチ回路１７６は、所定の回数、連続して第１コンパレータ１７４の出力信号Ｓ_ＣＭＰのアサートが検出されるとき、ショート検出信号Ｓ＿ＳＨＲＴをアサートし、その値をラッチする。
スイッチングトランジスタＭ１のスイッチング周期Ｔｐ＝１５μｓ（６５ｋＨｚ）のとき、６〜７周期にわたって連続してショート検出信号Ｓ＿ＳＨＲＴのアサートが検出されると、ショート検出信号Ｓ＿ＳＨＲＴがアサートされる。

タイマーラッチ回路１７６は、第１フリップフロップ１８４、第２フリップフロップ１８６、インバータ１８８、遅延インバータ１９０を含む。
第１フリップフロップ１８４の入力端子（Ｄ）には、ハイレベル電圧が入力され、クロック信号には、第１コンパレータ１７４の出力信号Ｓ_ＣＭＰが入力される。第１フリップフロップ１８４のリセット端子（反転論理）には、インバータ１８８および遅延インバータ１９０を経由したパルス信号Ｓ_ＰＷＭ’が入力される。パルス信号Ｓ_ＰＷＭ’は、パルス信号Ｓ_ＰＷＭを遅延した信号となる。
第２フリップフロップ１８６の入力端子（Ｄ）には、第１フリップフロップ１８４の出力信号Ｑ１が入力され、そのクロック端子には、インバータ１８８により反転されたパルス信号＃Ｓ_ＰＷＭが入力される。タイマー回路１９２は、所定の期間τ２、第２フリップフロップ１８６の出力信号Ｑ２が連続してハイレベルとなると、ショート検出信号Ｓ＿ＳＨＲＴをアサート（ハイレベル）する。

以上が制御回路１００の構成である。続いてその動作を、検出抵抗Ｒ_Ｓのショート異常の有無に分けて説明する。

図８は、図３の制御回路１００における検出抵抗Ｒ_Ｓがショートしていないときの動作波形図である。時刻ｔ０にセット信号Ｓ_ＳＥＴがアサートされると、パルス信号Ｓ_ＰＷＭがオンレベルとなり、スイッチングトランジスタＭ１がオンして、コイル電流Ｉｐが流れ始める。それとともに検出電圧Ｖ_Ｓ’は一定の傾きで上昇する。
時刻ｔ１にリセット信号Ｓ_ＲＳＴがアサートされると、パルス信号Ｓ_ＰＷＭがオフレベルとなりスイッチングトランジスタＭ１がオフし、コイル電流Ｉｐがゼロとなる。時刻ｔ２にセット信号Ｓ_ＳＥＴがアサートされると、スイッチングトランジスタＭ１がオンする。制御回路１００は時刻ｔ０〜ｔ２の動作を繰り返す。

図８の動作状態では、スイッチングトランジスタＭ１がオンしてから判定時間τ１が経過する前に、リセット信号Ｓ_ＲＳＴがアサートされる。したがって、ウィンドウ信号Ｓ＿ＷＩＮはアサートされず、スイッチ１７２はオフを維持する。その結果、第１コンパレータ１７４の反転入力端子の電位Ｖｉはハイレベル電圧を維持し、したがって第１コンパレータ１７４の出力信号Ｓ_ＣＭＰはアサートされない。

図９は、図３の制御回路１００における検出抵抗Ｒ_Ｓがショートしたときの動作波形図である。
時刻ｔ０にセット信号Ｓ_ＳＥＴがアサートされると、パルス信号Ｓ_ＰＷＭがオンレベルとなり、スイッチングトランジスタＭ１がオンして、コイル電流Ｉｐが流れ始める。検出抵抗Ｒ_Ｓがショートしているため、検出電圧Ｖ_Ｓ’は上昇せず、したがってリセット信号Ｓ_ＲＳＴはアサートされず、スイッチングトランジスタＭ１がオンし続ける。
その後、時刻ｔ４に最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹがアサートされると、リセット信号Ｓ_ＲＳＴがアサートされ、スイッチングトランジスタＭ１がオフする。このように検出抵抗Ｒ_Ｓがショートすると、スイッチングトランジスタＭ１は最大デューティ比でスイッチングする。

時刻ｔ０から判定時間τ１経過後に、ウィンドウ信号Ｓ＿ＷＩＮがアサートされると、スイッチ１７２がオンし、第１コンパレータ１７４の反転入力端子の電圧Ｖｉが、検出電圧Ｖ_Ｓ’と等しくなる。このとき、Ｖｉ＜Ｖ_ＴＨ（Ｖ_Ｓ’＜Ｖ_ＴＨ）あるため、第１コンパレータ１７４の出力信号Ｓ_ＣＭＰはアサートされる。

検出抵抗Ｒ_Ｓがショートする間は、第１コンパレータ１７４の出力信号Ｓ_ＣＭＰは周期的にアサートされる。この状態が期間τ２、持続すると、スイッチングトランジスタＭ１のスイッチングが停止され、回路が保護される。

コンセントからプラグが抜かれ、交流電圧Ｖ_ＡＣの供給が停止すると、制御回路１００は初期化され、前回のショート検出信号Ｓ＿ＳＨＲＴも消去される。その後、再び交流電圧Ｖ_ＡＣが供給されると、制御回路１００が起動する。このとき、検出抵抗Ｒ_Ｓのショート異常が解消していれば、制御回路１００は通常動作する。ショート異常が継続していれば、再びショート検出信号Ｓ＿ＳＨＲＴがアサートされ、回路保護が図られる。

図１０は、図７のタイマーラッチ回路１７６の動作波形図である。タイマーラッチ回路１７６によれば、ショート異常がある期間τ２連続して発生したことを検出できる。

このように、実施の形態に係る制御回路１００によれば、検出抵抗のショートに対する信頼性を高めることができる。以上が制御回路１００およびＤＣ／ＤＣコンバータ１０の動作である。続いて、ＤＣ／ＤＣコンバータ１０の用途を説明する。

ＤＣ／ＤＣコンバータ１０は、図１に示すインバータ（電源装置）１に好適に利用できる。そして、インバータ１は、ＡＣアダプタや電子機器の電源ブロックに好適に利用される。

図１１は、インバータ１を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧Ｖ_ＡＣを受ける。インバータ１は、筐体８０４内に実装される。インバータ１により生成された直流出力電圧Ｖ_ＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。

図１２（ａ）、（ｂ）は、インバータ１を備える電子機器９００を示す図である。図１２（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しないコンセントから商用交流電圧Ｖ_ＡＣを受ける。インバータ１は、筐体８０４内に実装される。インバータ１により生成された直流出力電圧Ｖ_ＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

ショート検出回路１１０の構成は、図７のそれには限定されず、その他の構成を用いてもよい。たとえばスイッチ１７２および抵抗Ｒ１３に代えて、サンプルホールド回路を用いてもよい。また、タイマーラッチ回路１７６を省略して、第１コンパレータ１７４の出力信号Ｓ_ＣＭＰをショート検出信号Ｓ＿ＳＨＲＴとして用いてもよい。

実施の形態では、ウィンドウ信号生成部１７０、最大デューティ設定回路１３８などの、時間を測定する回路を、キャパシタの充放電により得られるのこぎり波信号を、しきい値電圧と比較する構成としたが、本発明はそれには限定されない。たとえば、それらの回路を、クロック信号をカウントするタイマー回路で構成してもよい。

実施の形態では、シャントレギュレータ（誤差増幅器）２１２がトランスＴ１の２次側に設けられる場合を説明したが、この誤差増幅器は、１次側に設けてもよく、さらには制御回路１００に内蔵してもよい。

すでに説明したように、パルス変調器１０２は、ピーク電流モードではなく、平均電流モードや、オフ時間固定モードであってもよい。

実施の形態で説明した回路は、各信号のアサートをハイレベル、ネゲートをローレベルに割り当てた正論理（ハイアクティブ）系で構成されるが、それらを負論理系で構成してもよいし、正論理系と負論理系を組み合わせて構成してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

Ｐ１…入力端子、Ｐ２…出力端子、Ｃｏ１…第１出力キャパシタ、Ｃｏ２…第２出力キャパシタ、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｔ１…トランス、Ｗ１…１次巻線、Ｗ２…２次巻線、Ｗ３…補助巻線、Ｍ１…スイッチングトランジスタ、Ｒ_Ｓ…検出抵抗、１…インバータ、２…ヒューズ、Ｃｉ…入力キャパシタ、４…フィルタ、６…ダイオード整流回路、Ｃｓ…平滑キャパシタ、１０…ＤＣ／ＤＣコンバータ、１００…制御回路、２００…出力回路、２１０…フィードバック回路、２１２…シャントレギュレータ、２１４…フォトカプラ、１０２…パルス変調器、１０４…ドライバ、１０６…オシレータ、１０８…マスク回路、１１０…ショート検出回路、１１２…スターター回路、１１４…クランプ回路、１１６…レギュレータ、１１８…ＵＶＬＯ回路、１２０…電流制限回路、１２２…過電圧保護コンパレータ、１２４…フィルタ、１２６…過負荷１０２保護コンパレータ、１２８…フィルタ、１３０…バーストコンパレータ、１３８…最大デューティ設定回路、１４０…補償器、１４２…加算器、１４４…ＰＷＭコンパレータ、１４６…ロジック回路、１４８…ＲＳフリップフロップ、１５０…平均回路、１５２…誤差増幅器、１５４…ＰＷＭコンパレータ、１５６…補償器、１５８…加算器、１６０…ＰＷＭコンパレータ、１６２…オフ時間固定回路、１７０…ウィンドウ信号生成部、１７２…スイッチ、１７４…第１コンパレータ、１７６…タイマーラッチ回路、１７８…第２コンパレータ、１８０…インバータ、１８２…ＡＮＤゲート、１８４…第１フリップフロップ、１８６…第２フリップフロップ、１８８…インバータ、１９０…遅延インバータ、１９２…タイマー回路、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体。

Claims (17)

1. トランスおよび前記トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
   前記１次巻線の電流経路上に設けられ、その一端が接地される外付けの検出抵抗の他端を接続するための検出端子と、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受けるフィードバック端子と、
   前記ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにデューティ比が調節されるパルス信号を生成するパルス変調器であって、前記検出端子に生ずる検出電圧にもとづいて、前記パルス信号を前記スイッチングトランジスタのオフに対応するオフレベルに遷移させるパルス変調器と、
   前記パルス信号にもとづいて前記スイッチングトランジスタをスイッチングするドライバと、
   前記パルス信号が前記スイッチングトランジスタのオンに対応するオンレベルに遷移してから判定時間経過後における前記検出電圧を所定のしきい値電圧と比較し、前記検出電圧の方が低いときにアサートされるショート検出信号を生成するショート検出回路と、
   を備え、
   前記ショート検出信号がアサートされると、前記スイッチングトランジスタのスイッチングを停止し、
   前記ショート検出回路は、
   前記パルス信号がオンレベルに遷移してから判定時間経過後にアサートされるウィンドウ信号を生成するウィンドウ信号生成部と、
   その入力端子に前記検出電圧が入力され、前記ウィンドウ信号がアサートされる期間、オン状態となるスイッチと、
   前記スイッチの出力端子から出力される電圧と、所定のしきい値電圧を比較する第１コンパレータと、
   を含み、前記第１コンパレータの比較結果に応じて前記ショート検出信号を生成することを特徴とする制御回路。
2. 前記ウィンドウ信号生成部は、三角波またはのこぎり波の周期信号を、前記判定時間に応じたしきい値電圧と比較する第２コンパレータを含み、
   前記第２コンパレータの比較結果に応じてウィンドウ信号を生成することを特徴とする請求項１に記載の制御回路。
3. 前記ウィンドウ信号生成部は、前記スイッチングトランジスタがオンする期間アサートされる信号と、前記第２コンパレータの出力信号との論理積を生成するＡＮＤゲートをさらに含み、前記ＡＮＤゲートの出力を、前記ウィンドウ信号として出力することを特徴とする請求項２に記載の制御回路。
4. 前記ショート検出回路は、前記第１コンパレータの出力信号のアサートが、所定時間または所定回数連続して検出されるとき、前記ショート検出信号をアサートするタイマーラッチ回路をさらに含むことを特徴とする請求項１に記載の制御回路。
5. 前記パルス変調器は、ピーク電流モードのパルス幅変調器であることを特徴とする請求項１から４のいずれかに記載の制御回路。
6. 前記パルス変調器は、
   スロープ補償用の周期信号が重畳された前記検出電圧を前記フィードバック電圧と比較し、前記検出電圧が高くなるとアサートされるリセット信号を生成するパルス幅変調コンパレータと、
   前記リセット信号と、所定の周期ごとにアサートされるセット信号と、を受け、前記リセット信号がアサートされると第１レベルに遷移し、前記セット信号がアサートされると第２レベルに遷移する前記パルス信号を生成するＲＳフリップフロップと、
   を含むことを特徴とする請求項４に記載の制御回路。
7. 前記パルス変調器は、平均電流モードのパルス幅変調器であることを特徴とする請求項１から４のいずれかに記載の制御回路。
8. 前記パルス変調器は、
   前記検出電圧と前記フィードバック電圧の誤差を増幅・平均化した誤差電圧を生成する誤差増幅器と、
   前記誤差電圧を所定の周期を有する三角波またはのこぎり波の周期信号と比較し、比較結果に応じた前記パルス信号を生成するパルス幅変調コンパレータと、
   を含むことを特徴とする請求項７に記載の制御回路。
9. 前記パルス変調器は、オフ時間固定モードのパルス変調器であることを特徴とする請求項１から４のいずれかに記載の制御回路。
10. 前記パルス変調器は、
    スロープ補償用の周期信号が重畳された前記検出電圧を前記フィードバック電圧と比較し、前記検出電圧が高くなるとアサートされるオフ信号を生成するパルス幅変調コンパレータと、
    前記オフ信号がアサートされてから所定のオフ時間の間、前記スイッチングトランジスタのオフに対応するオフレベルとなり、その後、前記スイッチングトランジスタのオンに対応するオンレベルとなる前記パルス信号を生成するオフ時間固定回路と、
    を含むことを特徴とする請求項９に記載の制御回路。
11. ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。
12. １次巻線および２次巻線を有するトランスと、
    前記トランスの１次巻線と接続されるスイッチングトランジスタと、
    アノードが前記２次巻線と接続される第１ダイオードと、
    一端が接地され、他端が前記第１ダイオードのカソードと接続された第１出力キャパシタと、
    前記第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、
    前記フィードバック電圧を受け、前記スイッチングトランジスタをスイッチングする請求項１から１１のいずれかに記載の制御回路と、
    を備えることを特徴とするＤＣ／ＤＣコンバータ。
13. 前記フィードバック回路は、
    前記出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、
    その１次側の発光素子が前記フィードバック信号によって制御されるフォトカプラと、
    を含み、前記フォトカプラの２次側の受光素子に生ずる信号が、前記フィードバック電圧として前記制御回路に供給されることを特徴とする請求項１２に記載のＤＣ／ＤＣコンバータ。
14. 前記トランスは、その１次側に設けられた補助巻線をさらに有し、
    前記ＤＣ／ＤＣコンバータは、
    アノードが前記補助巻線と接続される第２ダイオードと、
    一端が接地され、他端が前記第２ダイオードのカソードと接続された第２出力キャパシタと、
    をさらに備え、
    前記制御回路の電源端子には、前記第２出力キャパシタに生ずる直流電圧が供給されることを特徴とする請求項１２または１３に記載のＤＣ／ＤＣコンバータ。
15. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、負荷に供給する請求項１２から１４のいずれかに記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源装置。
16. 負荷と、
    商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、前記負荷に供給する請求項１２から１４のいずれかに記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電子機器。
17. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、直流出力電圧を生成する請求項１２から１４のいずれかに記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源アダプタ。

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