JP5986839B2 - Ｄｃ／ｄｃコンバータおよびその制御回路、それを用いた電源装置、電源アダプタおよび電子機器 - Google Patents

Ｄｃ／ｄｃコンバータおよびその制御回路、それを用いた電源装置、電源アダプタおよび電子機器 Download PDF

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Description

本発明は、ＤＣ／ＤＣコンバータに関する。
テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（インバータ）が内蔵され、あるいはインバータは、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。
図１は、本発明者が検討したインバータを示す回路図である。インバータ１ｒは主としてヒューズ２、入力キャパシタＣｉ、フィルタ４、ダイオード整流回路６、平滑キャパシタＣｓおよびＤＣ／ＤＣコンバータ１０ｒを備える。
商用交流電圧ＶＡＣは、ヒューズ２および入力キャパシタＣｉを介してフィルタ４に入力される。フィルタ４は、商用交流電圧ＶＡＣのノイズを除去する。ダイオード整流回路６は、商用交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。ダイオード整流回路６の出力電圧は、平滑キャパシタＣｓによって平滑化され、直流電圧ＶＨに変換される。
絶縁型のＤＣ／ＤＣコンバータ１０ｒは、入力端子Ｐ１に直流電圧ＶＨを受け、それを降圧して、目標値に安定化された出力電圧ＶＯＵＴを出力端子Ｐ２に接続される負荷（不図示）に供給する。
ＤＣ／ＤＣコンバータ１０ｒは、制御回路１００ｒ、出力回路２００、フィードバック回路２１０を備える。出力回路２００は、トランスＴ１、第１ダイオードＤ１、第１出力キャパシタＣＭ、スイッチングトランジスタＭ１、検出抵抗ＲＳを含む。出力回路２００のトポロジーは一般的なものであるため、説明を省略する。
制御回路１００ｒの出力端子（ＯＵＴ端子）は、抵抗Ｒｇを介してスイッチングトランジスタＭ１のゲートと接続される。制御回路１００ｒがスイッチングトランジスタＭ１をスイッチングすることにより、入力電圧ＶＨが降圧され、出力電圧ＶＯＵＴが生成される。そして制御回路１００ｒは、スイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、出力電圧ＶＯＵＴを目標値に安定化させるとともに、トランスＴ１の１次巻線Ｗ１に流れるコイル電流ＩＬｐを制御する。
検出抵抗ＲＳは、トランスＴ１の１次巻線Ｗ１およびスイッチングトランジスタＭ１と直列に設けられる。検出抵抗ＲＳには、１次巻線Ｗ１およびスイッチングトランジスタＭ１に流れる電流ＩＬｐに比例した電圧降下（検出電圧）Ｖｃｓが発生する。検出電圧Ｖｃｓは、制御回路１００ｒの電流検出端子（ＣＳ端子）に入力される。制御回路１００ｒは、検出電圧Ｖｃｓにもとづいて、１次巻線Ｗ１に流れる電流ＩＬｐを制御する。
フィードバック回路２１０は、出力電圧ＶＯＵＴに応じたフィードバック電圧Ｖｆｂを生成し、制御回路１００ｒのフィードバック端子（ＦＢ端子）に供給する。フィードバック回路２１０は、シャントレギュレータ２１２およびフォトカプラ２１４を含む。シャントレギュレータ２１２は、誤差増幅器であり、出力電圧ＶＯＵＴと所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号Ｓ１１を生成し、フォトカプラ２１４の発光ダイオードに供給する。フォトカプラ２１４のフォトトランジスタ（あるいはフォトトランジスタ）は、発光ダイオードからの光信号Ｓ１２を、フィードバック信号Ｓ１１に応じたフィードバック電圧Ｖｆｂに変換する。
トランスＴ１の１次側には、１次巻線Ｗ１に加えて補助巻線Ｗ３が設けられる。補助巻線Ｗ３、第２ダイオードＤ２、第２出力キャパシタＣｖｃｃは、第２のＤＣ／ＤＣコンバータを形成する。スイッチングトランジスタＭ１のスイッチングに応じて、第２出力キャパシタＣｖｃｃには、直流電圧ＶＣＣが発生する。直流電圧ＶＣＣは、制御回路１００ｒの電源端子ＶＣＣ（ＶＣＣ端子）に供給される。ＶＣＣ端子と入力端子Ｐ１の間には、スタート抵抗Ｒｓｔａｒｔが設けられる。起動時には、スタート抵抗Ｒｓｔａｒｔを介してキャパシタＣｖｓｓが充電され、制御回路１００ｒに電源電圧Ｖｃｃが供給される。
制御回路１００ｒは、いわゆるピーク電流モードのパルス変調器であり、具体的には、エッジブランキング回路１０２、パルス変調器１１０、駆動回路１３０、軽負荷検出回路１４０を備える。
スイッチングトランジスタＭ１がターンオンした直後、検出電圧Ｖｃｓは一時的に跳ね上がる。検出電圧Ｖｃｓの跳ね上がりによってスイッチングトランジスタＭ１がオフするのを防止するために、エッジブランキング回路１０２は、スイッチングトランジスタＭ１のターンオン直後のマスク期間、検出電圧Ｖｃｓをマスクする。
ＦＢ端子には、キャパシタＣｆｂが外付けされ、また抵抗Ｒ１１によってプルアップされる。フィードバック電圧Ｖｆｂは、抵抗Ｒ１２、Ｒ１３により分圧される。
パルス変調器１１０は、フィードバック電圧Ｖｆｂに応じてデューティ比が調節されるパルス信号ＳＰＭを生成する。パルス変調器１１０は、スイッチングトランジスタＭ１に流れるコイル電流ＩＬｐに比例した検出電圧Ｖｃｓに応じて、スイッチングトランジスタＭ１をオフするタイミングを制御する。こうしたパルス変調器１１０としては、たとえば平均電流モード、ピーク電流モード、オフ時間固定モードの変調器が知られている。ドライバ１０４は、パルス信号ＳＰＭに応じてスイッチングトランジスタＭ１をスイッチングする。
図１のパルス変調器１１０は、ピーク電流モードの変調器であり、エラーコンパレータ１１２、オシレータ１１４、ロジック部１１６を含む。エラーコンパレータ１１２は、分圧されたフィードバック電圧Ｖｆｂ’と検出電圧Ｖｃｓ’を比較し、検出電圧Ｖｃｓ’がフィードバック電圧Ｖｆｂ’に達するとアサートされるオフ信号ＳＯＦＦを生成する。
オシレータ１１４は、所定の周期でアサートされるオン信号ＳＯＮを生成する。ロジック部１１６はＳＲフリップフロップであり、そのセット端子には、オン信号ＳＯＮが入力され、そのリセット端子には、オフ信号ＳＯＦＦが入力される。ロジック部１１６の出力（パルス変調信号という）ＳＰＭは、オン信号ＳＯＮがアサートされるたびにスイッチングトランジスタＭ１のオンに対応するオンレベル（ハイレベル）に遷移し、オフ信号ＳＯＦＦがアサートされるたびにスイッチングトランジスタＭ１のオフに対応するオフレベル（ローレベル）に遷移する。
駆動回路１３０は、パルス信号ＳＰＭにもとづいて、スイッチングトランジスタＭ１をスイッチングする。駆動回路１３０は、プリドライバ１３２およびドライバ１３４を含む。
軽負荷検出回路１４０は、ＤＣ／ＤＣコンバータ１０ｒの出力電流が低下する軽負荷状態を検出する。軽負荷検出回路１４０は軽負荷状態においてアサートされる（ローレベル）となる軽負荷検出信号Ｓ１４０を生成する。軽負荷検出回路１４０は、バーストコンパレータ１４２およびインバータ１４４を含む。
軽負荷状態でＤＣ／ＤＣコンバータ１０ｒの出力電流が減少すると、出力電圧ＶＯＵＴが上昇し、フィードバック電圧Ｖｆｂが低下する。そこでバーストコンパレータ１４２は、フィードバック電圧Ｖｆｂ’を所定のしきい値電圧Ｖｔｈと比較し、Ｖｆｂ’＜Ｖｔｈとなると、軽負荷状態と判定する。インバータ１４４は、軽負荷検出信号Ｓ１４０の論理レベルを反転する。
プリドライバ１３２は、軽負荷検出信号Ｓ１４０がアサートされる期間、スイッチングトランジスタＭ１のスイッチングを停止する。
特開平９−０９８５７１号公報 特開平２−２１１０５５号公報
重負荷時において、図１のＤＣ／ＤＣコンバータ１０ｒのスイッチング周波数は、オシレータ１１４が生成するオン信号ＳＯＮの周波数と一致する。一般的には、オン信号ＳＯＮの周波数は、可聴帯域よりも十分高い周波数、たとえば５０〜１００ｋＨｚ程度に設定される。
軽負荷時においては、軽負荷検出信号Ｓ１４０に応じて、スイッチングトランジスタＭ１のスイッチングがバースト動作となる。これにより、スイッチングトランジスタＭ１のスイッチングの回数が減少し、スイッチングトランジスタＭ１のゲート容量の充放電電流を低減し、効率を改善している。
ここで、軽負荷時において軽負荷検出信号Ｓ１４０がアサートされる期間、つまりスイッチングの停止期間は、負荷に供給される電力が小さいほど長くなっていく。したがって軽負荷時のスイッチングトランジスタＭ１の実効的なスイッチング周波数は、停止期間が長くなるほど低下していき、やがて２０ｋＨｚ以下の可聴帯域に入り、音響ノイズが発生する。特に４ｋＨｚ〜２０ｋＨｚの音響ノイズはモスキートノイズとも呼ばれ、非常に耳障りであるため、低減することが望ましい。
加えて停止期間の長さ、すなわち軽負荷時のスイッチング周波数は、負荷電力以外にも、コンデンサＣＭの容量や入力電圧ＶＨにも依存する。コンデンサＣＭや入力電圧ＶＨは制御回路１００ｒが使用されるプラットフォームごとに異なるため、プラットフォームごとにノイズ対策が必要となる。
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、不快な可聴ノイズを低減したＤＣ／ＤＣコンバータの提供にある。
本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。ＤＣ／ＤＣコンバータは、スイッチングトランジスタおよびスイッチングトランジスタの経路上に設けられた検出抵抗を有する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を、検出抵抗に生ずる検出電圧と比較し、比較結果に応じてアサートされるオフ信号を生成するエラーコンパレータと、所定の第１周期ごとにアサートされる第１周期信号を生成する第１オシレータと、オフ信号および第１周期信号に応じてレベルが遷移するパルス変調信号を生成するロジック部と、第１周期より長い所定の第２周期ごとにアサートされる第２周期信号を生成する第２オシレータと、フィードバック電圧が所定の第１しきい値電圧より低くなるとアサートされる軽負荷検出信号を生成する軽負荷検出回路と、パルス変調信号にもとづいてスイッチングトランジスタを駆動する駆動回路であって、軽負荷検出信号がアサートされてから、次に第２周期信号がアサートされるまでの期間、スイッチングトランジスタの駆動を停止する駆動回路と、を備える。
本発明の別の態様もまた、ＤＣ／ＤＣコンバータの制御回路である。ＤＣ／ＤＣコンバータは、トランス、トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタおよび検出抵抗を有する。トランスは、その１次側に設けられた補助巻線を有する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を、検出抵抗に生ずる検出電圧と比較し、比較結果に応じてアサートされるオフ信号を生成するエラーコンパレータと、補助巻線の一端の電圧が所定の第２しきい値電圧より低くなったことを契機としてアサートされるオン信号を生成するオン信号生成部と、オフ信号およびオン信号に応じてレベルが遷移するパルス変調信号を生成するロジック部と、所定の第２周期ごとにアサートされる第２周期信号を生成する第２オシレータと、フィードバック電圧が所定の第１しきい値電圧より低くなるとアサートされる軽負荷検出信号を生成する軽負荷検出回路と、パルス変調信号にもとづいてスイッチングトランジスタを駆動する駆動回路であって、軽負荷検出信号がアサートされてから、次に第２周期信号がアサートされるまでの期間、スイッチングトランジスタの駆動を停止する駆動回路と、を備える。
本発明のさらに別の態様もまた、ＤＣ／ＤＣコンバータの制御回路である。この制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧にもとづいてデューティ比が調節されるパルス変調信号を生成するパルス変調器と、所定の第２周期ごとにアサートされる第２周期信号を生成する第２オシレータと、フィードバック電圧が所定の第１しきい値電圧より低くなるとアサートされる軽負荷検出信号を生成する軽負荷検出回路と、パルス変調信号にもとづいてスイッチングトランジスタを駆動する駆動回路であって、軽負荷検出信号がアサートされてから、次に第２周期信号がアサートされるまでの期間、スイッチングトランジスタの駆動を停止する駆動回路と、を備える。
これらの態様によると、軽負荷状態が持続し、軽負荷検出信号のアサートが長い間持続したとしても、第２周期ごとに１回、スイッチングトランジスタがオンする。したがって、軽負荷状態におけるスイッチング周波数を、第２周期に応じて設定することができ、意図しない不快な音響ノイズが発生するのを抑制できる。
制御回路は、ひとつの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
制御回路を１つのＩＣ（Integrated Circuit）として集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、アノードが２次巻線と接続される第１ダイオードと、一端が接地され、他端が第１ダイオードのカソードと接続された第１出力キャパシタと、第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、フィードバック電圧を受け、スイッチングトランジスタをスイッチングする上述のいずれかの態様の制御回路と、を備えてもよい。
フィードバック回路は、出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、その１次側の発光素子がフィードバック信号によって制御されるフォトカプラと、を含んでもよい。フォトカプラの２次側の受光素子に生ずる信号が、フィードバック電圧として制御回路に供給されてもよい。
トランスは、その１次側に設けられた補助巻線をさらに有してもよい。ＤＣ／ＤＣコンバータは、アノードが補助巻線と接続される第２ダイオードと、一端が接地され、他端が第２ダイオードのカソードと接続された第２出力キャパシタと、をさらに備えてもよい。制御回路の電源端子には、第２出力キャパシタに生ずる直流電圧が供給されてもよい。
本発明のさらに別の態様は、電源装置に関する。電源装置は、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。
本発明の別の態様は、電子機器に関する。電子機器は、負荷と、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。
本発明の別の態様は、電源アダプタに関する。電源アダプタは、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、直流出力電圧を生成する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、不快な音響ノイズを抑制できる。
本発明者が検討したインバータを示す回路図である。 実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータの構成を示す回路図である。 図２のＤＣ／ＤＣコンバータの軽負荷時の動作を示す波形図である。 図４（ａ）、（ｂ）は、それぞれ図１および図２のＤＣ／ＤＣコンバータの、出力電力およびフィードバック電圧と、スイッチング周波数の関係を示す図である。 インバータを備えるＡＣアダプタを示す図である。 図６（ａ）、（ｂ）は、インバータを備える電子機器を示す図である。 第１の変形例に係る制御回路の構成を示す回路図である。 図８（ａ）、（ｂ）は、第２、第３の変形例に係るパルス変調器の構成を示す回路図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図２は、実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータ１０の構成を示す回路図である。
ＤＣ／ＤＣコンバータ１０は、制御回路１００、出力回路２００、フィードバック回路２１０を備える。出力回路２００およびフィードバック回路２１０の構成は図１のそれと同様である。
以下、制御回路１００の構成を説明する。
制御回路１００は、ひとつの半導体基板上に一体集積化された機能ＩＣである。なお、図１と共通する回路要素については説明を省略する。
パルス変調器１１０は、ピーク電流モードの変調器であり、エラーコンパレータ１１２、オシレータ１１４、ロジック部１１６を含む。エラーコンパレータ１１２は、フィードバック電圧Ｖｆｂ’を、検出電圧Ｖｃｓ’と比較し、Ｖｆｂ’＜Ｖｃｓ’となるとアサート（ハイレベル）されるオフ信号ＳＯＦＦを生成する。
オシレータ１１４は、所定の第１周期ごとにアサートされる第１周期信号（オン信号）ＳＯＮを生成する。ロジック部１１６は、オフ信号ＳＯＦＦおよび第１周期信号ＳＯＮに応じてレベルが遷移するパルス変調信号ＳＰＭを生成する。ロジック部１１６は、ＳＲフリップフロップであってもよいし、その他のロジック素子で構成してもよい。
軽負荷検出回路１４０は、図１の軽負荷検出回路１４０と同様に、フィードバック電圧Ｖｆｂ’を所定の第１しきい値電圧Ｖｔｈ１と比較することにより、軽負荷状態を検出する。軽負荷検出回路１４０は、軽負荷状態を検出すると、軽負荷検出信号Ｓ１４０をアサート（ローレベル）する。
図２の制御回路１００は、図１の制御回路１００ｒに加えて、第２オシレータ１５０および論理ゲート１５２を備える。
第２オシレータ１５０は、第１周期より長い所定の第２周期ごとにアサート（ハイレベル）される第２周期信号ＯＳＣ２を生成する。たとえば第１周期信号ＳＯＮの周波数Ｆｓｗ１は２５ｋＨｚ、その第１周期は４０μｓであり、第２周期信号ＯＳＣ２の周波数Ｆｓｗ１は４ｋＨｚ、その第２周期は２５０μｓである。
駆動回路１３０は、パルス変調信号ＳＰＭにもとづいてスイッチングトランジスタＭ１を駆動する。駆動回路１３０は、軽負荷検出信号Ｓ１４０がアサートされてから、次に第２周期信号ＯＳＣ２がアサートされるまでの期間、スイッチングトランジスタＭ１の駆動を停止する。
論理ゲート１５２は、第２周期信号ＯＳＣ２と軽負荷検出信号Ｓ１４０を受ける。論理ゲート１５２は、第２周期信号ＯＳＣ２がアサートされると第１レベル（ハイレベル）に遷移し、軽負荷検出信号Ｓ１４０がアサートされると第２レベル（ローレベル）に遷移するバースト制御信号Ｓ１５２を生成する。駆動回路１３０は、バースト制御信号Ｓ５２が第１レベル（ハイレベル）の期間、スイッチングトランジスタＭ１を駆動し、バースト制御信号Ｓ１５２が第２レベル（ローレベル）の期間、スイッチングトランジスタＭ１の駆動を停止する。
たとえば論理ゲート１５２は、Ｄフリップフロップである。Ｄフリップフロップの入力端子（Ｄ）にはハイレベル電圧（たとえば電源電圧Ｖｃｃ）が入力され、そのクロック端子には第２周期信号ＯＳＣ２が入力され、そのリセット端子（反転論理）には、軽負荷検出信号Ｓ１４０が入力される。駆動回路１３０は、論理ゲート１５２の出力Ｓ１５２がローレベルの期間、スイッチングトランジスタＭ１の駆動を停止し、論理ゲート１５２の出力Ｓ１５２がハイレベルの期間、スイッチングトランジスタＭ１をパルス変調信号ＳＰＭに応じてスイッチングする。
当業者によれば、論理ゲート１５２は、Ｄフリップフロップに代えて、その他の論理ゲート、たとえばＲＳフリップフロップを使用可能であることが理解される。
以上が制御回路１００の構成である。続いてその動作を説明する。図３は、図２のＤＣ／ＤＣコンバータ１０の軽負荷時の動作を示す波形図である。
時刻ｔ１に、オン信号ＳＯＮがアサートされると、パルス変調信号ＳＰＭがオンレベル（ハイレベル）に遷移し、出力信号ＳＯＵＴがハイレベルとなり、スイッチングトランジスタＭ１がオンする。スイッチングトランジスタＭ１がオンすると、１次巻線Ｗ１の電流ＩＬｐが時間とともに上昇し、それに比例して検出電圧Ｖｃｓも上昇する。時刻ｔ２に検出電圧Ｖｃｓ’がフィードバック電圧Ｖｆｂ’に達すると、パルス変調信号ＳＰＭがオフレベルに遷移し、スイッチングトランジスタＭ１がオフする。
スイッチングトランジスタＭ１がオフすると、２次巻線Ｗ２に流れる電流ＩＬｓによって第１出力キャパシタＣＭが充電され、出力電圧ＶＯＵＴが上昇する。出力電圧ＶＯＵＴの上昇に起因して、フィードバック電圧Ｖｆｂ’が低下し、時刻ｔ２に軽負荷検出信号Ｓ１４０がアサートされる。軽負荷検出信号Ｓ１４０がアサートされると、論理ゲート１５２の出力であるバースト制御信号Ｓ１５２がローレベルとなる。バースト制御信号Ｓ１５２がローレベルとなると、スイッチングトランジスタＭ１のスイッチングが停止する。
スイッチングトランジスタＭ１のスイッチングが停止すると、出力電圧ＶＯＵＴが低下しはじめ、フィードバック電圧Ｖｆｂ’が上昇する。時刻ｔ３にフィードバック電圧Ｖｆｂ’がしきい値電圧Ｖｔｈ１より高くなると、軽負荷検出信号Ｓ１４０がネゲート（ローレベル）される。
続く時刻ｔ４に、第１周期信号ＳＯＮがアサートされると、パルス変調信号ＳＰＭがオンレベルとなり、スイッチングトランジスタＭ１が再びオンする。また時刻ｔ４に第２周期信号ＯＳＣ２がアサートされると、バースト制御信号Ｓ１５２がアサートされ、駆動回路１３０によるスイッチングトランジスタＭ１のスイッチングが再開する。
制御回路１００は以上の動作を繰り返す。
制御回路１００の利点は、図１の制御回路１００ｒとの対比によって明確となる。
図４（ａ）、（ｂ）は、それぞれ図１および図２のＤＣ／ＤＣコンバータの、出力電力およびフィードバック電圧と、スイッチング周波数の関係を示す図である。
図１の制御回路１００では、軽負荷検出信号Ｓ１４０のパルス幅と、周波数の両方が、出力電力に応じて変動する。したがって図１の制御回路１００ｒでは、図４（ａ）に示すように、出力電力が小さな軽負荷時において、出力電力の低下にともない、スイッチング周波数が可聴域にわたり変動する。
一方、図２の制御回路１００では、バースト制御信号Ｓ１５２は、第２周期ごとに１回、アサートされる。つまり、バースト制御信号Ｓ１５２の周波数（バースト周波数）は第２周期信号ＯＳＣ２の周波数に固定され、そのパルス幅のみが出力電力に応じて変化する。その結果、図４（ｂ）に示すように、出力電力が低下しても、スイッチング周波数は第２周期信号ＯＳＣ２の周波数Ｆｓｗ２に保たれる。
したがって第２周期信号ＯＳＣ２の周波数Ｆｓｗ２を、ユーザに不快感を与える周波数帯域を避け、それよりも低い周波数、たとえば４ｋＨｚに設定することにより、不快な音響ノイズを低減できる。また、音響ノイズが発生したとしても、その周波数が既知であり、一定であるため、対策が施しやすいという利点もある。
続いて、ＤＣ／ＤＣコンバータ１０の用途を説明する。ＤＣ／ＤＣコンバータ１０を備えるインバータ１は、ＡＣアダプタや電子機器の電源ブロックに好適に利用される。
図５は、インバータ１を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧ＶＡＣを受ける。インバータ１は、筐体８０４内に実装される。インバータ１により生成された直流出力電圧ＶＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。
図６（ａ）、（ｂ）は、インバータ１を備える電子機器９００を示す図である。図６（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しないコンセントから商用交流電圧ＶＡＣを受ける。インバータ１は、筐体８０４内に実装される。インバータ１により生成された直流出力電圧ＶＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１の変形例）
実施の形態では、パルス幅変調方式の制御回路１００について説明したが、本発明はそれに限定されず、パルス周波数変調方式の制御回路にも適用可能である。
図７は、第１の変形例に係る制御回路１００ａの構成を示す回路図である。制御回路１００ａは、ＺＴ端子を備える。補助巻線Ｗ３の一端の電圧Ｖａは、抵抗Ｒｚｔ１、Ｒｚｔ２によって分圧される。ＺＴ端子には、分圧された電圧Ｖｚｔが入力される。
パルス変調器１１０ａは、図２のオシレータ１１４に代えて、オン信号生成部１１８を備える。オン信号生成部１１８は、補助巻線Ｗ３の一端の電圧Ｖａが所定の第２しきい値電圧Ｖｔｈ２より低くなったことを契機としてアサートされるオン信号ＳＯＮを生成する。
スイッチングトランジスタＭ１がオンの期間、トランスＴ１にエネルギーが蓄えられ、スイッチングトランジスタＭ１がオフの期間、トランスＴ１のエネルギーが放出される。スイッチングトランジスタＭ１がオフした直後、２次巻線Ｗ２に電流ＩＬｓが流れる期間、電圧Ｖａはある電圧レベルを維持する。トランスＴ１のエネルギーがゼロとなり、電流ＩＬｓがゼロとなると、電圧Ｖａは疑似共振によって振動する。オン信号生成部１１８は、振動によって電圧Ｖａがゼロ付近まで低下すると、トランスＴ１のエネルギーがゼロになったものと判定し、再度スイッチングトランジスタＭ１をオンするために、オン信号ＳＯＮをアサートする。
オン信号生成部１１８の構成、動作は特に限定されず、公知の技術を用いればよい。たとえばオン信号生成部１１８は、補助巻線Ｗ３の一端の電圧Ｖａが第２しきい値電圧Ｖｔｈ２より低くなったことを、所定回数検出すると、オン信号ＳＯＮをアサートしてもよい。この場合、オン信号生成部１１８は、電圧Ｖｚｔをしきい値電圧と比較するコンパレータと、コンパレータの出力の遷移の回数をカウントするカウンタで構成できる。
別の変形例において、オン信号生成部１１８は、スイッチングトランジスタＭ１がオフしてからあるセットマスク期間が経過後に、補助巻線Ｗ３の一端の電圧Ｖａが第２しきい値電圧Ｖｔｈ２より低くなったことを検出すると、オン信号ＳＯＮをアサートしてもよい。
以上が制御回路１００ａの構成である。この制御回路１００ａによっても、図２の制御回路１００と同様の効果を得ることができる。
（第２の変形例）
実施の形態では、ピーク電流モードのパルス変調器１１０について説明したが、本発明はそれには限定されない。図８（ａ）は、第２の変形例に係るパルス変調器１１０ｂの構成を示す回路図である。図８（ａ）のパルス変調器１１０ｂは、いわゆる平均電流モードの変調器である。誤差増幅器１２０は、フィードバック電圧Ｖｆｂ’と検出電圧Ｖｃｓ’の誤差を増幅・平均化した誤差電圧Ｖｅｒｒを生成する。オシレータ１２２は、所定の第１周波数Ｆｓｗ１を有する三角波またはのこぎり波の周期信号ＯＳＣ１を生成する。ＰＷＭ（パルス幅変調）コンパレータ１２４は、誤差電圧Ｖｅｒｒと周期信号ＯＳＣ１を比較し、比較結果に応じてパルス幅変調されたパルス変調信号ＳＰＭを生成する。平均電流モードにおいても、実施の形態と同様の効果を得ることができる。
（第３の変形例）
図８（ｂ）は、第３の変形例に係るパルス変調器１１０ｃの構成を示す回路図である。図８（ｂ）のパルス変調器１１０ｃは、いわゆるオフ時間固定モードの変調器である。
エラーコンパレータ１１２は、フィードバック電圧Ｖｆｂ’を検出電圧Ｖｃｓ’と比較し、比較結果に応じてアサートされるオフ信号ＳＯＦＦを生成する。オフ時間固定回路１２６は、オフ信号ＳＯＦＦがアサートされると、スイッチングトランジスタＭ１のオフに対応するオフレベル（たとえばハイレベル）に遷移し、その後、所定のオフ時間ＴＯＦＦ経過後に、スイッチングトランジスタＭ１のオンに対応するオンレベル（たとえばローレベル）に遷移するパルス変調信号ＳＰＭを生成する。オフ時間固定モードにおいても、実施の形態と同様の効果を得ることができる。
（第４の変形例）
実施の形態および第１〜第３の変形例では、絶縁型のＤＣ／ＤＣコンバータについて説明したが、本発明は、非絶縁型のＤＣ／ＤＣコンバータにも適用可能である。この場合、出力回路２００のトランスＴ１に代えて、インダクタが設けられる。
（第５の変形例）
実施の形態では、降圧型のＤＣ／ＤＣコンバータについて説明したが、本発明は昇圧型ＤＣ／ＤＣコンバータにも適用可能である。この場合、出力回路２００のトポロジーを変更すればよい。
（第６の変形例）
実施の形態では、シャントレギュレータ（誤差増幅器）２１２がトランスＴ１の２次側に設けられる場合を説明したが、この誤差増幅器は、１次側に設けてもよく、さらには制御回路１００に内蔵してもよい。
実施の形態で説明した回路は、各信号のアサートをハイレベル、ネゲートをローレベルに割り当てた正論理（ハイアクティブ）系で構成されるが、それらを負論理系で構成してもよいし、正論理系と負論理系を組み合わせて構成してもよい。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
Ｐ１…入力端子、Ｐ２…出力端子、ＣＭ…第１出力キャパシタ、Ｃｖｃｃ…第２出力キャパシタ、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｔ１…トランス、Ｗ１…１次巻線、Ｗ２…２次巻線、Ｗ３…補助巻線、Ｍ１…スイッチングトランジスタ、ＲＳ…検出抵抗、１…インバータ、２…ヒューズ、Ｃｉ…入力キャパシタ、４…フィルタ、６…ダイオード整流回路、Ｃｓ…平滑キャパシタ、１０…ＤＣ／ＤＣコンバータ、１００…制御回路、２００…出力回路、２１０…フィードバック回路、２１２…シャントレギュレータ、２１４…フォトカプラ、１０２…エッジブランキング回路、１１０…パルス変調器、１１２…エラーコンパレータ、１１４…オシレータ、１１６…ロジック部、１１８…オン信号生成部、１２０…誤差増幅器、１２２…オシレータ、１２４…ＰＷＭコンパレータ、１２６…オフ時間固定回路、１３０…駆動回路、１３２…プリドライバ、１３４…ドライバ、１４０…軽負荷検出回路、１４２…バーストコンパレータ、１４４…インバータ、１５０…第２オシレータ、１５２…論理ゲート、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体。

Claims (21)

  1. トランスおよび前記トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタおよび検出抵抗を有するＤＣ／ＤＣコンバータの制御回路であって、前記トランスは、その１次側に設けられた補助巻線を有し、
    前記制御回路は、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を、前記検出抵抗に生ずる検出電圧と比較し、比較結果に応じてアサートされるオフ信号を生成するエラーコンパレータと、
    前記補助巻線の一端の電圧が所定の第２しきい値電圧より低くなったことを契機としてアサートされるオン信号を生成するオン信号生成部と、
    前記オフ信号および前記オン信号に応じてレベルが遷移するパルス変調信号を生成するロジック部と、
    所定の第２周期ごとにアサートされる第２周期信号を生成する第２オシレータと、
    前記フィードバック電圧が所定の第１しきい値電圧より低くなるとアサートされる軽負荷検出信号を生成する軽負荷検出回路と、
    前記パルス変調信号にもとづいて前記スイッチングトランジスタを駆動する駆動回路であって、前記軽負荷検出信号がアサートされてから、次に前記第２周期信号がアサートされるまでの期間、前記スイッチングトランジスタの駆動を停止する駆動回路と、
    を備えることを特徴とする制御回路。
  2. 前記第２周期信号と前記軽負荷検出信号を受け、前記第２周期信号がアサートされると第１レベルに遷移し、前記軽負荷検出信号がアサートされると第２レベルに遷移するバースト制御信号を生成する論理ゲートをさらに備え、
    前記駆動回路は、前記バースト制御信号が前記第１レベルの期間、前記スイッチングトランジスタを駆動し、前記バースト制御信号が前記第２レベルの期間、前記スイッチングトランジスタの駆動を停止することを特徴とする請求項１に記載の制御回路。
  3. 前記論理ゲートは、その入力端子にハイレベル電圧が入力され、そのクロック端子に前記第２周期信号が入力され、そのリセット端子に前記軽負荷検出信号が入力されたＤフリップフロップを含むことを特徴とする請求項２に記載の制御回路。
  4. 前記オン信号生成部は、前記補助巻線の一端の電圧が前記第２しきい値電圧より低くなったことを、所定回数検出すると、前記オン信号をアサートすることを特徴とする請求項１に記載の制御回路。
  5. 前記オン信号生成部は、前記スイッチングトランジスタがオフしてからセットマスク期間が経過後に、前記補助巻線の一端の電圧が前記第２しきい値電圧より低くなったことを検出すると、前記オン信号をアサートすることを特徴とする請求項１に記載の制御回路。
  6. スイッチングトランジスタおよび前記スイッチングトランジスタの経路上に設けられた検出抵抗を有するＤＣ／ＤＣコンバータの制御回路であって、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧にもとづいてデューティ比が調節されるパルス変調信号を生成するパルス変調器と、
    所定の第２周期ごとにアサートされる第２周期信号を生成する第２オシレータと、
    前記フィードバック電圧が所定の第１しきい値電圧より低くなるとアサートされる軽負荷検出信号を生成する軽負荷検出回路と、
    前記パルス変調信号にもとづいて前記スイッチングトランジスタを駆動する駆動回路であって、前記軽負荷検出信号がアサートされてから、次に前記第２周期信号がアサートされるまでの期間、前記スイッチングトランジスタの駆動を停止する駆動回路と、
    を備え、
    前記ＤＣ／ＤＣコンバータはトランスを有する絶縁型であり、前記トランスは、その１次側に設けられた補助巻線を有し、
    前記パルス変調器は、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を、前記検出抵抗に生ずる検出電圧と比較し、比較結果に応じてアサートされるオフ信号を生成するエラーコンパレータと、
    前記補助巻線の一端の電圧が所定の第２しきい値電圧より低くなったことを契機としてアサートされるオン信号を生成するオン信号生成部と、
    前記オフ信号および前記オン信号に応じてレベルが遷移するパルス変調信号を生成するロジック部と、
    を含むことを特徴とする制御回路。
  7. 前記パルス変調器は、ピーク電流モードのパルス変調器を含むことを特徴とする請求項６に記載の制御回路。
  8. 前記パルス変調器は、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を、前記検出抵抗に生ずる検出電圧と比較し、比較結果に応じてアサートされるオフ信号を生成するエラーコンパレータと、
    所定の第１周期ごとにアサートされる第１周期信号を生成する第１オシレータと、
    前記オフ信号および前記第１周期信号に応じてレベルが遷移するパルス変調信号を生成するロジック部と、
    を含むことを特徴とする請求項６に記載の制御回路。
  9. 前記オン信号生成部は、前記補助巻線の一端の電圧が前記第２しきい値電圧より低くなったことを、所定回数検出すると、前記オン信号をアサートすることを特徴とする請求項６に記載の制御回路。
  10. 前記オン信号生成部は、前記スイッチングトランジスタがオフしてからセットマスク期間の経過後に、前記補助巻線の一端の電圧が前記第２しきい値電圧より低くなったことを検出すると、前記オン信号をアサートすることを特徴とする請求項６に記載の制御回路。
  11. 前記パルス変調器は、平均電流モードのパルス変調器を含むことを特徴とする請求項６に記載の制御回路。
  12. 前記パルス変調器は、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧と前記検出抵抗に生ずる検出電圧の誤差を増幅・平均化した誤差電圧を生成する誤差増幅器と、
    前記誤差電圧を所定の周期を有する三角波またはのこぎり波の周期信号と比較し、比較結果に応じて前記パルス変調信号を生成するパルス幅変調コンパレータと、
    を含むことを特徴とする請求項６に記載の制御回路。
  13. 前記パルス変調器は、オフ時間固定モードのパルス変調器を含むことを特徴とする請求項６に記載の制御回路。
  14. 前記パルス変調器は、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を、前記検出抵抗に生ずる検出電圧と比較し、比較結果に応じてアサートされるオフ信号を生成するエラーコンパレータと、
    前記オフ信号がアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移し、その後、所定のオフ時間経過後に、前記スイッチングトランジスタのオンに対応するオンレベルに遷移するパルス変調信号を生成するオフ時間固定回路と、
    を含むことを特徴とする請求項６に記載の制御回路。
  15. ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から１４のいずれかに記載の制御回路。
  16. １次巻線および２次巻線を有するトランスと、
    前記トランスの１次巻線と接続されるスイッチングトランジスタと、
    アノードが前記２次巻線と接続される第１ダイオードと、
    一端が接地され、他端が前記第１ダイオードのカソードと接続された第１出力キャパシタと、
    前記第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、
    前記フィードバック電圧を受け、前記スイッチングトランジスタをスイッチングする請求項１から１５のいずれかに記載の制御回路と、
    を備えることを特徴とするＤＣ／ＤＣコンバータ。
  17. 前記フィードバック回路は、
    前記出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、
    その１次側の発光素子が前記フィードバック信号によって制御されるフォトカプラと、
    を含み、前記フォトカプラの２次側の受光素子に生ずる信号が、前記フィードバック電圧として前記制御回路に供給されることを特徴とする請求項１６に記載のＤＣ／ＤＣコンバータ。
  18. 前記トランスは、その１次側に設けられた補助巻線をさらに有し、
    前記ＤＣ／ＤＣコンバータは、
    アノードが前記補助巻線と接続される第２ダイオードと、
    一端が接地され、他端が前記第２ダイオードのカソードと接続された第２出力キャパシタと、
    をさらに備え、
    前記制御回路の電源端子には、前記第２出力キャパシタに生ずる直流電圧が供給されることを特徴とする請求項１６または１７に記載のＤＣ／ＤＣコンバータ。
  19. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、負荷に供給する請求項１６から１８のいずれかに記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源装置。
  20. 負荷と、
    商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、前記負荷に供給する請求項１６から１８のいずれかに記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電子機器。
  21. 商用交流電圧をフィルタリングするフィルタと、
    前記フィルタの出力電圧を全波整流するダイオード整流回路と、
    前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
    前記直流入力電圧を降圧し、直流出力電圧を生成する請求項１６から１８のいずれかに記載のＤＣ／ＤＣコンバータと、
    を備えることを特徴とする電源アダプタ。
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