JP2013062935A - 短絡保護回路およびｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】スイッチ端子の短絡状態をより速く検出することが可能な短絡保護回路を提供する。
【解決手段】ＤＣ−ＤＣコンバータ１００は、第１導電型の第１ＭＯＳトランジスタＭ１と、第２導電型の第２ＭＯＳトランジスタＭ２と、第１ドライバ回路３と、第２ドライバ回路６と、コントローラ７と、短絡保護回路１０１と、スイッチ端子ＳＷとを備える。短絡保護回路１０１は、電源電位ＶＤＤとの短絡を検出する第１論理回路１と、第１検出回路２と、第１抵抗Ｒ１と、第１導電型の第３ＭＯＳトランジスタＭ３と、第１導電型の第４ＭＯＳトランジスタＭ４と、を有すると共に、接地電位ＶＳＳとの短絡を検出する第２抵抗Ｒ２と、第２導電型の第５ＭＯＳトランジスタＭ５と、第２導電型の第６ＭＯＳトランジスタＭ６と、第２論理回路４と、第２検出回路５とを有し、検出結果に基づいた第１、第２検出信号Ｓｄ１、Ｓｄ２をコントローラ７に出力する。
【選択図】図１

Description

実施形態は、短絡保護回路およびＤＣ−ＤＣコンバータに関する。

近年、プロセス微細化により、降圧型ＤＣ−ＤＣコンバータ等の出力素子はオン抵抗が低減してきており、スイッチ端子の短絡時に流れる短絡電流も増大してきている。

したがって、ＤＣ−ＤＣコンバータにおいて、スイッチ端子の短絡時に出力素子を保護する為には、より速くスイッチ端子の短絡を検出し、出力素子をオフさせる必要がある。

特開２０１０−２２６８１９

スイッチ端子の短絡状態をより速く検出することが可能な短絡保護回路を提供する。

実施形態に従った短絡保護回路は、一端に第１の電位が与えられ、他端が、スイッチ端子に接続され、ゲートに第１のゲート電圧信号が入力される第１導電型の第１のＭＯＳトランジスタと、一端が、前記スイッチ端子に接続され、他端には第２の電位が与えられ、ゲートに第２のゲート電圧信号が入力される第２導電型の第２のＭＯＳトランジスタと、前記第１のゲート電圧信号および前記第２のゲート電圧信号を制御することにより、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを相補的にオン、オフするコントローラと、を備えたＤＣ−ＤＣコンバータに適用可能である。短絡保護回路は、前記スイッチ端子と前記第１の電位または前記第２の電位との短絡を検出し、検出信号を前記コントローラに出力する。短絡保護回路は、一端に前記第１の電位が与えられた第１の抵抗を有する。短絡保護回路は、一端が前記第１の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第１のゲート電圧信号が入力され、前記第１のＭＯＳトランジスタと同期してオン又はオフに制御される第１導電型の第３のＭＯＳトランジスタを有する。短絡保護回路は、前記第１の電位線と前記第３のＭＯＳトランジスタの一端との間で、前記第１の抵抗と並列に接続され、第１の論理信号により制御される第１導電型の第４のＭＯＳトランジスタを有する。短絡保護回路は、前記第１のゲート電圧信号が前記第１のＭＯＳトランジスタをオンする値であり且つ前記スイッチ端子の端子電圧が予め設定した第１の閾値と前記第２の電位との間にある場合には、前記第４のＭＯＳトランジスタをオフするように前記第１の論理信号を出力する第１の論理回路を有する。短絡保護回路は、前記第１の抵抗の他端と前記第３のＭＯＳトランジスタの一端との間の第１の検出電圧と、予め設定された第１の基準電圧とを比較し、前記第１の検出電圧が前記第１の基準電圧よりも前記第２の電位に近い場合には、前記スイッチ端子と前記第２の電位とが短絡したことを示す第１の検出信号を出力する第１の検出回路と、有する。

図１は、第１の実施形態に係るＤＣ−ＤＣコンバータ１００の回路構成の一例を示す回路図である。 図２は、図１に示す第１の検出回路２の具体的な回路構成の一例を示す図である。 図３は、図１に示す第２の検出回路５の具体的な回路構成の一例を示す図である。 図４は、正常な状態（地絡が発生しない状態）において、第１のＭＯＳトランジスタがオン、オフする場合のＤＣ−ＤＣコンバータ１００の動作波形の一例を示す図である。 図５は、第１のＭＯＳトランジスタがオン、オフするときに地絡が発生した場合のＤＣ−ＤＣコンバータ１００の動作波形の一例を示す図である。 図６は、地絡が発生した状態において、第１のＭＯＳトランジスタがオン、オフする場合のＤＣ−ＤＣコンバータ１００の動作波形の一例を示す図である。 図７は、変形例１に係る短絡保護回路の地絡を検出するための構成に注目した回路構成の一例を示す図である。 図８は、変形例２に係る短絡保護回路の地絡を検出するための構成に注目した回路構成の一例を示す図である。

以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、第１の電位線が電源電位に接続され、第２の電源線が接地電位に接続され、第１導電型のＭＯＳトランジスタがｐＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｎＭＯＳトランジスタである場合について説明する。しかし、回路の極性が逆になる場合、すなわち、第１の電位線が接地電位に接続され、第２の電源線が電源電位に接続され、第１導電型のＭＯＳトランジスタがｎＭＯＳトランジスタであり、第２導電型のＭＯＳトランジスタがｐＭＯＳトランジスタである場合も同様に説明される。

（第１の実施形態）
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータ１００の回路構成の一例を示す回路図である。

図１に示すように、ＤＣ−ＤＣコンバータ１００は、出力素子である第１導電型の第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、出力素子である第２導電型の第２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、第１のドライバ回路３と、第２のドライバ回路６と、コントローラ７と、短絡保護回路１０１と、スイッチ端子ＳＷと、を備える。

第１のＭＯＳトランジスタＭ１は、一端（ソース）が、電源電位ＶＤＤ（第１の電位）に接続された第１の電位線１１に接続され、他端（ドレイン）が、スイッチ端子ＳＷに接続され、ゲートに第１のゲート電圧信号Ｍｐ１Ｇが入力されるようになっている。すなわち、第１のＭＯＳトランジスタＭ１の一端（ソース）には、電源電位ＶＤＤが与えられる。なお、第１のＭＯＳトランジスタＭ１の一端（ソース）に、図示しない回路または素子を介して電源電位ＶＤＤが与えられていてもよい（以下、他の構成要素についても同様である）。

第２のＭＯＳトランジスタＭ２は、一端（ドレイン）が、スイッチ端子ＳＷに接続され、他端（ソース）が、接地電位ＶＳＳに接続された第２の電位線１２に接続され、ゲートに第２のゲート電圧信号Ｍｎ１Ｇが入力されるようになっている。すなわち、第２のＭＯＳトランジスタＭ２の他端（ソース）には、接地電位ＶＳＳが与えられる。なお、第２のＭＯＳトランジスタＭ２の他端（ソース）に、図示しない回路または素子を介して接地電位ＶＳＳが与えられていてもよい（以下、他の構成要素についても同様である）。

コントローラ７は、スイッチ制御信号Ｓｉｎに応じて、第１の制御信号Ｓ１および第２の制御信号Ｓ２、すなわち第１のゲート電圧信号Ｍｐ１Ｇおよび第２のゲート電圧信号Ｍｎ１Ｇを制御する。これにより、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２とを相補的にオン、オフする。すなわち、第１のＭＯＳトランジスタＭ１がオンする場合は、第２のＭＯＳトランジスタＭ２がオフし、一方、第１のＭＯＳトランジスタがオフする場合は、第２のＭＯＳトランジスタＭ２がオンする。

このコントローラ７による第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２の制御により、ＤＣ−ＤＣコンバータ１００は、所定の電圧をスイッチ端子ＳＷから出力する。

また、コントローラ７は、第１、第２の検出信号Ｓｄ１、Ｓｄ２に応じて、第１、第２のゲート電圧信号Ｍｐ１Ｇ、Ｍｎ１Ｇを制御することにより、第１、第２のＭＯＳトランジスタＭ１、Ｍ２をオフするようになっている。

第１のドライバ回路３は、コントローラ７が出力する第１の制御信号Ｓ１を増幅して第１のゲート電圧信号Ｍｐ１Ｇを出力するようになっている。

第２のドライバ回路６は、コントローラ７が出力する第２の制御信号Ｓ２を増幅して第２のゲート電圧信号Ｍｎ１Ｇを出力するようになっている。

短絡保護回路１０１は、スイッチ端子ＳＷと、電源電位ＶＤＤまたは接地電位ＶＳＳとの短絡（すなわち、天絡または地絡）を検出し、この検出結果に基づいた第１、第２の検出信号Ｓｄ１、Ｓｄ２をコントローラ７に出力するようになっている。

この短絡保護回路１０１は、図１に示すように、第１の論理回路１と、第１の検出回路２と、第１の抵抗Ｒ１と、第１導電型の第３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ３と、第１導電型の第４のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ４と、 を有する。

第１の抵抗Ｒ１は、一端が第１の電位線１１に接続されている。すなわち、第１の抵抗Ｒ１の一端には、電源電位ＶＤＤが与えられる。

第３のＭＯＳトランジスタＭ３は、一端（ソース）が第１の抵抗Ｒ１の他端に接続され、他端（ドレイン）がスイッチ端子ＳＷに接続されている。この第３のＭＯＳトランジスタＭ３は、ゲートに第１のゲート電圧信号Ｍｐ１Ｇが入力され、第１のＭＯＳトランジスタＭ１と同期してオン又はオフに制御されるようになっている。すなわち、第１のＭＯＳトランジスタＭ１がオンするのに同期して第３のＭＯＳトランジスタＭ３がオンし、一方、第１のＭＯＳトランジスタＭ１がオフするのに同期して第３のＭＯＳトランジスタＭ３がオフする。

第４のＭＯＳトランジスタＭ４は、第１の電位線１１と第３のＭＯＳトランジスタＭ３の一端（ソース）との間で、第１の抵抗Ｒ１と並列に接続されている。この第４のＭＯＳトランジスタＭ４は、第１の論理信号Ｑ１により制御されるようになっている。

第１の論理回路１は、第１のゲート電圧信号Ｍｐ１Ｇが第１のＭＯＳトランジスタＭ１をオンする値であり且つスイッチ端子ＳＷの端子電圧ＶＳＷが予め設定した第１の閾値Ｖｔｈ１と接地電圧ＶＳＳとの間にある場合には、第４のＭＯＳトランジスタＭ４をオフするように第１の論理信号Ｑ１を出力するようになっている。

一方、第１の論理回路１は、第１のゲート電圧信号Ｍｐ１Ｇが第１のＭＯＳトランジスタＭ１をオフする値である場合、または、端子電圧ＶＳＷが第１の閾値Ｖｔｈ１と第１の電位との間にある場合には、第４のＭＯＳトランジスタＭ４をオフするように第１の論理信号Ｑ１を出力するようになっている。

この第１の論理回路１は、例えば、図１に示すように、入力がスイッチ端子ＳＷおよび第１のＭＯＳトランジスタＭ１のゲートに接続され、出力が第４のＭＯＳトランジスタＭ４のゲートに接続され、第１の論理信号Ｑ１を出力するＮＯＲ回路１ａを含む。

また、第１の検出回路２は、第１の抵抗Ｒ１の他端と第３のＭＯＳトランジスタＭ３の一端との間の第１の検出電圧Ｖｄ１と、予め設定された第１の基準電圧ＶＲＥＦ１とを比較するようになっている。

この第１の検出回路２は、第１の検出電圧Ｖｄ１と第１の基準電圧ＶＲＥＦ１とを比較し、第１の検出電圧Ｖｄ１が第１の基準電圧ＶＲＥＦ１よりも接地電位ＶＳＳに近い場合には、スイッチ端子ＳＷと接地電位ＶＳＳとが短絡したことを示す第１の検出信号Ｓｄ１を出力する（例えば、第１の検出信号Ｓｄ１を“Ｈｉｇｈ”レベルにする）。

そして、コントローラ７は、この第１の検出信号Ｓｄ１（“Ｈｉｇｈ”レベル）に応じて、第１のゲート電圧信号Ｍｐ１Ｇを制御することにより、第１のＭＯＳトランジスタＭ１をオフする。

これにより、第１のＭＯＳトランジスタＭ１を流れる電流が制限され、スイッチ端子ＳＷの地絡による第１のＭＯＳトランジスタＭ１の破壊を抑制することができる。

一方、第１の検出回路２は、第１の検出電圧Ｖｄ１と第１の基準電圧ＶＲＥＦ１とを比較し、第１の基準電圧ＶＲＥＦ１が第１の検出電圧Ｖｄ１よりも接地電位ＶＳＳに近い場合には、第１の検出信号Ｓｄ１を出力しない（例えば、第１の検出信号Ｓｄ１を“Ｌｏｗ”レベルにする）。

この第１の検出回路２は、例えば、図１に示すように、第１の基準電圧ＶＲＥＦ１を出力する第１の電圧源２ａと、第１の基準電圧ＶＲＥＦと第１の検出電圧Ｖｄ１とを比較し、この比較結果に応じて第１の検出信号Ｓｄ１を出力する第１のコンパレータＣｏｍｐ１と、を有する。

また、図１に示すように、短絡保護回路１０１は、第２の抵抗Ｒ２と、第２導電型の第５のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ５と、第２導電型の第６のＭＯＳトランジスタＭ６と、第２の論理回路４と、第２の検出回路５と、を有する。

第２の抵抗Ｒ２は、一端が第２の電位線１２に接続されている。すなわち、第２の抵抗Ｒ２の一端には、接地電位ＶＳＳが与えられる。

第５のＭＯＳトランジスタＭ５は、一端（ソース）が第２の抵抗Ｒ２の他端に接続され、他端（ドレイン）がスイッチ端子ＳＷに接続されている。この第５のＭＯＳトランジスタＭ５は、ゲートに第２のゲート電圧信号Ｍｎ１Ｇが入力され、第２のＭＯＳトランジスタＭ２と同期してオン又はオフに制御されるようになっている。すなわち、第２のＭＯＳトランジスタＭ２がオンするのに同期して第５のＭＯＳトランジスタＭ５がオンし、一方、第２のＭＯＳトランジスタＭ２がオフするのに同期して第５のＭＯＳトランジスタＭ５がオフする。

第６のＭＯＳトランジスタＭ６は、第２の電位線１２と第５のＭＯＳトランジスタＭ５の一端（ソース）との間で、第２の抵抗Ｒ２と並列に接続されている。この第６のＭＯＳトランジスタは、第２の論理信号Ｑ２により制御されるようになっている。

第２の論理回路４は、第２のゲート電圧信号Ｍｎ１Ｇが第２のＭＯＳトランジスタＭ２をオンする値であり且つ端子電圧ＶＳＷが予め設定した第２の閾値Ｖｔｈ２と電源電位ＶＤＤとの間にある場合には、第６のＭＯＳトランジスタＭ６をオフするように第２の論理信号Ｑ２を出力するようになっている。

一方、第２の論理回路４は、第２のゲート電圧信号Ｍｎ１Ｇが第６のＭＯＳトランジスタＭ６をオフする値である場合、または、端子電圧ＶＳＷが第２の閾値Ｖｔｈ２と接地電位ＶＳＳとの間にある場合には、第６のＭＯＳトランジスタＭ６をオフするように第２の論理信号Ｑ２を出力するようになっている。

この第２の論理回路４は、例えば、入力がスイッチ端子ＳＷおよび第２のＭＯＳトランジスタＭ２のゲートに接続され、出力が第６のＭＯＳトランジスタＭ６のゲートに接続され、第２の論理信号Ｑ２を出力するＮＡＮＤ回路４ａを含む。

また、第２の検出回路５は、第２の抵抗Ｒ２の他端と第５のＭＯＳトランジスタＭ５の一端（ソース）との間の第２の検出電圧Ｖｄ２と、予め設定された第２の基準電圧ＶＲＥＦ２とを比較するようになっている。

例えば、第２の検出回路５は、第２の検出電圧Ｖｄ２と、第２の基準電圧ＶＲＥＦ２とを比較し、第２の検出電圧Ｖｄ２が第２の基準電圧ＶＲＥＦ２よりも電源電位ＶＤＤに近い場合には、スイッチ端子ＳＷと電源電位ＶＤＤとが短絡したことを示す第２の検出信号Ｓｄ２を出力する（例えば、第２の検出信号Ｓｄ２を“Ｈｉｇｈ”レベルにする）。

そして、コントローラ７は、この第２の検出信号Ｓｄ２（“Ｈｉｇｈ”レベル）に応じて、第２のゲート電圧信号Ｍｎ１Ｇを制御することにより、第２のＭＯＳトランジスタＭ２をオフする。

これにより、第２のＭＯＳトランジスタＭ２を流れる電流が制限され、スイッチ端子ＳＷの天絡による第２のＭＯＳトランジスタＭ２の破壊を抑制することができる。

一方、第２の検出回路５は、第２の検出電圧Ｖｄ２と、第２の基準電圧ＶＲＥＦ２とを比較し、第２の基準電圧ＶＲＥＦ２が第２の検出電圧Ｖｄ２よりも電源電位ＶＤＤに近い場合には、第２の検出信号Ｓｄ２を出力しない（例えば、第２の検出信号Ｓｄ２を“Ｌｏｗ”レベルにする）。

ここで、図２は、図１に示す第１の検出回路２の具体的な回路構成の一例を示す図である。

第１の検出回路２は、第３の抵抗Ｒ３と、第１導電型の第７のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ７と、第２導電型の第８のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ８と、第１導電型の第９のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ９と、第２導電型の第１０のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１０と、第１の定電流源ＩＢｉａｓ１と、第２導電型の第１１のＭＯＳトランジスタＭ１１と、第１のインバータＩＮＶ１と、を有する。

第３の抵抗Ｒ３は、一端が第１の電位線１１に接続されている。すなわち、第３の抵抗Ｒ３の一端には、電源電位ＶＤＤが与えられる。

第７のＭＯＳトランジスタＭ７は、一端（ソース）が第３の抵抗Ｒ３の他端に接続され、ダイオード接続されている。

第８のＭＯＳトランジスタＭ８は、一端（ドレイン）が第７のＭＯＳトランジスタＭ７の他端（ドレイン）に接続され、他端（ソース）が第２の電位線１２に接続されている。すなわち、第８のＭＯＳトランジスタＭ８の他端（ソース）には、接地電位ＶＳＳが与えられる。

第９のＭＯＳトランジスタＭ９は、一端（ソース）が第１の抵抗Ｒ１の他端に接続され、ゲートが第７のＭＯＳトランジスタＭ７のゲートに接続されている。

第１０のＭＯＳトランジスタＭ１０は、一端（ドレイン）が第９のＭＯＳトランジスタＭ９の他端（ドレイン）に接続され、他端（ソース）が第２の電位線１２に接続され、ゲートが第８のＭＯＳトランジスタＭ８のゲートに接続されている。すなわち、第１０のＭＯＳトランジスタＭ１０の他端（ソース）には、接地電位ＶＳＳが与えられる。

第１の定電流源ＩＢｉａｓ１は、一端が第１の電位線１１に接続され、定電流を出力するようになっている。すなわち、第１の定電流源ＩＢｉａｓ１の一端には、電源電位ＶＤＤが与えられる。

第１１のＭＯＳトランジスタＭ１１は、一端（ドレイン）が第１の定電流源ＩＢｉａｓ１の他端に接続され、他端（ソース）が第２の電位線１２に接続され、ゲートが第８のＭＯＳトランジスタＭ８のゲートに接続され、ダイオード接続されている。すなわち、第１１のＭＯＳトランジスタＭ１１の他端（ソース）には、接地電位ＶＳＳが与えられる。

第１のインバータＩＮＶ１は、第９のＭＯＳトランジスタＭ９の他端（ドレイン）と第１０のＭＯＳトランジスタＭ１０の一端（ドレイン）との間の電圧が入力され、第１の検出信号Ｓｄ１を出力するようになっている。すなわち、第１のインバータＩＮＶ１は、第９のＭＯＳトランジスタＭ９の他端と第１０のＭＯＳトランジスタＭ１０の一端との間の電圧に基づいて、第１の検出信号Ｓｄ１を出力するようになっている。

このような構成を有する第１の検出回路２は、第１の抵抗Ｒ１の他端の第１の検出電圧Ｖｄ１と第３の抵抗Ｒ３の他端の第１の基準電圧ＶＲＥＦ１とを比較した結果に基づいて、第１の検出信号Ｓｄ１を出力するようになっている。

また、図３は、図１に示す第２の検出回路５の具体的な回路構成の一例を示す図である。

第２の検出回路５は、図３に示すように、例えば、第４の抵抗Ｒ４と、第２導電型の第１２のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１２と、第１導電型の第１３のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１３と、第２導電型の第１４のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１４と、第１導電型の第１５のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１５と、第１導電型の第１６のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１６と、第２の定電流源ＩＢｉａｓ２と、第２のインバータＩＮＶ２と、を有する。

第４の抵抗Ｒ４は、一端が第２の電位線１２に接続されている。すなわち、第４の抵抗Ｒ４の一端には、接地電位ＶＳＳが与えられる。

第１２のＭＯＳトランジスタＭ１２は、一端（ソース）が第４の抵抗Ｒ４の他端に接続され、ダイオード接続されている。

第１３のＭＯＳトランジスタＭ１３は、一端（ドレイン）が第１２のＭＯＳトランジスタＭ１２の他端（ドレイン）に接続され、他端（ソース）が第１の電位線１１に接続されている。すなわち、第１３のＭＯＳトランジスタＭ１３の他端（ソース）には、電源電位ＶＤＤが与えられる。

第１４のＭＯＳトランジスタＭ１４は、一端（ソース）が第２の抵抗Ｒ２の他端に接続され、ゲートが第１２のＭＯＳトランジスタＭ１２のゲートに接続されている。

第１５のＭＯＳトランジスタＭ１５は、一端（ドレイン）が第１４のＭＯＳトランジスタＭ１４の他端（ドレイン）に接続され、他端（ソース）が第１の電位線１１に接続され、ゲートが第１３のＭＯＳトランジスタＭ１３のゲートに接続されている。すなわち、第１５のＭＯＳトランジスタＭ１５の他端（ソース）には、電源電位ＶＤＤが与えられる。

第２の定電流源ＩＢｉａｓ２は、一端が第２の電位線１２に接続され、定電流を出力するようになっている。すなわち、第２の定電流源ＩＢｉａｓ２の一端には、接地電位ＶＳＳが与えられる。

第１６のＭＯＳトランジスタＭ１６は、一端（ドレイン）が第２の定電流源の他端に接続され、他端（ソース）が第１の電位線１１に接続され、ゲートが第１３のＭＯＳトランジスタＭ１３のゲートに接続され、ダイオード接続されている。すなわち、第１６のＭＯＳトランジスタＭ１６の他端（ソース）には、電源電位ＶＤＤが与えられる。

第２のインバータＩＮＶ２は、第１４のＭＯＳトランジスタＭ１４の他端（ドレイン）と第１５のＭＯＳトランジスタＭ１５の一端（ドレイン）との間の電圧が入力され、第２の検出信号Ｓｄ２を出力するようになっている。すなわち、第２のインバータＩＮＶ２は、第１４のＭＯＳトランジスタＭ１４の他端（ドレイン）と第１５のＭＯＳトランジスタＭ１５の一端（ソース）との間の電圧に基づいて、第２の検出信号Ｓｄ２を出力するようになっている。

このような構成を有する第２の検出回路５は、第２の抵抗Ｒ２の他端の第２の検出電圧Ｖｄ２と第４の抵抗Ｒ４の他端の第２の基準電圧ＶＲＥＦ２とを比較した結果に基づいて、第２の検出信号Ｓｄ２を出力するようになっている。

次に、以上のような構成を有するＤＣ−ＤＣコンバータ１００の短絡保護動作の一例について説明する。なお、以下では、一例として、地絡が発生した場合の短絡保護動作の例について説明するが、天絡が発生した場合の短絡保護動作も、回路の極性を逆にすることにより、同様に説明される。

図４は、正常な状態（地絡が発生しない状態）において、第１のＭＯＳトランジスタがオン、オフする場合のＤＣ−ＤＣコンバータ１００の動作波形の一例を示す図である。

図４に示すように、時間ｔ１において、第１のゲート電圧信号ＭｐＧ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになると、第１のＭＯＳトランジスタＭ１がオン（第２のＭＯＳトランジスタＭ２がオフ）し、端子電圧ＶＳＷが上昇し始める。さらに、第１の論理回路１は、第１のゲート電圧信号ＭｐＧ１が“Ｌｏｗ”レベルになるのを受けて、第１の論理信号Ｑ１を“Ｈｉｇｈ”レベルにする。

このように、第１の論理回路１は、第１のゲート電圧信号Ｍｐ１Ｇが第１のＭＯＳトランジスタＭ１をオンする値であり且つ端子電圧ＶＳＷが第１の閾値Ｖｔｈ１と接地電圧ＶＳＳとの間にあるので、第４のＭＯＳトランジスタＭ４をオフするように第１の論理信号Ｑ１（“Ｈｉｇｈ”レベル）を出力する（時間ｔ１〜ｔ２）。

そして、第１の論理信号Ｑ１が“Ｈｉｇｈ”レベルの期間（時間ｔ１〜ｔ２）、第４のＭＯＳトランジスタＭ４がオフするため、第１の検出回路２は、第１の基準電圧ＶＲＥＦ１と、第１の検出電圧Ｖｄ１として第１の抵抗Ｒ１における電圧降下とを比較することができるようになる。

そして、時間ｔ２以降、第１の論理回路１は、端子電圧ＶＳＷが第１の閾値Ｖｔｈ１と第１の電位との間にあるので、第４のＭＯＳトランジスタＭ４をオフするように第１の論理信号Ｑ１（“Ｌｏｗ”レベル）を出力する。

そして、時間ｔ３において、端子電圧ＶＳＷが電源電圧ＶＤＤになる。

次に、時間ｔ４において、第１のゲート電圧信号ＭｐＧ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになると、第１のＭＯＳトランジスタＭ１がオフ（第２のＭＯＳトランジスタＭ２がオン）し、端子電圧ＶＳＷが下降し始める。さらに、第１の論理回路１は、第１のゲート電圧信号ＭｐＧ１が“Ｈｉｇｈ”レベル”レベルになるのを受けて、端子電圧ＶＳＷの値に拘わらず、第１の論理信号Ｑ１を“Ｌｏｗ”レベルにする。

そして、時間ｔ６において、端子電圧ＶＳＷが接地電圧ＶＳＳになる。

このように、第１のＭＯＳトランジスタＭ１がオンのスイッチング時間の間、第１のゲート電圧信号ＭｐＧ１の変化に対してスイッチ端子ＳＷの立ち上がり時間には遅れが生じる。これにより、第１のゲート電圧信号ＭｐＧ１の立下りからスイッチ端子ＳＷの立ち上がりまで（第１の論理回路１の第１の閾値Ｖｔｈ１に到達するまで）の間に、第４のＭＯＳトランジスタＭ４をオフさせ、第１の検出回路２による過電流検出が可能となる。

このような正常動作の場合、過電流状態とはならないため第１の検出回路２は、過電流を検出せず、動作に影響を与えない。

次に、図５は、第１のＭＯＳトランジスタがオン、オフするときに地絡が発生した場合のＤＣ−ＤＣコンバータ１００の動作波形の一例を示す図である。

図５に示すように、時間ｔ１〜ｔ３までは、図４と同様である。

そして、時間ｔ７において、地絡が発生すると、端子電圧ＶＳＷが降下し始める。

そして、時間ｔ８において、第１の論理回路１は、端子電圧ＶＳＷ第１の閾値Ｖｔｈ１以下になるのを受けて、第１の論理信号Ｑ１を“Ｈｉｇｈ”レベルにする。

そして、時間ｔ９において、端子電圧ＶＳＷが接地電圧ＶＳＳになる。

そして、時間ｔ１０において、第１のゲート電圧信号Ｍｐ１Ｇが“Ｈｉｇｈ”レベルになることにより、第１のＭＯＳトランジスタＭ１がオン（第２のＭＯＳトランジスタＭ２がオフ）する。さらに、第１の論理回路１は、第１のゲート電圧信号ＭｐＧ１が“Ｈｉｇｈ”レベルになるのを受けて、第１の論理信号Ｑ１を“Ｌｏｗ”レベルにする。

すなわち、第１の論理回路１は、第１のゲート電圧信号Ｍｐ１Ｇが第１のＭＯＳトランジスタＭ１をオンする値であり且つ端子電圧ＶＳＷが第１の閾値Ｖｔｈ１と接地電圧ＶＳＳとの間にある場合には、第４のＭＯＳトランジスタＭ４をオフするように第１の論理信号Ｑ１（“Ｈｉｇｈ”レベル）を出力する（時間ｔ８〜ｔ１０）。

そして、第１の論理信号Ｑ１が“Ｈｉｇｈ”レベルの期間（時間ｔ８〜ｔ１０）、第４のＭＯＳトランジスタＭ４がオフするため、第１の検出回路２は、第１の基準電圧ＶＲＥＦ１と、第１の検出電圧Ｖｄ１として第１の抵抗Ｒ１における電圧降下とを比較することができるようになる。

これにより、第１の検出回路２は、第１の検出電圧Ｖｄ１が第１の基準電圧ＶＲＥＦ１よりも接地電位ＶＳＳに近いと判断して、スイッチ端子ＳＷと接地電位ＶＳＳとが短絡したことを示す第１の検出信号Ｓｄ１（“Ｈｉｇｈ”レベル）を出力する（時間ｔ８〜ｔ１０）。

コントローラ７は、この第１の検出信号Ｓｄ１（“Ｈｉｇｈ”レベル）に応じて、第１のゲート電圧信号Ｍｐ１Ｇを制御することにより、第１のＭＯＳトランジスタＭ１をオフする。

これにより、第１のＭＯＳトランジスタＭ１を流れる電流が制限され、スイッチ端子ＳＷの地絡による第１のＭＯＳトランジスタＭ１の破壊を抑制することができる。

次に、図６は、地絡が発生した状態において、第１のＭＯＳトランジスタがオン、オフする場合のＤＣ−ＤＣコンバータ１００の動作波形の一例を示す図である。

図６に示すように、第１のゲート電圧信号ＭｐＧ１が“Ｈｉｇｈ”レベル、すなわち、第１のＭＯＳトランジスタＭ１がオフ（第２のＭＯＳトランジスタＭ２がオン）した状態で地絡が発生したものとする（時間ｔ１１）。なお、第２のＭＯＳトランジスタＭ２がオンしているため、端子電圧ＶＳＷに変化は無い。

そして、時間ｔ１２において、第１のゲート電圧信号ＭｐＧ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになると、第１のＭＯＳトランジスタＭ１がオン（第２のＭＯＳトランジスタＭ２がオフ）する。さらに、第１の論理回路１は、第１のゲート電圧信号ＭｐＧ１が“Ｌｏｗ”レベルになるのを受けて、第１の論理信号Ｑ１を“Ｈｉｇｈ”レベルにする。

このように、第１の論理回路１は、第１のゲート電圧信号Ｍｐ１Ｇが第１のＭＯＳトランジスタＭ１をオンする値であり且つ端子電圧ＶＳＷが第１の閾値Ｖｔｈ１と接地電圧ＶＳＳとの間にあるので、第４のＭＯＳトランジスタＭ４をオフするように第１の論理信号Ｑ１（“Ｈｉｇｈ”レベル）を出力する（時間ｔ１２〜ｔ１３）。

これにより、第１の論理信号Ｑ１が“Ｈｉｇｈ”レベルの期間（時間ｔ１２〜ｔ１３）、第４のＭＯＳトランジスタＭ４がオフするため、第１の検出回路２は、第１の基準電圧ＶＲＥＦ１と、第１の検出電圧Ｖｄ１として第１の抵抗Ｒ１における電圧降下とを比較することができるようになる。

そして、第１の検出回路２は、第１の検出電圧Ｖｄ１が第１の基準電圧ＶＲＥＦ１よりも接地電位ＶＳＳに近いと判断して、スイッチ端子ＳＷと接地電位ＶＳＳとが短絡したことを示す第１の検出信号Ｓｄ１（“Ｈｉｇｈ”レベル）を出力する（時間ｔ１２〜ｔ１３）。

コントローラ７は、この第１の検出信号Ｓｄ１（“Ｈｉｇｈ”レベル）に応じて、第１のゲート電圧信号Ｍｐ１Ｇを制御することにより、第１のＭＯＳトランジスタＭ１をオフする。

これにより、第１のＭＯＳトランジスタＭ１を流れる電流が制限され、スイッチ端子ＳＷの地絡による第１のＭＯＳトランジスタＭ１の破壊を抑制することができる。

以上のように、第１の実施形態に係る短絡保護回路１０１によれば、スイッチ端子ＳＷの短絡状態をより速く検出することができる。

そして、このような短絡保護回路１０１はＤＣ−ＤＣコンバータ１００に適用可能である。この短絡保護回路１０１が適用されたＤＣ−ＤＣコンバータ１００は、スイッチ端子ＳＷの短絡状態をより速く検出して、この検出結果に応じて出力素子である第１、第２のＭＯＳトランジスタＭ１、Ｍ２に流れる電流を制限することにより、第１、第２のＭＯＳトランジスタＭ１、Ｍ２の破壊をより確実に抑制することができる。

（変形例１）
変形例１においては、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差が論理回路の動作電圧以上である場合に、端子電圧ＶＳＷを間接的に検出するための構成の一例について説明する。

図７は、変形例１に係る短絡保護回路の地絡を検出するための構成に注目した回路構成の一例を示す図である。なお、図７において、図１の符号と同じ符号は、図１で示す構成と同様の構成を示す。

図７に示すように、短絡保護回路１０１は、図１に示す回路構成と比較して、第５の抵抗Ｒ５と、第６の抵抗Ｒ６と、第１導電型の第１７のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１７と、をさらに備える。

第５の抵抗Ｒ５は、一端が第１の電位線１１に接続されている。すなわち、第５の抵抗Ｒ５の一端には、電源電位ＶＤＤが与えられる。

第６の抵抗Ｒ６は、第５の抵抗Ｒ５の他端とスイッチ端子ＳＷとの間に接続されている。

第１７のＭＯＳトランジスタＭ１７は、第５の抵抗Ｒ５の他端と前記スイッチ端子ＳＷとの間で、第６の抵抗Ｒ６と直列に接続され、ゲートが第１、第３のＭＯＳトランジスタＭ２、Ｍ５のゲートに接続されている。

この第１７のＭＯＳトランジスタＭ１７は、ゲートに第１のゲート電圧信号Ｍｐ１Ｇが入力され、第１、第３のＭＯＳトランジスタＭ１、Ｍ３と同期してオン又はオフに制御されるようになっている。すなわち、第１７のＭＯＳトランジスタＭ１７がオンするのに同期して第１、第３のＭＯＳトランジスタＭ１、Ｍ３がオンし、一方、第１７のＭＯＳトランジスタＭ１７がオフするのに同期して第１、第３のＭＯＳトランジスタＭ１、Ｍ３がオフする。例えば、第３のＭＯＳトランジスタＭ３がオンするとき、すなわち、第１のコンパレータＣｏｍｐ１が短絡検出可能になるとき、この第１７のＭＯＳトランジスタＭ１７がオンする。

また、ＮＡＮＤ回路２ａは、入力が第６の抵抗Ｒ６および第１７のＭＯＳトランジスタＭ１７を介してスイッチ端子ＳＷに接続されている。このＮＡＮＤ回路２ａには、動作電圧として、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位ＶＲＥＧ１が供給される。

そして、短絡検出時に第１７のＭＯＳトランジスタＭ１７がオンすると、ＮＡＮＤ回路２ａに入力される電圧は、電源電圧ＶＤＤと端子電圧ＶＳＷとの電位差を第５、第６の抵抗Ｒ５、Ｒ６で分圧した電圧になるため、ＮＡＮＤ回路２ａに入力される電圧を低くすることができる。

このように、短絡保護回路１０１は、端子電圧ＶＳＷを間接的に検出する。

なお、その他の構成・機能は、図１に示すＤＣ−ＤＣコンバータ１００と同様である。

（変形例２）
変形例２においては、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差が論理回路の動作電圧以上である場合に、端子電圧ＶＳＷを間接的に検出するための構成の他の例について説明する。

図８は、変形例２に係る短絡保護回路の地絡を検出するための構成に注目した回路構成の一例を示す図である。なお、図８において、図１の符号と同じ符号は、図１で示す構成と同様の構成を示す。

図８に示すように、短絡保護回路１０１は、図１に示す回路構成と比較して、第７の抵抗Ｒ７と、第８の抵抗Ｒ８と、第２導電型の第１８のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ１８と、をさらに備える。

第７の抵抗Ｒ７は、一端が第２の電位線１２に接続されている。すなわち、第７の抵抗Ｒ７の一端には、接地電位ＶＳＳが与えられる。

第８の抵抗Ｒ８は、第７の抵抗Ｒ７の他端とスイッチ端子ＳＷとの間に接続されている。

第１８のＭＯＳトランジスタＭ１８は、第７の抵抗Ｒ７の他端とスイッチ端子ＳＷとの間で、第８の抵抗Ｒ８と直列に接続され、ゲートが第２のＭＯＳトランジスタＭ２のゲートに接続されている。

この第１８のＭＯＳトランジスタＭ１８は、ゲートに第２のゲート電圧信号Ｍｎ１Ｇが入力され、第２、第５のＭＯＳトランジスタＭ２、Ｍ５と同期してオン又はオフに制御されるようになっている。すなわち、第１８のＭＯＳトランジスタＭ１８がオンするのに同期して第２、第５のＭＯＳトランジスタＭ２、Ｍ５がオンし、一方、第１８のＭＯＳトランジスタＭ１８がオフするのに同期して第２、第５のＭＯＳトランジスタＭ２、Ｍ５がオフする。例えば、第５のＭＯＳトランジスタＭ５がオンするとき、すなわち、第２のコンパレータＣｏｍｐ２が短絡検出可能になるとき、この第１８のＭＯＳトランジスタＭ１８がオンする。

また、ＮＯＲ回路４ａは、入力が第８の抵抗Ｒ８および第１８のＭＯＳトランジスタＭ１８を介してスイッチ端子ＳＷに接続されている。このＮＯＲ回路４ａには、動作電圧として、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位ＶＲＥＧ２が供給される。

そして、短絡検出時に第１８のＭＯＳトランジスタＭ１８がオンすると、ＮＯＲ回路４ａに入力される電圧は、端子電圧ＶＳＷと接地電位ＶＳＳとの電位差を第７、第８の抵抗Ｒ７、Ｒ８で分圧した電圧になるため、ＮＯＲ回路４ａに入力される電圧を低くすることができる。

このように、短絡保護回路１０１は、端子電圧ＶＳＷを間接的に検出する。

なお、その他の構成・機能は、図１に示すＤＣ−ＤＣコンバータ１００と同様である。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１ 第１の論理回路
２ 第１の検出回路
３ 第１のドライバ回路
４ 第２の論理回路
５ 第２の検出回路
６ 第２のドライバ回路
７ コントローラ
１１ 第１の電位線
１２ 第２の電位線
１００ ＤＣ−ＤＣコンバータ
１０１ 短絡保護回路
Ｃｏｍｐ１、Ｃｏｍｐ２ 第１、第２のコンパレータ
Ｍ１〜Ｍ１８ 第１〜第１８のＭＯＳトランジスタ
Ｒ１〜Ｒ８ 第１〜第８の抵抗

Claims (16)

1. 一端に第１の電位が与えられ、他端が、スイッチ端子に接続され、ゲートに第１のゲート電圧信号が入力される第１導電型の第１のＭＯＳトランジスタと、
   一端が、前記スイッチ端子に接続され、他端には第２の電位が与えられ、ゲートに第２のゲート電圧信号が入力される第２導電型の第２のＭＯＳトランジスタと、
   前記第１のゲート電圧信号および前記第２のゲート電圧信号を制御することにより、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを相補的にオン、オフするコントローラと、
   前記スイッチ端子と前記第１の電位または前記第２の電位との短絡を検出し、検出信号を前記コントローラに出力する短絡保護回路と、を備え、
   前記短絡保護回路は、
   一端が前記第１の電位が与えられた第１の抵抗と、
   一端が前記第１の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第１のゲート電圧信号が入力され、前記第１のＭＯＳトランジスタと同期してオン又はオフに制御される第１導電型の第３のＭＯＳトランジスタと、
   前記第１の電位線と前記第３のＭＯＳトランジスタの一端との間で、前記第１の抵抗と並列に接続され、第１の論理信号により制御される第１導電型の第４のＭＯＳトランジスタと、
   前記第１のゲート電圧信号が前記第１のＭＯＳトランジスタをオンする値であり且つ前記スイッチ端子の端子電圧が予め設定した第１の閾値と前記第２の電位との間にある場合には、前記第４のＭＯＳトランジスタをオフするように前記第１の論理信号を出力する第１の論理回路と、
   前記第１の抵抗の他端と前記第３のＭＯＳトランジスタの一端との間の第１の検出電圧と、予め設定された第１の基準電圧とを比較し、前記第１の検出電圧が前記第１の基準電圧よりも前記第２の電位に近い場合には、前記スイッチ端子と前記第２の電位とが短絡したことを示す第１の検出信号を出力する第１の検出回路と、有することを特徴とするＤＣ−ＤＣコンバータ。
2. 前記コントローラは、前記第１の検出信号に応じて、前記第１のゲート電圧信号を制御することにより、前記第１のＭＯＳトランジスタをオフすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 一端に第１の電位が与えられ、他端が、スイッチ端子に接続され、ゲートに第１のゲート電圧信号が入力される第１導電型の第１のＭＯＳトランジスタと、一端が、前記スイッチ端子に接続され、他端には第２の電位が与えられ、ゲートに第２のゲート電圧信号が入力される第２導電型の第２のＭＯＳトランジスタと、前記第１のゲート電圧信号および前記第２のゲート電圧信号を制御することにより、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを相補的にオン、オフするコントローラと、を備えたＤＣ−ＤＣコンバータに適用可能であり、前記スイッチ端子と前記第１の電位または前記第２の電位との短絡を検出し、検出信号を前記コントローラに出力する短絡保護回路であって、
   一端に前記第１の電位が与えられた第１の抵抗と、
   一端が前記第１の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第１のゲート電圧信号が入力され、前記第１のＭＯＳトランジスタと同期してオン又はオフに制御される第１導電型の第３のＭＯＳトランジスタと、
   前記第１の電位線と前記第３のＭＯＳトランジスタの一端との間で、前記第１の抵抗と並列に接続され、第１の論理信号により制御される第１導電型の第４のＭＯＳトランジスタと、
   前記第１のゲート電圧信号が前記第１のＭＯＳトランジスタをオンする値であり且つ前記スイッチ端子の端子電圧が予め設定した第１の閾値と前記第２の電位との間にある場合には、前記第４のＭＯＳトランジスタをオフするように前記第１の論理信号を出力する第１の論理回路と、
   前記第１の抵抗の他端と前記第３のＭＯＳトランジスタの一端との間の第１の検出電圧と、予め設定された第１の基準電圧とを比較し、前記第１の検出電圧が前記第１の基準電圧よりも前記第２の電位に近い場合には、前記スイッチ端子と前記第２の電位とが短絡したことを示す第１の検出信号を出力する第１の検出回路と、有することを特徴とする短絡保護回路。
4. 前記第１の論理回路は、前記第１のゲート電圧信号が前記第１のＭＯＳトランジスタをオフする値である場合、または、前記端子電圧が前記第１の閾値と前記第１の電位との間にある場合には、前記第４のＭＯＳトランジスタをオフするように前記第１の論理信号を出力することを特徴とする請求項３に記載の短絡保護回路。
5. 前記第１の検出回路は、前記第１の検出電圧と、前記第１の基準電圧とを比較し、前記第１の基準電圧が前記第１の検出電圧よりも前記第２の電位に近い場合には、前記第１の検出信号を出力しないことを特徴とする請求項３または４に記載の短絡保護回路。
6. 前記第１の論理回路は、入力が前記スイッチ端子および前記第１のＭＯＳトランジスタのゲートに接続され、出力が前記第４のＭＯＳトランジスタのゲートに接続され、前記第１の論理信号を出力するＮＯＲ回路を含むことを特徴とする請求項３ないし５のいずれか一項に記載の短絡保護回路。
7. 一端に前記第１の電位が与えられた第５の抵抗と、
   前記第５の抵抗の他端と前記スイッチ端子との間に接続された第６の抵抗と、
   前記第５の抵抗の他端と前記スイッチ端子との間で、前記第６の抵抗と直列に接続され、ゲートに前記第１のゲート電圧信号が入力され、前記第１のＭＯＳトランジスタと同期してオン又はオフに制御される第１導電型の第１７のＭＯＳトランジスタと、をさらに備え、
   前記ＮＯＲ回路は、入力が前記第６の抵抗および前記第１７のＭＯＳトランジスタを介して前記スイッチ端子に接続されていることを特徴とする請求項３ないし６のいずれか一項に記載の短絡保護回路。
8. 前記第１の検出回路は、
   一端に前記第１の電位が与えられた第３の抵抗と、
   一端が前記第３の抵抗の他端に接続され、ダイオード接続された第１導電型の第７のＭＯＳトランジスタと、
   一端が前記第７のＭＯＳトランジスタの他端に接続され、他端には前記第２の電位が与えられた第２導電型の第８のＭＯＳトランジスタと、
   一端が前記第１の抵抗の他端に接続され、ゲートが前記第７のＭＯＳトランジスタのゲートに接続された第１導電型の第９のＭＯＳトランジスタと、
   一端が前記第９のＭＯＳトランジスタの他端に接続され、他端には前記第２の電位が与えられ、ゲートが前記第８のＭＯＳトランジスタのゲートに接続された第２導電型の第１０のＭＯＳトランジスタと、
   一端に前記第１の電位が与えられ、定電流を出力する第１の定電流源と、
   一端が前記第１の定電流源の他端に接続され、他端には前記第２の電位が与えられ、ゲートが前記第８のＭＯＳトランジスタのゲートに接続され、ダイオード接続された第２導電型の第１１のＭＯＳトランジスタと、を有し、
   前記第９のＭＯＳトランジスタの他端と前記第１０のＭＯＳトランジスタの一端との間の電圧に基づいて、前記第１の検出信号を出力することを特徴とする請求項１ないし７のいずれか一項に記載の短絡保護回路。
9. 前記第１の検出回路は、前記第９のＭＯＳトランジスタの他端と前記第１０のＭＯＳトランジスタの一端との間の電圧が入力され、前記第１の検出信号を出力する第１のインバータをさらに有することを特徴とする請求項８に記載の短絡保護回路。
10. 前記短絡保護回路は、
    一端に前記第２の電位が与えられた第２の抵抗と、
    一端が前記第２の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第２のゲート電圧信号が入力され、前記第２のＭＯＳトランジスタと同期してオン又はオフに制御される第２導電型の第５のＭＯＳトランジスタと、
    前記第２の電位線と前記第５のＭＯＳトランジスタの一端との間で、前記第２の抵抗と並列に接続され、第２の論理信号により制御される第２導電型の第６のＭＯＳトランジスタと、
    前記第２のゲート電圧信号が前記第２のＭＯＳトランジスタをオンする値であり且つ前記端子電圧が予め設定した第２の閾値と前記第１の電位との間にある場合には、前記第６のＭＯＳトランジスタをオフするように前記第２の論理信号を出力する第２の論理回路と、
    前記第２の抵抗の他端と前記第５のＭＯＳトランジスタの一端との間の第２の検出電圧と、予め設定された第２の基準電圧とを比較し、前記第２の検出電圧が前記第２の基準電圧よりも前記第１の電位に近い場合には、前記スイッチ端子と前記第１の電位とが短絡したことを示す第２の検出信号を出力する第２の検出回路と、さらに有することを特徴とする請求項１に記載の短絡保護回路。
11. 前記第２の論理回路は、前記第２のゲート電圧信号が前記第６のＭＯＳトランジスタをオフする値である場合、または、前記端子電圧が前記第２の閾値と前記第２の電位との間にある場合には、前記第６のＭＯＳトランジスタをオフするように前記第２の論理信号を出力することを特徴とする請求項１０に記載の短絡保護回路。
12. 前記第２の検出回路は、前記第２の検出電圧と、前記第２の基準電圧とを比較し、前記第２の基準電圧が前記第２の検出電圧よりも前記第１の電位に近い場合には、前記第２の検出信号を出力しないことを特徴とする請求項１０または１１に記載の短絡保護回路。
13. 前記第２の検出回路は、
    一端に前記第２の電位が与えられた第４の抵抗と、
    一端が前記第４の抵抗の他端に接続され、ダイオード接続された第２導電型の第１２のＭＯＳトランジスタと、
    一端が前記第１２のＭＯＳトランジスタの他端に接続され、他端には前記第１の電位が与えられた第１導電型の第１３のＭＯＳトランジスタと、
    一端が前記第２の抵抗の他端に接続され、ゲートが前記第１２のＭＯＳトランジスタのゲートに接続された第２導電型の第１４のＭＯＳトランジスタと、
    一端が前記第１４のＭＯＳトランジスタの他端に接続され、他端には前記第１の電位が与えられ、ゲートが前記第１３のＭＯＳトランジスタのゲートに接続された第１導電型の第１５のＭＯＳトランジスタと、
    一端に前記第２の電位が与えられ、定電流を出力する第２の定電流源と、
    一端が前記第２の定電流源の他端に接続され、他端には前記第１の電位が与えられ、ゲートが前記第１３のＭＯＳトランジスタのゲートに接続され、ダイオード接続された第１導電型の第１６のＭＯＳトランジスタと、を有し、
    前記第１４のＭＯＳトランジスタの他端と前記第１５のＭＯＳトランジスタの一端との間の電圧に基づいて、前記第２の検出信号を出力することを特徴とする請求項１０ないし１２のいずれか一項に記載の短絡保護回路。
14. 前記第２の検出回路は、前記第１４のＭＯＳトランジスタの他端と前記第１５のＭＯＳトランジスタの一端との間の電圧が入力され、前記第２の検出信号を出力する第２のインバータをさらに有することを特徴とする請求項１３に記載の短絡保護回路。
15. 前記第２の論理回路は、入力が前記スイッチ端子および前記第２のＭＯＳトランジスタのゲートに接続され、出力が前記第６のＭＯＳトランジスタのゲートに接続され、前記第２の論理信号を出力するＮＡＮＤ回路を含むことを特徴とする請求項１０ないし１４のいずれか一項に記載の短絡保護回路。
16. 一端に前記第２の電位が与えられた第７の抵抗と、
    前記第７の抵抗の他端と前記スイッチ端子との間に接続された第８の抵抗と、
    前記第７の抵抗の他端と前記スイッチ端子との間で、前記第８の抵抗と直列に接続され、ゲートに前記第２のゲート電圧信号が入力され、前記第２のＭＯＳトランジスタと同期してオン又はオフに制御される第２導電型の第１８のＭＯＳトランジスタと、をさらに備え、
    前記ＮＯＲ回路は、入力が前記第８の抵抗および前記第１８のＭＯＳトランジスタを介して前記スイッチ端子に接続されていることを特徴とする請求項１０ないし１５のいずれか一項に記載の短絡保護回路。

Images