JP2008182802A - 過電圧保護回路 - Google Patents

Abstract

【課題】低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路を提供すること。
【解決手段】外部電源端子１から供給された電圧を外部抵抗２、抵抗１０と１１および１２とによる分圧と基準電圧端子９から供給される電圧との比較によりスイッチ３をオンオフし、外部電源端子１からの過電圧の被保護対象である半導体集積回路６への供給を遮断する過電圧保護回路１３に、外部電源端子１から過電圧が印加されると抵抗２と抵抗素子１０と、抵抗素子１１と抵抗素子１２とによる分圧を入力して過電圧保護回路の電源電圧端子５を定電圧にクランプさせるクランプ回路７を導入することにより、低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路を提供することが可能になる。
【選択図】図１

Description

本発明は、半導体集積回路の過電圧保護回路であり、特に低耐圧プロセスにおいても組込み可能な過電圧保護回路に関するものである。

従来の過電圧保護回路には、図３に示したようなものがある。図３は、特許文献１に開示されている過電圧回路の回路図である。図３において、外部から電源電圧が供給される外部電源端子１９と、外部から接地電位が供給される接地端子２０と、外部から供給される電源電圧をＣＭＯＳ集積回路１８に供給する内部電源端子２１と、外部電源端子１９と接地端子２０との間に接続され、かつ外部電源端子１９から供給される電圧を分圧する手段１５と、外部電源端子１９と接地端子２０との間に接続され、かつ分圧手段１５の分圧点の電圧に応じて、前記電源電圧または前記接地電圧のいずれか一方の電圧を出力する信号発生手段１６と、外部電源端子１９と内部電源端子２１の間に接続され、かつ信号発生手段１６の出力に応じてオン／オフの切り替え動作をおこなうスイッチング手段１７と、を具備し、分圧手段１５は、抵抗素子２３にツェナーダイオード２４が直列に接続された直列接続体であり、分圧手段１５、信号発生手段１６およびスイッチング手段１７はＣＭＯＳ集積回路１８と同一半導体基板上に形成されていることを特徴とする。外部電源端子１９から過電圧が印加されたときには、ツェナーダイオード２４のブレークダウンにより、分圧手段１５の分圧点の電圧をツェナーダイオード２４のブレークダウン電圧Ｖｒにクランプする。それによって、信号発生手段１６を構成するＰ型ＭＯＳトランジスタ２５のスレッショルド電圧をＶｔｈとすると、スイッチング手段１７を構成するＰ型ＭＯＳトランジスタがオンからオフへ遷移するときの電源電圧はＶｔｈ＋Ｖｒとなり、ＣＭＯＳ集積回路１８を過電圧から保護する。
特開２００３−３０３８９０号公報

しかしながら、上記従来の過電圧回路は、分圧手段１５、信号発生手段１６およびスイッチング手段１７は、ＣＭＯＳ集積回路１８にとっての過電圧に耐える必要があり、近年の低耐圧プロセスにおいて、そのような高耐圧には優れないという課題を有している。

本発明は、前記従来技術の問題を解決することに指向するものであり、低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路を提供することを目的としている。

この目的を達成するために、本発明に係る過電圧保護回路は、過電圧保護対象である半導体集積回路と過電圧保護回路との耐圧が同じとなる場合と異なる場合により構成が異なる。

前者の場合、外部から電源電圧を供給する入力直流電源と、前記直流電源と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端の電位が第１の所定値以上であると前記スイッチをオフ状態にする検出回路を備え、前記抵抗の他端の電位を前記第１の所定値より高い第２の所定値に制限するクランプ回路を有した構成をとる。

後者の場合、外部から電源電圧を供給する入力直流電源と、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記抵抗の他端の電位が第１の所定値以上であると前記スイッチをオフ状態にする検出回路を備え、前記抵抗の他端の電位を前記第１の所定値より高い第２の所定値に制限するクランプ回路を有した構成をとる。

前記構成によれば、低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路が実現できる。

本発明の過電圧保護回路によれば、低耐圧プロセスにおいても半導体集積回路に組込み可能であり、外部電源端子から過電圧が印加されても安全に半導体集積回路かつ過電圧保護回路自体も過電圧から保護することができる。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

（第１の実施形態）
図１は本発明の第１の実施の形態における過電圧保護回路の構成を示す回路図であり、半導体集積回路と過電圧保護回路との耐圧が同じとなる。

以下に図１の過電圧保護回路の動作について説明する。外部電源端子１に印加された電圧は、抵抗２を介して過電圧保護回路の電源電圧端子５に供給される。過電圧保護回路の電源電圧端子５に供給された電圧は抵抗素子１０、１１、１２の抵抗値の比により分圧される。抵抗素子１０と抵抗素子１１の間の電位が基準電源端子９から供給される電圧より低い時は、コンパレータ回路８はロウレベル（接地レベル）を出力し、Ｐ型ＭＯＳトランジスタスイッチ３のゲートに印加される。したがってＰ型ＭＯＳトランジスタスイッチ３はオンし、外部電源端子１と半導体集積回路の電源電圧端子４は導通する。つまり外部電源電圧端子１からの電圧が半導体集積回路の電源電圧として、半導体集積回路に供給される。

外部電源端子１に印加された電圧が前記の電位よりも上昇すると、抵抗２を介して過電圧保護回路の電源電圧端子５の電位も上昇し、抵抗素子１０と抵抗素子１１の間の電位、および抵抗素子１１と抵抗素子１２の間の電位も上昇する。外部電源端子１に過電圧（Ｖｏとする。）が印加され、抵抗素子１０と抵抗素子１１の間の電位が基準電源端子９から供給される電圧より高くなる時は、コンパレータ回路８はハイレベル、すなわち過電圧保護回路の電源電圧レベルを出力し、Ｐ型ＭＯＳトランジスタスイッチ３のゲートに印加される。したがってＰ型ＭＯＳトランジスタスイッチ３はオフし、外部電源端子１と半導体集積回路の電源電圧端子４は遮断される。よって半導体集積回路６は外部電源端子１に印加された過電圧（Ｖｏ以上）から保護されることになる。外部電源端子１にさらに過電圧（Ｖ１とする、Ｖ１＞Ｖｏ、ただし半導体集積回路６および過電圧保護回路の最大耐圧はＶ１よりも高いとする。）が印加され、抵抗素子１１と抵抗素子１２の間の電位が基準電源端子９から供給される電圧より高くなる時は、クランプ回路７が動作し、過電圧保護回路の電源電圧端子５の電圧が所定の電位（Ｖ２とする。）でクランプする。この場合、抵抗２（抵抗値をＲとする。）に流れる電流Ｉ１は次の式（１）で表される。

Ｉ１ ＝（Ｖ１−Ｖ２）／Ｒ ・・・（１）
電流Ｉ１は外部電源端子１から抵抗２を介してクランプ回路へと流れる。したがって過電圧保護回路１３自体も外部電源端子１からの過電圧から保護されることになり、抵抗２の抵抗値Ｒとクランプ回路７のクランプ電圧Ｖ２を制御することで電流Ｉ１も制御可能となる。

（第２の実施形態）
図２は本発明の第２の実施形態における過電圧保護回路の構成を示す回路図であり、半導体集積回路と過電圧保護回路との耐圧が異なる（半導体集積回路６が過電圧保護回路１３よりも耐圧が低い）。図２において、図１で説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示している。

図２において、外部電源端子１に印加された電圧は、抵抗２を介して過電圧保護回路の電源電圧端子５に供給される。過電圧保護回路の電源電圧端子５に供給された電圧は抵抗素子１０、１１、１２の抵抗値の比により分圧される。抵抗素子１０と抵抗素子１１の間の電位が基準電源端子９から供給される電圧より低い時は、コンパレータ回路８はロウレベル（接地レベル）を出力し、Ｐ型ＭＯＳトランジスタスイッチ３のゲートに印加される。したがってＰ型ＭＯＳトランジスタスイッチ３はオンし、外部電源端子１と半導体集積回路の電源電圧端子４は導通する。つまり外部電源端子１からの電圧が半導体集積回路の電源電圧として、半導体集積回路に供給される。

外部電源端子１に印加された電圧が前記の電位よりも上昇すると、抵抗２を介して過電圧保護回路の電源電圧端子５の電位も上昇し、抵抗素子１０と抵抗素子１１の間の電位、および抵抗素子１１と抵抗素子１２の間の電位も上昇する。外部電源端子１に過電圧（Ｖ３とする。）が印加され、抵抗素子１１と抵抗素子１２の間の電位が基準電源端子９から供給される電圧より高くなる時は、コンパレータ回路８はハイレベル、すなわち過電圧保護回路の電源電圧レベルを出力し、Ｐ型ＭＯＳトランジスタスイッチ３のゲートに印加される。したがってＰ型ＭＯＳトランジスタスイッチ３はオフし、過電圧保護回路の電源電圧端子５と半導体集積回路の電源電圧端子４は遮断される。よって過電圧保護回路１３よりも耐圧が低い半導体集積回路６は外部電源端子１に印加された過電圧（Ｖ３以上）から保護されることになる。外部電源端子１にさらに過電圧（Ｖ４とする、Ｖ４＞Ｖ３）が印加され、抵抗素子１１と抵抗素子１２の間の電位が基準電源端子９から供給される電圧より高くなる時は、クランプ回路７が動作し、過電圧保護回路の電源電圧端子５の電圧が所定の電位（Ｖ５とする。）でクランプする。この場合、抵抗２（抵抗値をＲとする。）に流れる電流Ｉ２は次の式（２）で表される。

Ｉ２ ＝（Ｖ４−Ｖ５）／Ｒ ・・・（２）
電流Ｉ２は外部電源端子１から抵抗２を介してクランプ回路へと流れる。よって過電圧保護回路１３は外部電源端子１に印加された過電圧（Ｖ４以上）から保護されることになる。また、抵抗２の抵抗値Ｒとクランプ回路７のクランプ電圧Ｖ５を制御することで電流Ｉ２も制御可能となる。

本発明の過電圧保護回路は、低耐圧プロセスにおける半導体集積回路に有用である。

本発明の実施の形態における半導体集積回路と過電圧保護回路との耐圧が同じとなる場合の過電圧保護回路の構成を示す回路図 本発明の実施の形態における半導体集積回路と過電圧保護回路との耐圧が異なる場合の過電圧保護回路の構成を示す回路図 従来の過電圧保護回路を示す回路図

符号の説明

１ 外部電源端子（ＣＨＡＲＧＥＲ）
２ 抵抗（Ｒ）
３ Ｐ型ＭＯＳトランジスタスイッチ
４ 半導体集積回路の電源電圧端子（ＶＢ＿Ａ）
５ 過電圧保護回路の電源電圧端子（ＶＢ＿Ｂ）
６ 半導体集積回路
７ クランプ回路
８ コンパレータ回路
９ 基準電源端子（ＶＲＥＦ）
１０、１１、１２ 抵抗素子
１３ 過電圧保護回路（図１、図２）
１４ 過電圧保護回路（図３）
１５ 分圧手段（図３）
１６ 信号発生手段（図３）
１７ スイッチング手段（図３）
１８ ＣＭＯＳ集積回路
１９ 外部電源端子（図３）
２０ 接地端子（図３）
２１ 内部電源端子（図３）
２２ 内部接地端子（図３）
２３、２６ 抵抗素子（図３）
２４ ツェナーダイオード
２５、２７ Ｐ型ＭＯＳトランジスタ

Claims (4)

1. 半導体集積回路の過電圧保護回路であって、
   外部から電源電圧を供給する入力直流電源と、前記直流電源と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端の電位が第１の所定値以上であると前記スイッチをオフ状態にする検出回路を備えた過電圧保護回路。
2. 前記抵抗の他端の電位を前記第１の所定値より高い第２の所定値に制限するクランプ回路を有することを特徴とする請求項１に記載の過電圧保護回路。
3. 半導体集積回路の過電圧保護回路であって、
   外部から電源電圧を供給する入力直流電源と、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記抵抗の他端の電位が第１の所定値以上であると前記スイッチをオフ状態にする検出回路を備えた過電圧保護回路。
4. 前記抵抗の他端の電位を前記第１の所定値より高い第２の所定値に制限するクランプ回路を有することを特徴とする請求項３に記載の過電圧保護回路。

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