JP2012105453A - 制御回路、電子機器及び電源の制御方法 - Google Patents

Abstract

【課題】出力電圧の変動を抑制することのできる電源の制御回路を提供する。
【解決手段】制御回路３の参照電圧生成回路１０は、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じて、その電位差が小さくなるようにアンプ電流Ｉａを生成するｇｍアンプ１１と、基準電圧ＶＲ０からオフセット電圧Ｖｏｆｆを減算した電圧ＶＮ２に対して、アンプ電流Ｉａに応じた傾斜のスロープを付加して参照電圧ＶＲ１を生成するコンデンサＣ２及びスイッチＳＷ１とを備える。制御回路３の比較器２０は、出力電圧Ｖｏと参照電圧ＶＲ１とを比較し、その比較結果に応じた信号Ｓ１を出力する。制御回路３は、この信号Ｓ１のタイミングで、コンバータ部２のメイン側のトランジスタＴ１をオンする。
【選択図】図１

Description

本発明は、制御回路、電子機器及び電源の制御方法に関するものである。

電子機器等において、負荷への電力供給にスイッチング電源が用いられており、例えば、直流電圧を別の直流電圧に変換するＤＣ−ＤＣコンバータが用いられている。従来、ＤＣ−ＤＣコンバータに関しては、さまざまな制御方式が提案されている（例えば、特許文献１〜４参照）。

図２２は、従来のＤＣ−ＤＣコンバータの一例を示す。
制御回路６内の比較器７０は、出力電圧Ｖｏと参照電圧ＶＲ１１とを比較し、その比較結果に応じたレベルの出力信号Ｓ１１をＲＳ−フリップフロップ（ＲＳ−ＦＦ）回路７１のセット端子Ｓに出力する。発振器７２は、一定周波数のクロック信号ＣＬＫをＲＳ−ＦＦ回路７１のリセット端子Ｒに出力する。

ＲＳ−ＦＦ回路７１は、Ｈレベルのクロック信号ＣＬＫに応答してリセット状態になってＬレベルの制御信号Ｓ１２及びＨレベルの制御信号Ｓ１３を出力する。すると、駆動回路７３は、Ｈレベルの制御信号ＤＨ，ＤＬを出力し、トランジスタＴ１１をオフさせるとともにトランジスタＴ１２をオンさせる。このとき、ＲＳ−ＦＦ回路７１から出力されるＨレベルの制御信号Ｓ１３に応答してスイッチＳＷ１１がオンされる。すると、電流源７４から供給される電流Ｉ１１に応じてコンデンサＣ１２が充電されるため、参照電圧ＶＲ１１が基準電圧ＶＲ０から固定の傾斜（＝Ｉ１１／Ｃ１２）にて上昇する。

この参照電圧ＶＲ１１が出力電圧Ｖｏよりも高くなると、比較器７０からＨレベルの信号Ｓ１１が出力される。このＨレベルの信号Ｓ１１に応答して、ＲＳ−ＦＦ回路７１は、セット状態になってＨレベルの制御信号Ｓ１２及びＬレベルの制御信号Ｓ１３を出力する。すると、駆動回路７３は、Ｌレベルの制御信号ＤＨ，ＤＬを出力し、コンバータ部５のトランジスタＴ１１をオンさせるとともにトランジスタＴ１２をオフさせる。

このようなＤＣ−ＤＣコンバータ４では、出力端子Ｐｏから出力される出力電圧Ｖｏが、

という基準電圧ＶＲ０に応じた目標電圧に維持される。なお、Ｔｏｆｆは、トランジスタＴ１１がオフしているオフ時間である。

特開２０１０−６３３３３号公報 特開２００８−２２８４６１号公報 特開平１１−３３２２２２号公報 特開２００８−１６０９０５号公報

ところが、上記ＤＣ−ＤＣコンバータ４では、入力電圧Ｖｉや負荷が変動すると、トランジスタＴ１１のスイッチングのデューティが変動する。ここで、上記式（１）から明らかなように、出力電圧ＶｏはトランジスタＴ１１のオフ時間Ｔｏｆｆに依存している。このため、例えば入力電圧Ｖｉの上昇に伴ってオフ時間Ｔｏｆｆが長くなると、そのオフ時間Ｔｏｆｆの変動に伴って出力電圧Ｖｏが高くなる。また、負荷の変動によって出力電流Ｉｏが増加する場合には、その出力電流Ｉｏによる損失の増加に伴ってオフ時間Ｔｏｆｆが短くなるため、出力電圧Ｖｏが低くなる。このように、上記ＤＣ−ＤＣコンバータ４では、入力電圧Ｖｉや出力電流Ｉｏの変動に応じたデューティの変化に伴って出力電圧Ｖｏが変動するため、ラインレギュレーションやロードレギュレーションが悪いという問題がある。

本発明の一観点によれば、電源の入力電圧が供給されるスイッチ回路を、前記電源の出力電圧に応じた第１帰還電圧と第１基準電圧との比較結果に応じてスイッチングするスイッチング制御部と、前記出力電圧に応じた第２帰還電圧と前記出力電圧の目標値に応じて設定される第２基準電圧との差に応じた電流を生成するアンプと、前記電流の積分に応じた変化の割合で前記第２帰還電圧を変化させて前記第１帰還電圧を生成する、又は前記変化の割合で前記第２基準電圧を変化させて前記第１基準電圧を生成する第１付加回路と、を有する。

本発明の一観点によれば、出力電圧の変動を抑制することができるという効果を奏する。

第１実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 第１実施形態のＤＣ−ＤＣコンバータの動作を示すタイミングチャート。 （ａ）〜（ｃ）は、第１実施形態のＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャート。 第２実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 第２実施形態の遅延回路の内部構成例を示す回路図。 （ａ）、（ｂ）は、第２実施形態のＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャート。 第３実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 第３実施形態の遅延回路の内部構成例を示す回路図。 第３実施形態のＤＣ−ＤＣコンバータの動作を示すタイミングチャート。 （ａ）、（ｂ）は、第３実施形態のＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャート。 （ａ）、（ｂ）は、第３実施形態のＤＣ−ＤＣコンバータの周波数特性を示す特性図。 第４実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。 オフセット電圧生成回路の内部構成例を示す回路図。 電流源の内部構成例を示す回路図。 第４実施形態のＤＣ−ＤＣコンバータの動作を示すタイミングチャート。 変形例のＤＣ−ＤＣコンバータを示すブロック回路図。 変形例の比較器の内部構成例を示す回路図。 変形例の比較器の内部構成例を示す回路図。 変形例のＤＣ−ＤＣコンバータを示すブロック回路図。 変形例のＤＣ−ＤＣコンバータを示すブロック回路図。 電子機器を示す概略構成図。 従来のＤＣ−ＤＣコンバータを示すブロック回路図。

（第１実施形態）
以下、第１実施形態を図１〜図３に従って説明する。
図１に示すように、ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉに基づいてその入力電圧Ｖｉよりも低い出力電圧Ｖｏを生成するコンバータ部２と、そのコンバータ部２を制御する制御回路３とを有している。

まず、コンバータ部２の内部構成例を説明する。
入力電圧Ｖｉの供給される入力端子Ｐｉと、入力電圧Ｖｉよりも低い電位の電源線（ここでは、グランド）との間には、メイン側のトランジスタＴ１と同期側のトランジスタＴ２とが直列に接続されている。なお、メイン側のトランジスタＴ１はＰチャネルＭＯＳトランジスタであり、同期側のトランジスタＴ２はＮチャネルＭＯＳトランジスタである。

トランジスタＴ１は、その第１端子（ソース）が入力端子Ｐｉに接続されるとともに、第２端子（ドレイン）がトランジスタＴ２の第１端子（ドレイン）に接続されている。このトランジスタＴ２の第２端子（ソース）は、グランドに接続されている。

また、トランジスタＴ１の制御端子（ゲート）には制御回路３から制御信号ＤＨが供給されるのに対し、トランジスタＴ２の制御端子（ゲート）には制御回路３から制御信号ＤＬが供給される。これらトランジスタＴ１，Ｔ２は、制御信号ＤＨ，ＤＬに応答して相補的にオンオフする。なお、トランジスタＴ１はスイッチ回路の一例である。

両トランジスタＴ１，Ｔ２間のノードＮ１は、コイルＬ１の第１端子に接続されている。このコイルＬ１の第２端子は、出力電圧Ｖｏを出力する出力端子Ｐｏに接続されている。このように、入力端子Ｐｉと出力端子Ｐｏとの間には、メイン側のトランジスタＴ１とコイルＬ１とが直列に接続されている。また、上記コイルＬ１の第２端子は平滑用コンデンサＣ１の第１端子に接続されるとともに、そのコンデンサＣ１の第２端子はグランドに接続されている。この平滑用コンデンサＣ１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。なお、コイルＬ１に直列に接続される抵抗は、コイルＬ１に含まれる等化直流抵抗ＤＣＲであり、コンデンサＣ１に直列に接続される抵抗は、コンデンサＣ１に含まれる等価直列抵抗ＥＳＲである。

このようなコンバータ部２では、メイン側のトランジスタＴ１がオンし同期側のトランジスタＴ２がオフした場合に、入力電圧Ｖｉと出力電圧Ｖｏとの電位差に応じたコイル電流ＩＬがコイルＬ１に流れる。これにより、コイルＬ１にはエネルギーが蓄積される。また、メイン側のトランジスタＴ１がオフし同期側のトランジスタＴ２がオンすると、コイルＬ１が蓄えたエネルギーを放出するため、そのコイルＬ１に誘導電流（コイル電流ＩＬ）が流れる。このような動作により、入力電圧Ｖｉよりも降圧された出力電圧Ｖｏが生成される。そして、その出力電圧Ｖｏが出力端子Ｐｏに接続される負荷（図示略）に供給される。なお、負荷には出力電流Ｉｏも供給される。

制御回路３は、コンバータ部２から帰還される出力電圧Ｖｏに基づいて、制御信号ＤＨ，ＤＬのパルス幅を調整する。次に、この制御回路３の内部構成例を説明する。
参照電圧生成回路１０には、コンバータ部２から出力電圧Ｖｏが供給される。この参照電圧生成回路１０は、出力電圧Ｖｏに応じて、所定のスロープを有する参照電圧ＶＲ１を生成する。具体的には、参照電圧生成回路１０は、出力電圧Ｖｏの目標値に応じて設定される基準電圧ＶＲ０に対して、オフセットを付加するとともに、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じたスロープを付加して参照電圧ＶＲ１を生成する。本実施形態では、トランジスタＴ１がオフしているオフ期間に、上記スロープが付加される。そして、上記参照電圧ＶＲ１は、比較器２０の非反転入力端子に供給される。

比較器２０の反転入力端子には出力電圧Ｖｏが供給される。この比較器２０は、出力電圧Ｖｏと参照電圧ＶＲ１との比較結果に応じた信号Ｓ１を生成する。
ＲＳ−ＦＦ回路２１は、そのセット端子Ｓに比較器２０の出力端子が接続され、リセット端子Ｒに発振器２２が接続されている。発振器２２は、所定周波数のクロック信号ＣＬＫ（例えば、一定周期で生成されるパルス信号を有する信号）を生成する。上記ＲＳ−ＦＦ回路２１は、セット端子Ｓに供給されるＨレベルの信号Ｓ１に応答して、出力端子ＱからＨレベルの制御信号Ｓ２を出力するとともに、反転出力端子ＸＱからＬレベルの制御信号Ｓ３を出力する。また、ＲＳ−ＦＦ回路２１は、リセット端子Ｒに供給されるＨレベルのクロック信号ＣＬＫに応答して、Ｌレベルの制御信号Ｓ２を出力するとともに、Ｈレベルの制御信号Ｓ３を出力する。すなわち、ＲＳ−ＦＦ回路２１に対して、Ｈレベルの信号Ｓ１はセット信号であるとともに、Ｈレベルのクロック信号ＣＬＫはリセット信号である。そして、ＲＳ−ＦＦ回路２１から出力される制御信号Ｓ２が駆動回路２３に供給されるとともに、制御信号Ｓ３が参照電圧生成回路１０と駆動回路２３に供給される。

駆動回路２３は、ＲＳ−ＦＦ回路２１から入力する制御信号Ｓ２，Ｓ３に基づいて、コンバータ部２のトランジスタＴ１，Ｔ２を相補的にオンオフさせる制御信号ＤＨ，ＤＬを生成する。なお、駆動回路２３において、両トランジスタＴ１，Ｔ２が同時にオンしないように、制御信号ＤＨ，ＤＬにデッドタイムを設定するようにしてもよい。

なお、本実施形態における比較器２０、ＲＳ−ＦＦ回路２１、発振器２２及び駆動回路２３は、スイッチング制御部の一例である。また、本実施形態における出力電圧Ｖｏは、第１帰還電圧及び第２帰還電圧の一例、参照電圧ＶＲ１は第１基準電圧の一例、基準電圧ＶＲ０は第２基準電圧の一例である。

次に、この参照電圧ＶＲ１を生成する参照電圧生成回路１０の内部構成例を説明する。
トランスコンダクタンスアンプ（ｇｍアンプ）１１の反転入力端子には、出力電圧Ｖｏが供給される。ｇｍアンプ１１の非反転入力端子には、第１電源Ｅ１にて生成される基準電圧ＶＲ０が供給される。

上記ｇｍアンプ１１は、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じたアンプ電流Ｉａを生成する。具体的には、ｇｍアンプ１１の相互コンダクタンス（電流変換利得）をｇｍとすると、ｇｍアンプ１１にて生成されるアンプ電流Ｉａは、

と表わすことができる。すなわち、基準電圧ＶＲ０よりも出力電圧Ｖｏが高くなるほど、アンプ電流Ｉａが小さくなる一方、基準電圧ＶＲ０よりも出力電圧Ｖｏが低くなるほど、アンプ電流Ｉａが大きくなる。なお、本実施形態では、ｇｍアンプ１１の電流変換利得ｇｍは高利得に設定されている。

ｇｍアンプ１１の出力端子は、コンデンサＣ２の第１端子に接続されている。このコンデンサＣ２の第２端子は、オフセット電圧Ｖｏｆｆを生成する第２電源Ｅ２のマイナス側端子に接続されている。なお、第２電源Ｅ２のプラス側端子は第１電源Ｅ１のプラス側端子に接続されている。このため、コンデンサＣ２の第２端子（ノードＮ２）の電圧ＶＮ２は、

と表わすことができる。すなわち、電圧ＶＮ２は、基準電圧ＶＲＯに対して、オフセット電圧Ｖｏｆｆが付加（減算）された電圧である。

ｇｍアンプ１１とコンデンサＣ２の間のノードＮ３は、スイッチＳＷ１の第１端子に接続されている。このスイッチＳＷ１の第２端子はノードＮ２に接続されている。すなわち、スイッチＳＷ１は、コンデンサＣ２と並列に接続されている。これらコンデンサＣ２及びスイッチＳＷ１は、アンプ電流Ｉａの積分に応じた変化の割合でノードＮ２の電圧ＶＮ２を変化させて上記参照電圧ＶＲ１を生成する。

詳述すると、スイッチＳＷ１の制御端子には、上記ＲＳ−ＦＦ回路２１の反転出力端子ＸＱから出力される制御信号Ｓ３が供給される。スイッチＳＷ１は、制御信号Ｓ３がＨレベルであるときにオフする一方、制御信号Ｓ３がＬレベルであるときにオンする。このスイッチＳＷ１がオフされると、ｇｍアンプ１１から供給されるアンプ電流ＩａによってコンデンサＣ２が充電される。これにより、コンデンサＣ２の第１端子の電圧は、コンデンサＣ２の第２端子（ノードＮ２）の電圧ＶＮ２からアンプ電流Ｉａに応じた傾斜（＝Ｉａ／Ｃ２）にて上昇する。すなわち、コンデンサＣ２の第１端子の電圧は、出力電圧Ｖｏが基準電圧ＶＲ０に等しくなるように制御された傾斜（アンプ電流Ｉａの積分に応じた変化の割合）にて上昇する。そして、このコンデンサＣ２の第１端子の電圧が参照電圧ＶＲ１として比較器２０の非反転入力端子に供給される。

このように、参照電圧ＶＲ１は、基準電圧ＶＲ０にオフセット電圧Ｖｏｆｆを付加した電圧ＶＮ２に対して、アンプ電流Ｉａに応じた傾斜のスロープ（コンデンサＣ２の充電電圧）が付加された電圧である。ここで、上記オフセット電圧Ｖｏｆｆは、上記比較器２０で比較される、出力電圧Ｖｏと上記スロープが付加される時の参照電圧ＶＲ１（電圧ＶＮ２）との間に電位差を生じさせるための電圧である。具体的には、オフセット電圧Ｖｏｆｆは、出力電圧Ｖｏが基準電圧ＶＲ０に等しくなるように傾斜が制御されたスロープが確実に参照電圧ＶＲ１に付加されるように、そのスロープが付加される時の参照電圧ＶＲ１を基準電圧ＶＲ０からオフセットするための電圧である。さらに、オフセット電圧Ｖｏｆｆは、上記平滑用コンデンサＣ１のリップル成分よりも高い電圧に設定されている。

なお、ｇｍアンプ１１はアンプの一例、コンデンサＣ２とスイッチＳＷ１は第１付加回路の一例、第２電源Ｅ２は第２付加回路の一例である。また、アンプ電流Ｉａはアンプの電流の一例、オフセット電圧Ｖｏｆｆはオフセットの一例である。

次に、このように構成された制御回路３の作用について図２を参照して説明する。なお、図２において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。

参照電圧ＶＲ１が出力電圧Ｖｏよりも高くなると（時刻ｔ１）、比較器２０からＨレベルの信号Ｓ１が出力される。このＨレベルの信号Ｓ１に応答して、ＲＳ−ＦＦ回路２１は、Ｈレベルの制御信号Ｓ２とＬレベルの制御信号Ｓ３とを出力する。そして、駆動回路２３は、そのＨレベルの制御信号Ｓ２及びＬレベルの制御信号Ｓ３に応答してＬレベルの制御信号ＤＨ，ＤＬを生成する。すると、Ｌレベルの制御信号ＤＨに応答してメイン側のトランジスタＴ１がオンされ、Ｌレベルの制御信号ＤＬに応答して同期側のトランジスタＴ２がオフされる。このように、制御回路３は、参照電圧ＶＲ１が出力電圧Ｖｏを横切ると、メイン側のトランジスタＴ１をオンさせるためのＨレベルの制御信号ＤＨを生成する。換言すると、出力電圧Ｖｏと参照電圧ＶＲ１との比較結果に応じてトランジスタＴ１のオンタイミングが設定される。なお、以下の説明では、メイン側のトランジスタＴ１がオンしている時間をオン時間Ｔｏｎという（時刻ｔ１〜ｔ２参照）。

また、上述のようにＲＳ−ＦＦ回路２１からＬレベルの制御信号Ｓ３が出力されると（時刻ｔ１）、参照電圧生成回路１０内のスイッチＳＷ１がオンされる。すると、コンデンサＣ２の両端子間が短絡される。これにより、コンデンサＣ２に蓄えられた電荷が放電されてコンデンサＣ２の第１端子（ノードＮ３）の電圧、つまり参照電圧ＶＲ１がノードＮ２の電圧ＶＮ２にリセットされる。このため、トランジスタＴ１のオン期間における参照電圧ＶＲ１は、電圧ＶＮ２と等しい一定レベルとなる（時刻ｔ１〜ｔ２）。

続いて、発振器２２からＨレベルのクロック信号ＣＬＫが一定周期で出力される（時刻ｔ２）。このＨレベルのクロック信号ＣＬＫに応答して、ＲＳ−ＦＦ回路２１は、Ｌレベルの制御信号Ｓ２とＨレベルの制御信号Ｓ３とを出力する。そして、駆動回路２３は、そのＬレベルの制御信号Ｓ２及びＨレベルの制御信号Ｓ３に応答してＨレベルの制御信号ＤＨ，ＤＬを生成する。すると、Ｈレベルの制御信号ＤＨに応答してメイン側のトランジスタＴ１がオフされ、Ｈレベルの制御信号Ｓ３に応答して同期側のトランジスタＴ２がオンされる。このように、制御回路３は、一定周期毎に、メイン側のトランジスタＴ１をオフさせるためのＬレベルの制御信号ＤＨを生成する。なお、以下の説明では、メイン側のトランジスタＴ１がオフしている時間をオフ時間Ｔｏｆｆという（時刻ｔ２〜ｔ３参照）。

また、上述のようにＲＳ−ＦＦ回路２１からＨレベルの制御信号Ｓ３が出力されると（時刻ｔ２）、参照電圧生成回路１０内のスイッチＳＷ１がオフされる。すると、上記コンデンサＣ２は、ｇｍアンプ１１から供給されるアンプ電流Ｉａにより充電される。これにより、時刻ｔ２〜ｔ３に示すように、トランジスタＴ１のオフ期間に、参照電圧ＶＲ１がアンプ電流Ｉａに応じた傾斜（＝Ｉａ／Ｃ２）にて上昇する。具体的には、オフ期間にアンプ電流Ｉａに応じた傾斜にて上昇する電圧がノードＮ２の電圧ＶＮ２に加算され、その加算された電圧が参照電圧ＶＲ１として比較器２０に供給される。したがって、ノードＮ２の電圧ＶＮ２に加算される電圧をスロープ電圧Ｖｓとすると、参照電圧ＶＲ１は、

と表わすことができる。すなわち、参照電圧ＶＲ１は、基準電圧ＶＲ０からオフセット電圧Ｖｏｆｆが減算された電圧ＶＮ２に対して、アンプ電流Ｉａに応じたスロープを持つスロープ電圧Ｖｓが付加されて生成される。この参照電圧ＶＲ１は、上記式（４）から明らかなように、ｇｍアンプ１１にて生成されるアンプ電流Ｉａの増減に応じてそのスロープの傾斜が変動する。具体的には、図２に示すように、アンプ電流Ｉａが大きくなるほど、参照電圧ＶＲ１のスロープの傾斜が急峻（変化量が大）になる一方、アンプ電流Ｉａが小さくなるほど、参照電圧ＶＲ１のスロープの傾斜が緩やか（変化量が小）になる。

そして、再び参照電圧ＶＲ１が出力電圧Ｖｏを横切ると（時刻ｔ３）、制御回路３は、メイン側のトランジスタＴ１をオンする。このとき、制御回路３では、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じて、その電位差が小さくなるように上記参照電圧ＶＲ１のスロープの傾斜（アンプ電流Ｉａの積分に応じた変化の割合）を調整することで、トランジスタＴ１のオンタイミングを制御している。

次に、ＤＣ−ＤＣコンバータ１（とくに、参照電圧生成回路１０）の動作を図２及び図３に従って説明する。
はじめに、入力電圧Ｖｉと、出力電圧Ｖｏと、トランジスタＴ１のオン時間Ｔｏｎと、トランジスタＴ１のオフ時間Ｔｏｆｆとの関係について説明する。入力電圧Ｖｉと出力電圧Ｖｏが安定しているときの出力電圧Ｖｏは、入力電圧Ｖｉと、メイン側のトランジスタＴ１のオンデューティとに応じた電圧になる。ここで、トランジスタＴ１のオンデューティは、トランジスタＴ１をオンする周期、すなわちスイッチング周期Ｔと、トランジスタＴ１のオン時間Ｔｏｎとの比で表わされる。したがって、出力電圧Ｖｏは、

となる。

スイッチング周期Ｔは、オン時間Ｔｏｎと、オフ時間Ｔｏｆｆとの合計値である。したがって、オン時間Ｔｏｎとオフ時間Ｔｏｆｆはそれぞれ、

と表わすことができる。

次に、入力電圧Ｖｉが上昇する場合のＤＣ−ＤＣコンバータ１の動作を説明する。
図３に示すように、参照電圧ＶＲ１が出力電圧Ｖｏよりも高くなると、比較器２０からＨレベルの信号Ｓ１が出力される。この信号Ｓ１に従ってトランジスタＴ１がオンされる。すなわち、出力電圧Ｖｏの波形と、参照電圧ＶＲ１の波形との交点において、トランジスタＴ１がオンされる。このため、トランジスタＴ１がオフされてからこの交点までの時間がトランジスタＴ１のオフ時間Ｔｏｆｆになる。ここで、入力電圧Ｖｉが上昇すると（破線→実線参照）、上記式（６）からも明らかなように、トランジスタＴ１のオン時間Ｔｏｎが短くなり、オフ時間Ｔｏｆｆが長くなる。

まず、比較例として、基準電圧ＶＲ０に対して、傾斜が固定されたスロープ電圧のみが付加される参照電圧ＶＲ１ａを使用する場合の動作について説明する。図３（ｂ）に示すように、入力電圧Ｖｉが上昇してオフ時間Ｔｏｆｆが長くなる場合には、上記参照電圧ＶＲ１ａのスロープの傾斜が固定であるため、オフ時間Ｔｏｆｆが長くなる分だけオフ時間Ｔｏｆｆにおける参照電圧ＶＲ１ａの電圧変化量が大きくなる。このため、この参照電圧ＶＲ１と交差する出力電圧Ｖｏの電圧値が高くなる。このように、比較例の場合には、出力電圧Ｖｏと参照電圧ＶＲ１ａとの交点における両電圧Ｖｏ，ＶＲ１ａの電圧値がオフ時間Ｔｏｆｆに依存して変動する。したがって、比較例の場合には、図３（ｃ）に示すように、入力電圧Ｖｉの変動（オフ時間Ｔｏｆｆの変動）に応じて、出力電圧Ｖｏが変動する。

これに対し、本実施形態の参照電圧ＶＲ１は、基準電圧ＶＲ０に対して、電圧値が固定のオフセット電圧Ｖｏｆｆと併せて、出力電圧Ｖｏと基準電圧ＶＲ０とが等しくなるように傾斜が制御されたスロープ電圧Ｖｓが付加されている。ここで、入力電圧Ｖｉの上昇に伴ってオフ時間Ｔｏｆｆが長くなると、上述したように、そのオフ時間Ｔｏｆｆの増大に伴って出力電圧Ｖｏが上昇する。このとき、参照電圧生成回路１０内のｇｍアンプ１１は、その出力電圧Ｖｏの上昇を抑えるように、具体的には出力電圧Ｖｏが基準電圧ＶＲ０と等しくなるように、アンプ電流Ｉａの電流値を小さくする。すると、スロープ電圧Ｖｓのスロープ、つまり参照電圧ＶＲ１のスロープの傾斜が緩やかになる。このため、入力電圧Ｖｉの上昇に伴ってオフ時間Ｔｏｆｆが長くなっても、参照電圧ＶＲ１のスロープの傾斜が緩やかになる分だけ、参照電圧ＶＲ１を横切る出力電圧Ｖｏの電圧値の上昇を抑制することができる。

具体的には、参照電圧生成回路１０では、ｇｍアンプ１１による負帰還制御によって、下記式に示すように、オフ時間Ｔｏｆｆにおけるスロープ電圧Ｖｓの変化分がオフセット電圧Ｖｏｆｆの電圧値と等しくなるように、スロープ電圧Ｖｓのスロープの傾斜（アンプ電流Ｉａの電流値）が制御される。

このため、入力電圧Ｖｉと出力電圧Ｖｏとの関係で決まるオフ時間Ｔｏｆｆ（上記式（６）参照）における参照電圧ＶＲ１は、上記式（４）に上記式（７）を代入すると、

となる。したがって、参照電圧ＶＲ１が基準電圧ＶＲ０になった時に、その参照電圧ＶＲ１が出力電圧Ｖｏを横切ることになる。このため、参照電圧ＶＲ１を横切る出力電圧Ｖｏの電圧値は基準電圧ＶＲ０に維持される。換言すると、参照電圧生成回路１０は、参照電圧ＶＲ１のスロープの傾斜を調整することでトランジスタＴ１のオフ時間Ｔｏｆｆを制御し、出力電圧Ｖｏを基準電圧ＶＲ０に維持している。これにより、図２に示すように、入力電圧Ｖｉが変動しても、その変動に伴う出力電圧Ｖｏの変動を抑制することができる（左部分→右部分参照）。このように、本実施形態のＤＣ−ＤＣコンバータ１では、入力電圧Ｖｉが変動しても、略一定の出力電圧Ｖｏを生成することができる。

なお、ここでは詳細な説明を省略するが、入力電圧Ｖｉが低下した場合も同様に、その変動に伴う出力電圧Ｖｏの変動を抑制することができる（例えば、図３（ａ）の実線→破線参照）。

さらに、参照電圧ＶＲ１と出力電圧Ｖｏとの関係をより具体的に説明する。上述したように、参照電圧ＶＲ１が出力電圧Ｖｏを横切った時に、トランジスタＴ１がオンされる。このため、トランジスタＴ１がオンする時の出力電圧Ｖｏは、その時の参照電圧ＶＲ１と等しくなる。したがって、トランジスタＴ１がオンする時の出力電圧Ｖｏは、

と表わすことができる。この式（９）に上記式（２）を代入すると、

となる。本実施形態では、上述したように、ｇｍアンプ１１の電流変換利得ｇｍを高く設定している。具体的には、ｇｍアンプ１１の電流変換利得ｇｍが、

という関係を満たすように高く設定している。この式（１１）から上記式（１０）は、

と近似することができる。すなわち、この式（１２）を満たすようにｇｍアンプ１１の電流変換利得ｇｍを設定することにより、出力電圧Ｖｏを表わす式からオフ時間Ｔｏｆｆの項がキャンセルされ、トランジスタＴ１をオンする時の出力電圧Ｖｏが基準電圧ＶＲ０（一定電圧）と略等しくなる。換言すると、高利得のｇｍアンプ１１によって、出力電圧Ｖｏが基準電圧ＶＲ０と等しくなるように参照電圧ＶＲ１のスロープの傾斜が制御され、出力電圧Ｖｏが基準電圧ＶＲ０で略一定に維持される。詳述すると、本実施形態の参照電圧生成回路１０では、高利得のｇｍアンプ１１によって、出力電圧Ｖｏと基準電圧ＶＲ０の電位差に応じたアンプ電流Ｉａが生成され、その電流Ｉａによって参照電圧ＶＲ１のスロープの傾斜が制御される。このような参照電圧生成回路１０では、ｇｍアンプ１１によって高利得の負帰還が掛かるため、そのｇｍアンプ１１で生成されたアンプ電流Ｉａによって、出力電圧Ｖｏが基準電圧ＶＲ０と等しくなるように参照電圧ＶＲ１のスロープの傾斜が制御される。このように制御されると、トランジスタＴ１のオフ時間Ｔｏｆｆにおける参照電圧ＶＲ１（スロープ電圧Ｖｓ）の変化分がオフセット電圧Ｖｏｆｆの電圧値と等しくなる。このため、出力電圧Ｖｏは、上記式（１２）に示すように、入力電圧Ｖｉ、出力電流Ｉｏやオフ時間Ｔｏｆｆに依存せず、基準電圧ＶＲ０のみに依存した略一定値に維持される。したがって、本実施形態のＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉや出力電流Ｉｏが変動しても、安定した出力電圧Ｖｏを生成することができる。すなわち、ＤＣ−ＤＣコンバータ１では、ラインレギュレーション及びロードレギュレーションを改善することができる。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じて、その電位差が小さくなるようにアンプ電流Ｉａをｇｍアンプ１１で生成し、その電流Ｉａに応じたスロープを基準電圧ＶＲ０に付加して参照電圧ＶＲ１を生成するようにした。このとき、ｇｍアンプ１１によって負帰還が掛かるため、そのｇｍアンプ１１で生成されたアンプ電流Ｉａによって、出力電圧Ｖｏが基準電圧ＶＲ０と等しくなるように参照電圧ＶＲ１のスロープの傾斜が制御される。例えば入力電圧Ｖｉや出力電流Ｉｏの変動に伴ってオフ時間Ｔｏｆｆが長くなっても、そのオフ時間Ｔｏｆｆの変動に伴う出力電圧Ｖｏの上昇を抑えるように参照電圧ＶＲ１のスロープの傾斜が緩やかになるように制御される。したがって、入力電圧Ｖｉや出力電流Ｉｏが変動しても、参照電圧ＶＲ１を横切る時の出力電圧Ｖｏの電圧値が変動することを抑制することができる。換言すると、ラインレギュレーション及びロードレギュレーションを改善することができる。

（２）また、スロープを生成するためのコンデンサＣ２の容量にばらつきがあっても、ｇｍアンプ１１による負帰還制御によって、出力電圧Ｖｏが基準電圧ＶＲ０と等しくなるように参照電圧ＶＲ１のスロープの傾斜が制御されるため、そのスロープの制御によって容量ばらつきを補償することができる。すなわち、コンデンサＣ２の容量にばらつきがある場合には、そのばらつきが存在する分だけ参照電圧ＶＲ１のスロープの傾斜も調整されることになる。このため、コンデンサＣ２の容量にばらつきがあっても、トリミング等によって出力電圧Ｖｏの調整をしたり、参照電圧ＶＲ１のスロープの傾斜を別回路で調整したりする必要がない。したがって、回路規模の増大を好適に抑制することができる。

（３）基準電圧ＶＲ０に対してオフセット電圧Ｖｏｆｆを付加して電圧ＶＮ２を生成し、その電圧ＶＮ２に対してアンプ電流Ｉａに応じた傾斜のスロープを付加して参照電圧ＶＲ１を生成するようにした。このように、基準電圧ＶＲ０に対してスロープを付加する分だけ、そのスロープの付加が開始される時（アンプ電流Ｉａの積分に応じた変化の割合で変化させ始める時）の参照電圧ＶＲ１（電圧ＶＮ２）を基準電圧ＶＲ０からオフセットするようにした。さらに言うと、スロープ付加後の参照電圧ＶＲ１が基準電圧ＶＲ０レベルの出力電圧Ｖｏを横切るように、そのスロープが付加される時の参照電圧ＶＲ１を基準電圧ＶＲ０からオフセットするようにした。これにより、スロープが付加される前において、比較器２０で比較される出力電圧Ｖｏと参照電圧ＶＲ１とが同電位となることを好適に抑制することができる。さらに、上記オフセット電圧Ｖｏｆｆを付加したことにより、出力電圧Ｖｏが基準電圧ＶＲ０と等しくなるように傾斜が制御されたスロープを確実に参照電圧ＶＲ１に付加することができ、出力電圧Ｖｏを基準電圧ＶＲ０に一致した状態で安定させることができる。換言すると、上記オフセット電圧Ｖｏｆｆは、参照電圧ＶＲ１で上記スロープを形成した上で、出力電圧Ｖｏを基準電圧ＶＲ０に一致した状態で安定させるための電圧であるとも言える。

さらには、出力電圧Ｖｏが基準電圧ＶＲ０と一致した状態で安定するため、出力電圧Ｖｏの目標電圧の設定を容易に行うことができる。
（４）基準電圧ＶＲＯに対して、固定電圧であるオフセット電圧Ｖｏｆｆを付加するようにした。これにより、スロープが付加されるノードＮ２の電圧ＶＮ２は、常に一定である。このため、ノードＮ２の電圧ＶＮ２はノイズ耐性に優れている。

（５）制御回路３は、参照電圧ＶＲ１のスロープの傾斜を制御することによって出力電圧Ｖｏを安定化することができる。したがって、出力電圧Ｖｏのリップル成分を必要とせずに、出力電圧Ｖｏを安定化させることができる。このため、等価直列抵抗ＥＳＲの抵抗値が小さいコンデンサ（例えば積層セラミックコンデンサ）を平滑用コンデンサＣ１として用いることができる。この結果、ＤＣ−ＤＣコンバータの小型化及び低コスト化を実現することができる。

（６）出力電圧Ｖｏと参照電圧ＶＲ１とを比較器２０にて常に比較し、その比較結果に応じて即時にメイン側のトランジスタＴ１をスイッチングする制御方式を採用した。この制御方式では、エラーアンプ等を介さずにトランジスタＴ１をスイッチングすることができるため、負荷急変に対して高速応答が可能である。

（第２実施形態）
以下、第２実施形態について、図４〜図６に従って説明する。この実施形態のＤＣ−ＤＣコンバータ１ａは、遅延回路３０を追加した点及びスイッチＳＷ１をＰチャネルＭＯＳトランジスタＴ３に置換した点が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。

図４に示すように、制御回路３ａの遅延回路３０には、ＲＳ−ＦＦ回路２１から制御信号Ｓ３が供給される。この遅延回路３０は、図６に示すように、Ｌレベルの制御信号Ｓ３に応答してＬレベルの遅延信号Ｓｄ１を出力し、Ｈレベルの制御信号Ｓ３に応答してそのＨレベルの制御信号Ｓ３から所定の遅延時間Ｔｄ１だけ遅延してＨレベルの遅延信号Ｓｄ１を出力する。ここで、上記遅延時間Ｔｄ１は、参照電圧生成回路１０ａ内のコンデンサＣ２に蓄積された電荷を放電するための放電時間Ｔｈよりも長くなるように設定されている。そして、図４に示すように、上記遅延信号Ｓｄ１は、参照電圧生成回路１０ａ内のＰチャネルＭＯＳトランジスタＴ３のゲートに供給される。

トランジスタＴ３は、コンデンサＣ２と並列に接続されている。すなわち、トランジスタＴ３の第１端子（ソース）は、コンデンサＣ２の第１端子（ノードＮ３）に接続されている。また、トランジスタＴ３の第２端子（ドレイン）は、コンデンサＣ２の第２端子（ノードＮ２）に接続されている。このトランジスタＴ３は、Ｈレベルの遅延信号Ｓｄ１に応答してオフする一方、Ｌレベルの遅延信号Ｓｄ１に応答してオンする。

参照電圧生成回路１０ａは、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じたスロープを有する参照電圧ＶＲ２を比較器２０の非反転入力端子に出力する。
なお、本実施形態におけるトランジスタＴ３とコンデンサＣ２とは、第１付加回路の一例、コンデンサＣ２は第１コンデンサの一例、トランジスタＴ３は第１スイッチの一例、遅延回路３０はタイミング調整回路の一例である。また、参照電圧ＶＲ２は第１基準電圧の一例、制御信号Ｓ３は制御信号の一例である。

次に、遅延回路３０の内部構成例を図５に従って説明する。
上記ＲＳ−ＦＦ回路２１から出力される制御信号Ｓ３は、ＰチャネルＭＯＳトランジスタＴ３１のゲートに供給されるとともに、インバータ回路３１に供給される。

インバータ回路３１の出力端子は、抵抗Ｒ３１の第１端子に接続されている。抵抗Ｒ３１の第２端子はコンデンサＣ３１の第１端子に接続されるとともに、そのコンデンサＣ３１の第２端子はグランドに接続されている。

抵抗Ｒ３１とコンデンサＣ３１との間のノードＮ４は、トランジスタＴ３１のドレインに接続されている。このトランジスタＴ３１のソースには、バイアス電圧ＶＢが供給される。なお、バイアス電圧ＶＢは、例えば図示しない電源回路により生成された電圧、又は入力電圧Ｖｉである。

また、上記ノードＮ４は、インバータ回路３２の入力端子に接続されている。このインバータ回路３２から上記遅延信号Ｓｄ１が出力される。
次に、このように構成された遅延回路３０の作用について図６を併せ参照して説明する。

ＲＳ−ＦＦ回路２１からＬレベルの制御信号Ｓ３が供給されると（時刻ｔ４）、トランジスタＴ３１がオンされる。すると、インバータ回路３２の入力端子にバイアス電圧ＶＢ（Ｈレベルの信号）が供給されるため、インバータ回路３２からＬレベルの遅延信号Ｓｄ１が直ちに出力される。このように、遅延回路３０は、Ｌレベルの制御信号Ｓ３に基づいて、メイン側のトランジスタＴ１がオフ状態からオン状態にスイッチングするタイミング（時刻ｔ４）でＬレベルの遅延信号Ｓｄ１を直ちに出力する。

なお、このとき、インバータ回路３１は、Ｌレベルの制御信号Ｓ３に応答して、Ｈレベルの信号（例えば、バイアス電圧ＶＢ）を出力する。このため、抵抗Ｒ３１を通じて供給される電流に応じてコンデンサＣ３１に電荷が蓄積され、コンデンサＣ３１の第１端子の電位が上昇する。

続いて、ＲＳ−ＦＦ回路２１から出力される制御信号Ｓ３がＬレベルからＨレベルに遷移すると（時刻ｔ５）、トランジスタＴ３１がオフする。また、Ｈレベルの制御信号Ｓ３に応答してインバータ回路３１からＬレベルの信号（例えば、グランド電位）が出力される。但し、このときのコンデンサＣ３１の第１端子、すなわちノードＮ４の電位がバイアス電圧ＶＢに近い電位となっているため、インバータ回路３２からはＬレベルの遅延信号Ｓｄ１が出力される。そして、コンデンサＣ３１に蓄積された電荷は、抵抗Ｒ３１とコンデンサＣ３１との時定数に応じて放電され、ノードＮ４の電位がグランド電位に近づくと、インバータ回路３２からＨレベルの遅延信号Ｓｄ１が出力される。このように、遅延回路３０は、Ｈレベルの制御信号Ｓ３に基づいて、メイン側のトランジスタＴ１がオン状態からオフ状態にスイッチングするタイミング（時刻ｔ５）から抵抗Ｒ３１とコンデンサＣ３１との時定数に応じた遅延時間Ｔｄ１だけ遅延して、Ｈレベルの遅延信号Ｓｄ１を出力する（時刻ｔ７）。

ここで、遅延回路３０で生成された上記Ｈレベルの遅延信号Ｓｄ１は、参照電圧生成回路１０ａ内のトランジスタＴ３のゲートに供給される。このトランジスタＴ３がＨレベルの遅延信号Ｓｄ１に応答してオフされると、コンデンサＣ２の充電が開始され、参照電圧ＶＲ２がノードＮ２の電圧ＶＮ２からアンプ電流Ｉａに応じた傾斜にて上昇する。すなわち、上記遅延回路３０は、ノードＮ２の電圧ＶＮ２にスロープを付加するタイミングを、メイン側のトランジスタＴ１のオフタイミング（時刻ｔ５）から遅延時間Ｔｄ１だけ遅延させている。換言すると、遅延回路３０は、ノードＮ２の電圧ＶＮ２をアンプ電流Ｉａの積分に応じた変化の割合で変化させる開始タイミングを、メイン側のトランジスタＴ１のオフタイミング（時刻ｔ５）から遅延時間Ｔｄ１だけ遅延させている。

次に、ＤＣ−ＤＣコンバータ１ａの動作を図６に従って説明する。
図６（ａ）に示すように、ＲＳ−ＦＦ回路２１は、出力電圧Ｖｏが参照電圧ＶＲ２よりも低くなったときに比較器２０から入力されるＨレベルの信号Ｓ１に応答して、Ｈレベルの制御信号Ｓ２及びＬレベルの制御信号Ｓ３を出力する（時刻ｔ４参照）。このＨレベルの制御信号Ｓ２に従ってＬレベルの制御信号ＤＨが生成され、そのＬレベルの制御信号ＤＨによってトランジスタＴ１がオンされる。また、Ｌレベルの制御信号Ｓ３に応答して、遅延回路３０からＬレベルの遅延信号Ｓｄ１が直ちに出力される。このＬレベルの遅延信号Ｓｄ１に応答して、トランジスタＴ３がオンされる。すると、コンデンサＣ２に蓄積された電荷が徐々に放電され、参照電圧ＶＲ２が基準電圧ＶＲ０レベルからノードＮ２の電圧ＶＮ２（＝ＶＲ０−Ｖｏｆｆ）に徐々に近づく。なお、このコンデンサＣ２の放電時間Ｔｈは、トランジスタＴ３のオン抵抗とコンデンサＣ２の容量値との時定数によって決まる。

続いて、コンデンサＣ２に蓄積された電荷の放電が完了する前の時刻ｔ５において、Ｈレベルのクロック信号ＣＬＫが出力されると、ＲＳ−ＦＦ回路２１からＬレベルの制御信号Ｓ２及びＨレベルの制御信号Ｓ３が出力される。さらに、Ｌレベルの制御信号Ｓ２に従ってＨレベルの制御信号ＤＨが生成され、そのＨレベルの制御信号ＤＨによってトランジスタＴ１がオフされる。

このとき、比較例として、制御信号Ｓ３がトランジスタＴ３のゲートに直接供給される場合には、上記Ｈレベルの制御信号Ｓ３に応答してトランジスタＴ３がオフされる。このため、図６（ｂ）の時刻ｔ８に示すように、参照電圧ＶＲ２ａ（実線波形）がノードＮ２の電圧ＶＮ２にリセットされる前に、コンデンサＣ２の充電が開始される。これにより、スロープが加算される電圧（時刻ｔ８における参照電圧ＶＲ２ａ）がノードＮ２の電圧ＶＮ２（＝ＶＲ０−Ｖｏｆｆ）よりも高くなる。その結果、オン時間Ｔｏｎ中に電圧ＶＮ２にリセットされる参照電圧ＶＲ２ｂ（破線波形参照）の場合と比べて、トランジスタＴ１がオフされてから参照電圧が出力電圧Ｖｏを横切るまでの時間、つまりトランジスタＴ１のオフ時間Ｔｏｆｆが短くなる。したがって、この場合には、入力電圧Ｖｉや出力電流Ｉｏが一定であっても、上記オフ時間Ｔｏｆｆの短縮化に起因してトランジスタＴ１のオンデューティを一定に維持することができない。このような問題は、入力電圧Ｖｉが出力電圧Ｖｏよりも十分に高くなった場合に（Ｖｉ≫Ｖｏ）、トランジスタＴ１のオン時間Ｔｏｎが極めて短くなり、そのオン時間ＴｏｎがコンデンサＣ２の放電時間Ｔｈよりも短くなるときに発生する。より具体的には、トランジスタＴ３のオンする時間がコンデンサＣ２の放電時間Ｔｈよりも短くなる場合に、上述した問題が発生する。

これに対し、本実施形態のＤＣ−ＤＣコンバータ１ａでは、Ｈレベルの制御信号Ｓ３を遅延時間Ｔｄ１だけ遅延させてトランジスタＴ３のゲートに供給するようにした。すなわち、ノードＮ２の電圧ＶＮ２にスロープを付加するタイミングを、トランジスタＴ１のオフタイミングからコンデンサＣ２の放電時間Ｔｈよりも長い遅延時間Ｔｄ１だけ遅延させるようにした。これにより、図６（ａ）に示すように、オン時間ＴｏｎがコンデンサＣ２の放電時間Ｔｈよりも短くなる場合であっても、上記遅延時間Ｔｄ１によってトランジスタＴ３がオンする時間を放電時間Ｔｈよりも長くすることができる。したがって、図６（ａ）に示すように、常にコンデンサＣ２の放電が完了した後に、遅延信号Ｓｄ１がＨレベルに立ち上がってトランジスタＴ３がオフされ、コンデンサＣ２の充電が開始される（時刻ｔ７）。すなわち、常にコンデンサＣ２の放電が完了した後に、スロープの付加が開始される。このため、スロープが付加される電圧が常にノードＮ２の電圧ＶＮ２（＝ＶＲ０−Ｖｏｆｆ）となる。これにより、入力電圧Ｖｉや出力電流Ｉｏが一定であれば、トランジスタＴ１のオンデューティを一定に維持することができる。この結果、トランジスタＴ１のオンデューティの変動に起因する、出力電圧Ｖｏの発振やレギュレーションの悪化等の問題の発生を抑制することができる。

続いて、上述のようにコンデンサＣ２の充電が開始されると（時刻ｔ７）、参照電圧ＶＲ２は、電圧ＶＮ２から所定の傾斜（＝Ｉａ／Ｃ２）にて上昇する。すなわち、トランジスタＴ１のオフタイミングから上記遅延時間Ｔｄ１経過後に、アンプ電流Ｉａに応じた傾斜のスロープ電圧ＶｓがノードＮ２の電圧ＶＮ２に付加される。そして、このスロープ電圧Ｖｓは、トランジスタＴ３がオフしている時間、つまりコンデンサＣ２の充電時間Ｔｃだけ電圧ＶＮ２に付加される。ここで、コンデンサＣ２の充電時間Ｔｃは、図６（ａ）に示すように、トランジスタＴ１のオフ時間Ｔｏｆｆから遅延時間Ｔｄ１分だけ短い時間となる（Ｔｃ＝Ｔｏｆｆ−Ｔｄ１）。したがって、本実施形態の参照電圧ＶＲ２は、上記式（４）に代わって、

と表わすことができる。さらに、トランジスタＴ１がオンする時の出力電圧Ｖｏは、

と表わすことができる。このとき、参照電圧生成回路１０ａでは、ｇｍアンプ１１による負帰還制御によって、コンデンサＣ２の充電時間Ｔｃにおけるスロープ電圧Ｖｓの変化分がオフセット電圧Ｖｏｆｆの電圧値と等しくなるように、スロープ電圧Ｖｓのスロープの傾斜が制御される。すなわち、ｇｍアンプ１１による負帰還制御によって、

となるように、アンプ電流Ｉａの電流値が制御される。このため、入力電圧Ｖｉと出力電圧Ｖｏとの関係で決まるオフ時間Ｔｏｆｆ（上記式（６）参照）において、基準電圧ＶＲ０レベルとなった参照電圧ＶＲ２が出力電圧Ｖｏを横切ることになる。これにより、本実施形態のＤＣ−ＤＣコンバータ１ａでは、オン時間Ｔｏｎ中にコンデンサＣ２の放電が完了し、且つコンデンサＣ２の充電時間がオフ時間Ｔｏｆｆと等しい場合（破線波形）と略同様のオンデューティに維持することができる。すなわち、遅延回路３０を追加しても、その遅延回路３０の遅延時間Ｔｄ１に起因してトランジスタＴ１のオンデューティが変動することはほとんどない。換言すると、遅延回路３０の遅延時間Ｔｄ１は、トランジスタＴ１のオンデューティにほとんど影響を及ぼさない。

なお、図６（ａ）に示すように、参照電圧ＶＲ２のスロープの傾斜は、破線波形で示した参照電圧ＶＲ２ｂ、つまり上記式（４）で算出される参照電圧ＶＲ２ｂのスロープの傾斜よりも急峻になっている。これは、参照電圧ＶＲ２では、コンデンサＣ２の充電時間Ｔｃが遅延時間Ｔｄ１分だけ短くなることに伴って、ｇｍアンプ１１にて生成されるアンプ電流Ｉａの電流値が大きくなるためである。

以上説明したように、実施形態によれば第１実施形態の（１）〜（６）の作用効果に加えて以下の効果を奏する。
（７）ノードＮ２の電圧ＶＮ２にスロープを付加するタイミングを、メイン側のトランジスタＴ１のオフタイミングから遅延時間Ｔｄ１だけ遅延させるようにした。さらに、上記遅延時間Ｔｄ１を、コンデンサＣ２の放電時間Ｔｈよりも長く設定するようにした。これにより、オン時間ＴｏｎがコンデンサＣ２の放電時間Ｔｈよりも短くなる場合であっても、常に、スロープを生成するためのコンデンサＣ２の放電が完了した後に、上記電圧ＶＮ２に対するスロープの付加を開始することができる。したがって、スロープが加算される電圧（電圧上昇が開始される時の電圧）を、常にノードＮ２の電圧ＶＮ２に維持することができる。このため、入力電圧Ｖｉや出力電流Ｉｏが一定であれば、トランジスタＴ１のオンデューティを略一定に維持することができる。

（第３実施形態）
以下、第３実施形態について、図７〜図１１に従って説明する。この実施形態のＤＣ−ＤＣコンバータ１ｂは、遅延回路３０が遅延回路４０に置換されている点が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。

図７に示すように、制御回路３ｂの遅延回路４０には、ＲＳ−ＦＦ回路２１からの制御信号Ｓ３と併せて、入力電圧Ｖｉが供給される。この遅延回路４０は、Ｌレベルの制御信号Ｓ３に応答してＬレベルの遅延信号Ｓｄ２を直ちに出力する。また、遅延回路４０は、Ｈレベルの制御信号Ｓ３に応答して、そのＨレベルの制御信号Ｓ３から入力電圧Ｖｉに依存した遅延時間Ｔｄ２だけ遅延してＨレベルの遅延信号Ｓｄ２を出力する。ここで、上記遅延時間Ｔｄ２は、参照電圧生成回路１０ｂ内のコンデンサＣ２の放電時間よりも長くなるように設定した時間であり、且つ入力電圧Ｖｉに依存して変化する時間である。より具体的には、遅延回路４０は、入力電圧Ｖｉの変動に伴ってトランジスタＴ１のオフ時間Ｔｏｆｆが変動しても、コンデンサＣ２の充電時間Ｔｃ（図１０（ａ）参照）が一定になるように、上記遅延時間Ｔｄ２を制御する。換言すると、遅延回路４０は、アンプ電流Ｉａの積分に応じた変化の割合で参照電圧ＶＲ１を変化させる期間が一定になるように、上記遅延時間Ｔｄ２を制御する。

参照電圧生成回路１０ｂは、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じたスロープを有する参照電圧ＶＲ３を比較器２０の非反転入力端子に出力する。
なお、遅延回路４０はタイミング調整回路の一例、参照電圧ＶＲ３は第１基準電圧の一例である。

次に、遅延回路４０の内部構成例を図８に従って説明する。
抵抗Ｒ４１の第１端子には、入力電圧Ｖｉが供給される入力端子Ｐｉが接続されている。抵抗Ｒ４１の第２端子は抵抗Ｒ４２の第１端子に接続されるとともに、その抵抗Ｒ４２の第２端子はグランドに接続されている。これら抵抗Ｒ４１，Ｒ４２間の接続点は、比較器４１の反転入力端子に接続されている。このため、比較器４１の反転入力端子には、入力電圧Ｖｉが抵抗Ｒ４１，Ｒ４２によって分圧された分圧電圧Ｖ１が供給される。

電流源４２は、電流Ｉ１を流す。この電流源４２は、その第１端子にバイアス電圧ＶＢが供給されるとともに、第２端子にコンデンサＣ４１の第１端子が接続されている。このコンデンサＣ４１の第２端子はグランドに接続されている。

電流源４２とコンデンサＣ４１との間の接続点は、比較器４１の非反転入力端子に接続されている。このため、比較器４１の非反転入力端子には、コンデンサＣ４１の第１端子の電圧、すなわちコンデンサＣ４１の充電電圧Ｖ２が供給される。

また、電流源４２とコンデンサＣ４１との間の接続点は、スイッチＳＷ４１の第１端子にも接続されている。このスイッチＳＷ４１の第２端子はグランドに接続されている。すなわち、スイッチＳＷ４１は、コンデンサＣ４１と並列に接続されている。

スイッチＳＷ４１の制御端子には、図７に示すＲＳ−ＦＦ回路２１から制御信号Ｓ３が供給される。このスイッチＳＷ４１は、制御信号Ｓ３がＨレベルであるときにオフする一方、制御信号Ｓ３がＬレベルであるときにオンする。すなわち、スイッチＳＷ４１は、メイン側のトランジスタＴ１のオン期間にオンする一方、トランジスタＴ１のオフ期間にオフする。

上記比較器４１は、分圧電圧Ｖ１と充電電圧Ｖ２との比較結果に応じたレベルの遅延信号Ｓｄ２を生成する。この遅延信号Ｓｄ２は、図７に示す参照電圧生成回路１０ｂのトランジスタＴ３のゲートに供給される。

次に、このように構成された遅延回路４０の作用について図９に従って説明する。
ＲＳ−ＦＦ回路２１から出力される制御信号Ｓ３がＨレベルからＬレベルに立ち下がると（時刻ｔ９）、スイッチＳＷ４１がオンされる。すると、コンデンサＣ４１の両端子間が短絡される。これにより、コンデンサＣ４１に蓄えられた電荷が放電されてコンデンサＣ２の充電電圧Ｖ２がグランドレベルにリセットされる。このとき、充電電圧Ｖ２が分圧電圧Ｖ１よりも低くなるため、比較器４１からはＬレベルの遅延信号Ｓｄ２が直ちに出力される。このように、遅延回路４０は、Ｌレベルの制御信号Ｓ３に基づいて、メイン側のトランジスタＴ１のオンタイミング（時刻ｔ９）でＬレベルの遅延信号Ｓｄ２を直ちに出力する。

一方、ＲＳ−ＦＦ回路２１から出力される制御信号Ｓ３がＬレベルからＨレベルに遷移すると（時刻ｔ１０）、スイッチＳＷ４１がオフされる。すると、コンデンサＣ４１は、電流源４２が流す電流Ｉ１による充電を開始する。これにより、Ｈレベルの制御信号ＤＨに応答してトランジスタＴ１がオフしているオフ期間に、充電電圧Ｖ２が固定の傾斜（＝Ｉ１／Ｃ４１）にて上昇する。この充電電圧Ｖ２が分圧電圧Ｖ１よりも高くなると（時刻ｔ１１）、比較器４１からＨレベルの遅延信号Ｓｄ２が出力される。すなわち、Ｈレベルの制御信号Ｓ３が入力されてから充電電圧Ｖ２が分圧電圧Ｖ１を横切るまでの時間が遅延時間Ｔｄ２となる（時刻ｔ１０〜ｔ１１参照）。ここで、充電電圧Ｖ２の傾斜は固定であるため、入力電圧Ｖｉが高くなると分圧電圧Ｖ１が高くなり、充電電圧Ｖ２が分圧電圧Ｖ１を横切るまでの時間Ｔｄ２が長くなる。一方、入力電圧Ｖｉが低くなると分圧電圧Ｖ１が低くなり、充電電圧Ｖ２が分圧電圧Ｖ１を横切るまでの時間Ｔｄ２が短くなる。すなわち、遅延回路４０の遅延時間Ｔｄ２は、入力電圧Ｖｉに比例してその時間が増減される。このように、遅延回路４０は、Ｈレベルの制御信号Ｓ３に基づいて、メイン側のトランジスタＴ１のオフタイミング（時刻ｔ１０）から入力電圧Ｖｉに比例した遅延時間Ｔｄ２だけ遅延して、Ｈレベルの遅延信号Ｓｄ２を出力する。

ここで、遅延回路４０で生成されたＨレベルの遅延信号Ｓｄ２は、参照電圧生成回路１０ｂ内のトランジスタＴ３のゲートに供給される。このトランジスタＴ３がＨレベルの遅延信号Ｓｄ２に応答してオフされると、コンデンサＣ２の充電が開始され、参照電圧ＶＲ３がノードＮ２の電圧ＶＮ２からアンプ電流Ｉａに応じた傾斜にて上昇する。すなわち、上記遅延回路４０は、ノードＮ２の電圧ＶＮ２にスロープを付加するタイミングを、メイン側のトランジスタＴ１のオフタイミング（時刻ｔ１０）から遅延時間Ｔｄ２だけ遅延させている。

これにより、上記コンデンサＣ２の充電時間Ｔｃは、図９に示すように、トランジスタＴ１のオフ時間Ｔｏｆｆから遅延時間Ｔｄ２を引いた時間となる（Ｔｃ＝Ｔｏｆｆ−Ｔｄ２）。このため、上述のように入力電圧Ｖｉに比例して遅延時間Ｔｄ２を変化させることにより、入力電圧Ｖｉの変動に伴ってオフ時間Ｔｏｆｆが変動しても、コンデンサＣ２の充電時間Ｔｃの変動を抑制することができる。これにより、入力電圧Ｖｉの変動に伴う参照電圧ＶＲ３の傾斜の変動が抑制されるため、ＤＣ−ＤＣコンバータ１ｂの負帰還ループの利得の変動を抑制することができる。

以下に、その理由について図１０及び図１１を併せ参照して詳述する。なお、図１１（ａ）には、周波数に対するＤＣ−ＤＣコンバータの負帰還ループの利得Ｇａｉｎの変化を表わすゲイン曲線が示され、図１１（ｂ）には、周波数に対する利得Ｇａｉｎの位相の変化を表わす位相曲線が示されている。

まず、ＤＣ−ＤＣコンバータ１ｂの負帰還ループの利得は、入力電圧Ｖｉに比例するとともに、参照電圧ＶＲ３のスロープの傾斜の逆数に比例する。ここで、参照電圧ＶＲ３は、

と表わすことができる。したがって、ＤＣ−ＤＣコンバータ１ｂの負帰還ループの利得をＧａｉｎとすると、

という関係式で表わすことができる。なお、ｇｍアンプ１１の電流変換利得ｇｍは、上記利得Ｇａｉｎには影響しない。

上記式（１７）から明らかなように、入力電圧Ｖｉが高くなるほどＤＣ−ＤＣコンバータ１ｂの利得Ｇａｉｎが高くなり、参照電圧ＶＲ３の傾斜が緩やかになるほどＤＣ−ＤＣコンバータ１ｂの利得Ｇａｉｎが高くなる。例えば比較例として、図１０（ｂ）に示すように、入力電圧Ｖｉが高くなったときに、参照電圧ＶＲ３ａの傾斜が緩やかになると（破線→実線参照）、２つの要因（入力電圧Ｖｉの上昇と参照電圧ＶＲ３ａの傾斜変動）に起因して利得Ｇａｉｎが高くなる。具体的には、図１１に示すように、入力電圧Ｖｉの上昇に伴って参照電圧ＶＲ３ａの傾斜が緩やかになったときの利得Ｇ２は、入力電圧Ｖｉの上昇に関わらず参照電圧の傾斜が固定である場合の利得Ｇ１よりも高くなる。このとき、利得Ｇ２が０ｄＢのときの位相Ｐ２は、利得Ｇ１が０ｄＢのときの位相Ｐ１よりも小さくなるため、位相余裕が小さくなる。このため、比較例では、ＤＣ−ＤＣコンバータが発振し易くなり動作が不安定になるという問題が発生する。

これに対し、本実施形態のＤＣ−ＤＣコンバータ１ｂでは、遅延回路４０の遅延時間Ｔｄ２を、入力電圧Ｖｉに比例して変動させるようにした。具体的には、遅延回路４０は、入力電圧Ｖｉの変動に関わらずにコンデンサＣ２の充電時間Ｔｃが一定となるように、遅延時間Ｔｄ２を調整している。換言すると、遅延回路４０では、このように遅延時間Ｔｄ２が調整されるように、抵抗Ｒ４１，Ｒ４２の抵抗値、電流Ｉ１の電流値やコンデンサＣ４１の容量値が設定されている。このため、図１０（ａ）に示すように、入力電圧Ｖｉが高くなった場合には（破線→実線）、入力電圧Ｖｉの上昇に伴ってトランジスタＴ１のオフ時間Ｔｏｆｆが長くなる分だけ遅延時間Ｔｄ２も長くなる。具体的には、入力電圧Ｖｉの上昇に伴ってトランジスタＴ１のオフ時間Ｔｏｆｆが時間ΔＴだけ長くなった場合には、入力電圧Ｖｉの上昇に伴って遅延時間Ｔｄ２も時間ΔＴだけ長くなる。これにより、入力電圧Ｖｉの上昇に伴ってコンデンサＣ２の充電時間Ｔｃが長くなることが抑制され、その充電時間Ｔｃが略一定に維持される。この結果、入力電圧Ｖｉが上昇しても、ｇｍアンプ１１によって生成されるアンプ電流Ｉａの電流値、つまり参照電圧ＶＲ３のスロープの傾斜を略一定に維持することができ、ＤＣ−ＤＣコンバータ１ｂの負帰還ループの利得Ｇａｉｎの変動を抑制することができる。具体的には、本実施形態のＤＣ−ＤＣコンバータ１ｂでは、入力電圧Ｖｉが上昇しても、ＤＣ−ＤＣコンバータ１ｂの負帰還ループの利得Ｇａｉｎが１つの要因（入力電圧Ｖｉの上昇）のみに起因して上昇するため、利得Ｇ２まで上昇せず、上記利得Ｇ１と略等しい値になる。すなわち、入力電圧Ｖｉの上昇に伴って参照電圧ＶＲ３ａの傾斜が緩やかになる場合に比べてＤＣ−ＤＣコンバータ１ｂの利得Ｇａｉｎの上昇を抑制することができる。

以上説明した実施形態によれば、第１実施形態の（１）〜（６）と、第２実施形態の（７）の作用効果に加えて以下の効果を奏する。
（８）ノードＮ２の電圧ＶＮ２にスロープを付加するタイミングを、メイン側のトランジスタＴ１のオフタイミングから入力電圧Ｖｉに比例した遅延時間Ｔｄ２だけ遅延させるようにした。これにより、入力電圧Ｖｉの変動に伴ってコンデンサＣ２の充電時間Ｔｃが変動することを抑制することができる。したがって、参照電圧ＶＲ３のスロープの傾斜の変動が抑制されるため、入力電圧Ｖｉの変動に伴うＤＣ−ＤＣコンバータ１ｂの利得Ｇａｉｎの変動を抑制することができる。この結果、位相余裕が小さくなることを抑制でき、ＤＣ−ＤＣコンバータ１ｂを安定して動作させることができる。

（第４実施形態）
以下、第４実施形態について、図１２〜図１５に従って説明する。この実施形態のＤＣ−ＤＣコンバータ１ｃは、第２電源Ｅ２がオフセット電圧生成回路５０に置換されている点が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。

上記第３実施形態の制御回路３ｂでは、遅延回路４０の遅延時間Ｔｄ２を入力電圧Ｖｉに依存させることにより、ＤＣ−ＤＣコンバータ１ｂの負帰還ループの利得Ｇａｉｎの変動を抑制するようにした。これに対し、本実施形態の制御回路３ｃでは、基準電圧ＶＲ０から減算するオフセット電圧を入力電圧Ｖｉに依存させることにより、ＤＣ−ＤＣコンバータ１ｃの負帰還ループの利得Ｇａｉｎの変動を抑制するようにした。

図１２に示すように、参照電圧生成回路１０ｃのオフセット電圧生成回路５０には、第１電源Ｅ１から基準電圧ＶＲ０が供給されるとともに、入力電圧Ｖｉが供給される。このオフセット電圧生成回路５０は、入力電圧Ｖｉに依存したオフセット電圧Ｖｏｆ１（図１３参照）を生成するとともに、基準電圧ＶＲ０から上記オフセット電圧Ｖｏｆ１を減算した電圧ＶＮ２１を生成する。そして、オフセット電圧生成回路５０は、生成した電圧ＶＮ２１をノードＮ２に出力する。

参照電圧生成回路１０ｃは、ノードＮ２の電圧ＶＮ２１に、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じたスロープを付加して参照電圧ＶＲ４を生成し、その参照電圧ＶＲ４を比較器２０の非反転入力端子に出力する。

なお、オフセット電圧生成回路５０は第２付加回路の一例、オフセット電圧Ｖｏｆ１はオフセットの一例、オフセット電圧Ｖｏｆ１の電圧値はオフセット量の一例、参照電圧ＶＲ４は第１基準電圧の一例である。

次に、オフセット電圧生成回路５０の内部構成例を図１３及び図１４に従って説明する。
図１３に示すように、オペアンプ５１の非反転入力端子には、基準電圧ＶＲ０が供給される。このオペアンプ５１の出力端子は、抵抗Ｒ５１を介して当該オペアンプ５１の反転入力端子に接続されている。

抵抗Ｒ５１には、電流源５２から入力電圧Ｖｉに比例した電流Ｉｏｆｆが供給される。このため、抵抗Ｒ５１と電流源５２との間の接続点の電圧、つまりオフセット電圧Ｖｏｆ１は、

となる。すなわち、オフセット電圧Ｖｏｆ１は、入力電圧Ｖｉに比例して電圧値が変動する。

そして、上記オペアンプ５１は、基準電圧ＶＲ０からオフセット電圧Ｖｏｆ１を減算した電圧ＶＮ２１をノードＮ２に出力する。すなわち、電圧ＶＮ２１は、

と表わすことができる。

次に、電流源５２の内部構成例を図１４に従って説明する。
抵抗Ｒ５２の第１端子には、入力電圧Ｖｉが供給される入力端子Ｐｉが接続されている。抵抗Ｒ５２の第２端子は抵抗Ｒ５３の第１端子に接続されるとともに、その抵抗Ｒ５３の第２端子はグランドに接続されている。これら抵抗Ｒ５２，Ｒ５３間の接続点は、オペアンプ５３の非反転入力端子に接続されている。このため、オペアンプ５３の非反転入力端子には、入力電圧Ｖｉが抵抗Ｒ５２，Ｒ５３によって分圧された分圧電圧Ｖ３が供給される。

このオペアンプ５３の出力端子はＮチャネルＭＯＳトランジスタＴ５１のゲートに接続されている。トランジスタＴ５１は、そのドレインがＰチャネルＭＯＳトランジスタＴ５２のドレインに接続されるとともに、ソースがオペアンプ５３の反転入力端子と抵抗Ｒ５４の第１端子とに接続されている。その抵抗Ｒ５４の第２端子はグランドに接続されている。

上記オペアンプ５３は、反転入力端子の電圧を入力電圧Ｖｉの分圧電圧Ｖ３と等しくするように、トランジスタＴ５１を制御する。すなわち、抵抗Ｒ５４の第１端子の電圧が分圧電圧Ｖ３になるように制御される。したがって、抵抗Ｒ５４の両端子間には、この抵抗Ｒ５４の抵抗値と、両端子間の電位差（分圧電圧Ｖ３）とに応じた電流Ｉ２が流れる。すなわち、電流Ｉ２は、入力電圧Ｖｉに比例した電流となる。

上記トランジスタＴ５２は、そのソースにバイアス電圧ＶＢが供給されるとともに、ゲートが同トランジスタＴ５２のドレインとＰチャネルＭＯＳトランジスタＴ５３のゲートに接続されている。そのトランジスタＴ５３のソースにはバイアス電圧ＶＢが供給される。したがって、トランジスタＴ５２とトランジスタＴ５３とは、カレントミラー回路に含まれる。このカレントミラー回路は、両トランジスタＴ５２，Ｔ５３の電気的特性に応じて、抵抗Ｒ５４に流れる電流Ｉ２に比例した電流ＩｏｆｆをトランジスタＴ５３に流す。

そして、上記トランジスタＴ５３のドレインが図１３に示す抵抗Ｒ５１の第２端子に接続され、入力電圧Ｖｉに比例した電流Ｉｏｆｆが抵抗Ｒ５１に供給される。
このように、オフセット電圧生成回路５０は、入力電圧Ｖｉに比例した電流Ｉｏｆｆに応じて、入力電圧Ｖｉに比例したオフセット電圧Ｖｏｆ１を生成し、そのオフセット電圧Ｖｏｆ１を基準電圧ＶＲ０から減算して電圧ＶＮ２１を生成する。具体的には、オフセット電圧生成回路５０は、入力電圧Ｖｉの変動に関わらずに参照電圧ＶＲ４のスロープの傾斜が一定となるようにオフセット電圧Ｖｏｆ１及び電圧ＶＮ２１を生成する。さらに言うと、オフセット電圧生成回路５０では、このようなオフセット電圧Ｖｏｆ１及び電圧ＶＮ２１が生成されるように、抵抗Ｒ５１〜Ｒ５４の抵抗値やトランジスタＴ５２，Ｔ５３のサイズ比等が設定されている。

次に、ＤＣ−ＤＣコンバータ１ｃの動作を図１５に従って説明する。
入力電圧Ｖｉが上昇すると（破線→実線）、オフ時間Ｔｏｆｆが長くなり、トランジスタＴ３がオフする時間、つまりコンデンサＣ２の充電時間Ｔｃ（＝Ｔｏｆｆ−Ｔｄ１）が長くなる。このとき、入力電圧Ｖｉの上昇に伴ってオフセット電圧Ｖｏｆ１も上昇する（破線→実線）。このため、スロープ電圧Ｖｓが付加される電圧ＶＮ２１（＝ＶＲ０−Ｖｏｆ１）が低下する。すなわち、基準電圧ＶＲ０と、スロープが付加される時の参照電圧ＶＲ４との電位差が大きくなる。したがって、基準電圧ＶＲ０と参照電圧ＶＲ４とを等しくするためのスロープ電圧Ｖｓの変化量が大きくなる。この結果、図１５に示すように、入力電圧Ｖｉの上昇に伴ってコンデンサＣ２の充電時間Ｔｃが長くなっても、参照電圧ＶＲ４の傾斜が変動する（緩やかになる）ことを抑制することができる。これにより、ＤＣ−ＤＣコンバータ１ｃの負帰還ループの利得Ｇａｉｎの変動を抑制することができる。

以上説明した本実施形態によれば、上記第３実施形態と同様の効果を奏する。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。

・上記各実施形態では、基準電圧ＶＲ０に対してオフセット電圧Ｖｏｆｆ，Ｖｏｆ１を付加するようにした。しかし、比較器２０で比較される出力電圧Ｖｏとスロープを付加する時の参照電圧ＶＲ１〜ＶＲ４との間に電位差が生じるようにオフセット電圧が付加されるのであれば、その付加方法は特に限定されない。以下に、第１実施形態のＤＣ−ＤＣコンバータ１を変形したＤＣ−ＤＣコンバータ１ｄについて説明する。

例えば図１６に示されるように、出力電圧Ｖｏと参照電圧ＶＲ５とを比較する比較器６０にＤＣオフセットを付加するようにしてもよい。すなわち、この比較器６０は、２つの入力端子間にオフセット電圧Ｖｏｆ２を有している。比較器６０は、参照電圧生成回路１０ｄで生成される参照電圧ＶＲ５（＝ＶＲ０＋Ｖｓ）からオフセット電圧Ｖｏｆ２だけ低い電圧ＶＲ５ａ（＝ＶＲ０＋Ｖｓ−Ｖｏｆ２）と出力電圧Ｖｏとを比較する。そして、比較器６０は、出力電圧Ｖｏが電圧ＶＲ５ａよりも高いときにＬレベルの信号Ｓ１ａを出力し、出力電圧Ｖｏが電圧ＶＲ５ａよりも低いときにＨレベルの信号Ｓ１ａを出力する。したがって、このような構成であっても、上記第１実施形態と同様の作用効果を奏する。なお、本変形例におけるオフセット電圧Ｖｏｆ２はオフセットの一例、参照電圧ＶＲ５は第１基準電圧の一例である。

上述したオフセット電圧Ｖｏｆ２は、比較器６０の入力端子から出力端子までの電流バランス又は電圧バランスを崩すことによって付加することができる。以下、その具体的な付加方法について説明する。

まず、比較器６０の内部構成例を図１７に従って説明する。
差動入力回路６１内の入力トランジスタＴ６１，Ｔ６２は互いにソースが接続され、そのソースが電流源６２に接続されている。入力トランジスタＴ６１のゲートには、出力電圧Ｖｏが供給される反転入力端子−ＩＮが接続されている。入力トランジスタＴ６２のゲートには、参照電圧ＶＲ５が供給される非反転入力端子＋ＩＮが接続されている。これら入力トランジスタＴ６１，Ｔ６２のドレインはそれぞれ、カレントミラー回路に含まれるＮチャネルＭＯＳトランジスタＴ６３，Ｔ６４のドレインに接続されている。また、トランジスタＴ６３，Ｔ６４は、それらのゲートがトランジスタＴ６３のドレインに接続されるとともに、それらのソースがグランドに接続されている。

トランジスタＴ６２，Ｔ６４間の接続点は、ＮチャネルＭＯＳトランジスタＴ６５のゲートに接続されている。このトランジスタＴ６５は、ソースがグランドに接続されるとともに、ドレインが電流源６３に接続されている。これらトランジスタＴ６５と電流源６３との間の接続点が出力端子ＯＵＴに接続されている。そして、出力端子ＯＵＴから信号Ｓ１ａが出力される。

このように構成された比較器６０において、入力トランジスタＴ６１，Ｔ６２の素子サイズを異なるサイズに設定する。具体的には、出力電圧Ｖｏがゲートに供給される入力トランジスタＴ６１の素子サイズを、参照電圧ＶＲ１がゲートに供給される入力トランジスタＴ６２の素子サイズよりも大きくする。これにより、比較器６０にＤＣオフセット（オフセット電圧Ｖｏｆ２）を付加することができる。なお、この場合には、上記入力トランジスタＴ６１，Ｔ６２が第２付加回路として機能する。

また、図１８に示されるように、入力トランジスタＴ６１のソースに抵抗Ｒ６１を接続し、入力トランジスタＴ６２のソースに上記抵抗Ｒ６１よりも高抵抗である抵抗Ｒ６２を接続するようにしてもよい。この構成によっても、比較器６０にＤＣオフセット（オフセット電圧Ｖｏｆ２）を付加することができる。さらに、上記抵抗Ｒ６１，Ｒ６２を可変抵抗とし、その抵抗値を入力電圧Ｖｉに依存させて可変させるようにしてもよい。このようにすれば、比較器６０に付加されるオフセット電圧Ｖｏｆ２を入力電圧Ｖｉに依存させて可変させることができる。なお、この場合には、上記抵抗Ｒ６１，Ｒ６２が第２付加回路として機能する。

・あるいは、出力電圧Ｖｏにオフセット電圧Ｖｏｆｆ，Ｖｏｆ１を付加するようにしてもよい。
・また、図１９に示されるように、第１電源Ｅ１とは別の第３電源Ｅ３から供給される基準電圧Ｖｒにスロープを付加するようにしてもよい。但し、この基準電圧Ｖｒは、基準電圧ＶＲ０に応じて設定される電圧であり、具体的には基準電圧ＶＲ０よりもオフセット電圧に相当する電圧分だけ低く設定された電圧である。したがって、この変形例における第３電源Ｅ３は第２付加回路の一例であり、基準電圧ＶＲ０と基準電圧Ｖｒとの差電圧はオフセットの一例である。

・上記各実施形態におけるオフセット電圧Ｖｏｆｆ，Ｖｏｆ１，Ｖｏｆ２の付加を省略してもよい。
・上記各実施形態では、基準電圧ＶＲ０と出力電圧Ｖｏのうち、基準電圧ＶＲ０側にスロープを付加するようにした。これに限らず、例えば出力電圧Ｖｏ側にスロープを付加するようにしてもよい。以下に、第１実施形態の制御回路３を変形したＤＣ−ＤＣコンバータ１ｅについて説明する。

例えば図２０に示されるように、制御回路３ｅの比較器２０の非反転入力端子には、基準電圧ＶＲ０からオフセット電圧Ｖｏｆｆを減算した参照電圧ＶＲ６（＝ＶＲ０−Ｖｏｆｆ）が供給される。また、比較器２０の反転入力端子には、帰還電圧生成回路１０ｅにて生成される第１帰還電圧ＶＦＢが供給される。この比較器２０は、第１帰還電圧ＶＦＢが参照電圧ＶＲ６よりも高いときにＬレベルの信号Ｓ１を生成する一方、第１帰還電圧ＶＦＢが参照電圧ＶＲ１よりも低いときにＨレベルの信号Ｓ１を生成する。

帰還電圧生成回路１０ｅは、出力電圧Ｖｏに対して、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じたスロープを付加して第１帰還電圧ＶＦＢを生成する。具体的には、帰還電圧生成回路１０ｅのｇｍアンプ１１ｅは、出力電圧Ｖｏと基準電圧ＶＲ０との電位差に応じて、その電位差が小さくなるようにアンプ電流Ｉａ１を生成する。ｇｍアンプ１１ｅの出力端子は、コンデンサＣ３の第１端子とスイッチＳＷ３の第１端子とに接続されている。これらコンデンサＣ３の第２端子とスイッチＳＷ３の第２端子とは、当該ＤＣ−ＤＣコンバータ１ｄの出力端子Ｐｏに接続されている。このように、コンデンサＣ３とスイッチＳＷ３とは並列に接続されている。このコンデンサＣ３の第１端子の電圧が第１帰還電圧ＶＦＢとして比較器２０の反転入力端子に供給される。

上記スイッチＳＷ３の制御端子には、上記ＲＳ−ＦＦ回路２１の反転出力端子ＸＱから制御信号Ｓ３が供給される。このスイッチＳＷ３は、制御信号Ｓ３がＨレベルであるときにオフする一方、制御信号Ｓ３がＬレベルであるときにオンする。すなわち、スイッチＳＷ３は、メイン側のトランジスタＴ１のオン期間にオンする一方、トランジスタＴ１のオフ期間にオフする。

このスイッチＳＷ３がオンされると（トランジスタＴ１がオンされると）、コンデンサＣ３の両端子間が短絡される。これにより、コンデンサＣ３の第１端子の電圧がコンデンサＣ３の第２端子の電圧、つまり出力電圧Ｖｏと等しくなる。このため、トランジスタＴ１のオン期間における第１帰還電圧ＶＦＢは、出力電圧Ｖｏと等しい一定レベルとなる。

一方、スイッチＳＷ３がオフされると（トランジスタＴ１がオフされると）、ｇｍアンプ１１ｅにて生成されるアンプ電流Ｉａ１に応じてコンデンサＣ３に蓄えられた電荷が放電される。これにより、トランジスタＴ１のオフ期間における第１帰還電圧ＶＦＢは、出力電圧Ｖｏからアンプ電流Ｉａ１に応じた傾斜（＝Ｉａ１／Ｃ３）にて低下する。換言すると、トランジスタＴ１のオフ期間において、アンプ電流Ｉａ１に応じた傾斜のスロープが出力電圧Ｖｏに付加されて第１帰還電圧ＶＦＢが生成される。

このような構成であっても、ｇｍアンプ１１ｅによる負帰還制御によって、出力電圧Ｖｏが基準電圧ＶＲ０と等しくなるように、アンプ電流Ｉａ１の電流値、つまり第１帰還電圧ＶＦＢのスロープの傾斜が制御されるため、上記第１実施形態と同様の効果を奏する。なお、本変形例におけるｇｍアンプ１１ｅはアンプの一例、コンデンサＣ３とスイッチＳＷ３とは第１付加回路の一例、参照電圧ＶＲ６は第１基準電圧の一例、第１帰還電圧ＶＦＢは第１帰還電圧の一例、出力電圧Ｖｏは第２帰還電圧の一例である。

・さらに、上記変形例におけるＤＣ−ＤＣコンバータ１ｅにおいて、第１帰還電圧ＶＦＢにオフセット電圧Ｖｏｆｆを付加するようにしてもよい。具体的には、出力電圧Ｖｏにオフセット電圧Ｖｏｆｆを加算した電圧に対して、アンプ電流Ｉａ１に応じた傾斜のスロープを付加して第１帰還電圧ＶＦＢを生成するようにしてもよい。この場合、基準電圧ＶＲ０が比較器２０の非反転入力端子に供給されることになる。なお、このときの基準電圧ＶＲ０は、第１基準電圧及び第２基準電圧の一例である。

・上記各実施形態では、第２帰還電圧の一例として出力電圧Ｖｏをｇｍアンプ１１，１１ｅに供給するようにした。これに限らず、第２帰還電圧としては、出力電圧Ｖｏに応じた電圧（例えば、出力電圧Ｖｏを分圧した電圧等）であれば特に制限されない。また、このような出力電圧Ｖｏの分圧電圧に対して、上述したスロープやオフセットを付加して第１帰還電圧ＶＦＢを生成するようにしてもよい。

・上記第３実施形態における遅延回路４０の遅延時間Ｔｄ１を、入力電圧Ｖｉと出力電圧Ｖｏとに依存させて変動させるようにしてもよい。
・上記第３実施形態における遅延回路４０において、入力電圧Ｖｉに応じて、遅延時間Ｔｄ２をコンデンサＣ２の放電時間Ｔｈよりも短く調整するようにしてもよい。

・上記第４実施形態における遅延回路３０を省略してもよい。
・上記第４実施形態におけるオフセット電圧生成回路５０にて生成されるオフセット電圧Ｖｏｆ１を、入力電圧Ｖｉと出力電圧Ｖｏとに依存させて変動させるようにしてもよい。

・上記各実施形態を適宜組み合わせるようにしてもよい。例えば第３実施形態のＤＣ−ＤＣコンバータ１ｂの第２電源Ｅ２を、第４実施形態のオフセット電圧生成回路５０に置換するようにしてもよい。また、上記変形例のＤＣ−ＤＣコンバータ１ｄ，１ｅに、第２実施形態の遅延回路３０や第３実施形態の遅延回路４０を適用するようにしてもよい。

・上記各実施形態では、スロープ生成用のコンデンサＣ２，Ｃ３と並列に接続されたスイッチＳＷ１，Ｔ３，ＳＷ３に制御信号Ｓ３を供給するようにしたが、メイン側のトランジスタＴ１のオン期間又はオフ期間に対応する信号であれば特に制限されない。例えば図１に示す制御信号Ｓ２を論理反転した信号、制御信号ＤＨ，ＤＬやノードＮ１の電圧であってもよい。

・上記各実施形態では、所定周期で立ち上がるＨレベルのクロック信号ＣＬＫに従ってトランジスタＴ１をオフさせるようにした。これに限らず、例えば比較器２０の出力信号Ｓ１の立ち上がりタイミング（トランジスタＴ１のオンタイミング）から所定時間経過後にトランジスタＴ１をオフさせるようにしてもよい。この場合、例えば発振器２２の代わりに、上記出力信号Ｓ１の立ち上がりタイミングから、入力電圧Ｖｉや出力電圧Ｖｏに依存した時間経過後にＨレベルのパルス信号をＲＳ−ＦＦ回路２１のリセット端子Ｒに出力するタイマ回路を設けてもよい。あるいは、ＲＳ−ＦＦ回路２１及び発振器２２に代えて１ショットフリップフロップ回路を設けるようにしてもよい。

・上記各実施形態では、スイッチ回路の一例としてＰチャネルＭＯＳトランジスタＴ１を開示したが、ＮチャネルＭＯＳトランジスタを用いてもよい。また、スイッチ回路としてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。

・上記各実施形態における基準電圧ＶＲ０を制御回路３，３ａ〜３ｅの外部で生成するようにしてもよい。
・上記各実施形態におけるトランジスタＴ１，Ｔ２を各制御回路３，３ａ〜３ｅに含めるようにしてもよい。また、コンバータ部２を各制御回路３，３ａ〜３ｅに含めるようにしてもよい。

・上記各実施形態では、同期整流方式のＤＣ−ＤＣコンバータに具体化したが、非同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。
・上記各実施形態では、出力電圧Ｖｏと参照電圧ＶＲ１〜ＶＲ５とを比較し、その比較結果に応じてメイン側のトランジスタＴ１のオンタイミングを設定するＤＣ−ＤＣコンバータに具体化した。これに限らず、例えば出力電圧Ｖｏと参照電圧ＶＲ１〜ＶＲ５とを比較し、その比較結果に応じてメイン側のトランジスタＴ１のオフタイミングを設定するＤＣ−ＤＣコンバータに具体化してもよい。

・図２１に、上記ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ〜１ｅ）を備える電子機器１００の一例を示す。電子機器１００は、本体部１１０と、本体部１１０に電力を供給する電源部１３０とを有している。

まず、本体部１１０の内部構成例を説明する。
プログラムを実行する中央処理装置（ＣＰＵ）１１１には、そのＣＰＵ１１１で実行されるプログラム又はＣＰＵ１１１が処理するデータを記憶するメモリ１１２が接続されている。また、ＣＰＵ１１１には、インタフェース（Ｉ／Ｆ）１１３を介してキーボード１１４Ａ及びポインティングデバイス１１４Ｂが接続されている。ポインティングデバイス１１４Ｂは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。

また、ＣＰＵ１１１には、インタフェース１１５を介してディスプレイ１１６が接続され、インタフェース１１７を介して通信部１１８が接続されている。ディスプレイ１１６は、例えば液晶ディスプレイやエレクトロルミネッセンスパネル等である。通信部１１８は、例えばローカルエリアネットワークボード等である。

また、ＣＰＵ１１１には、インタフェース１１９を介して外部記憶装置１２０が接続され、インタフェース１２１を介して着脱可能記録媒体アクセス装置１２２が接続されている。外部記憶装置１２０は、例えばハードディスクである。アクセス装置１２２がアクセスする着脱可能な記録媒体としては、例えばＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、フラッシュメモリカード等が挙げられる。

次に、電源部１３０の内部構成例を説明する。
ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ〜１ｅ）と交流アダプタ１３１は、スイッチＳＷ１を介して上記本体部１１０に接続されている。これらＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ〜１ｅ）及び交流アダプタ１３１のいずれか一方から電力が本体部１１０に供給される。ＤＣ−ＤＣコンバータ１（又はＤＣ−ＤＣコンバータ１ａ〜１ｅ）は、図２１の例では、例えば電池１３２からの入力電圧Ｖｉを出力電圧Ｖｏに変換し、その出力電圧Ｖｏを本体部１１０に供給する。

このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末（ＰＤＡ）等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。

以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
電源の制御回路であって、
前記電源の入力電圧が供給されるスイッチ回路を、前記電源の出力電圧に応じた第１帰還電圧と第１基準電圧との比較結果に応じてスイッチングするスイッチング制御部と、
前記出力電圧に応じた第２帰還電圧と前記出力電圧の目標値に応じて設定される第２基準電圧との差に応じた電流を生成するアンプと、
前記電流の積分に応じた変化の割合で前記第２帰還電圧を変化させて前記第１帰還電圧を生成する、又は前記変化の割合で前記第２基準電圧を変化させて前記第１基準電圧を生成する第１付加回路と、
を有することを特徴とする制御回路。
（付記２）
前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させる開始タイミングを、前記スイッチ回路のスイッチングタイミングから所定時間だけ遅延させたタイミングに調整するタイミング調整回路を有することを特徴とする付記１に記載の制御回路。
（付記３）
前記タイミング調整回路は、前記スイッチ回路のオン期間又はオフ期間に対応する制御信号に前記所定時間の遅延を与えて遅延信号を生成し、
前記第１付加回路は、
前記アンプの電流が供給される第１コンデンサと、
前記第１コンデンサに並列接続され、前記遅延信号によりオンオフする第１スイッチとを含み、前記遅延信号に応答して、前記第１コンデンサの充電に応じて前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させ、
前記所定時間は、前記第１コンデンサに蓄積された電荷を放電するための放電時間よりも長く設定されていることを特徴とする付記２に記載の制御回路。
（付記４）
前記タイミング調整回路は、前記入力電圧に応じて前記所定時間を調整することを特徴とする付記２又は３に記載の制御回路。
（付記５）
前記タイミング調整回路は、前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させる期間が一定となるように前記所定時間を調整することを特徴とする付記４に記載の制御回路。
（付記６）
前記タイミング調整回路は、前記スイッチ回路のオン期間又はオフ期間に対応する制御信号に基づいて、前記スイッチ回路を第１状態から第２状態にスイッチングするタイミングに応じて第１のレベルの遅延信号を出力し、前記スイッチ回路を第２状態から第１状態にスイッチングするタイミングから前記所定時間だけ遅延して前記遅延信号を第２のレベルとし、
前記第１付加回路は、前記第１のレベルの遅延信号に応答して前記第１帰還電圧又は前記第１基準電圧を一定レベルにて出力し、前記第２のレベルの遅延信号に応答して前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させることを特徴とする付記２〜５のいずれか１つに記載の制御回路。
（付記７）
前記タイミング調整回路は、
第１電流が供給される第２コンデンサと、
前記第２コンデンサに並列接続され、前記スイッチ回路のオン期間又はオフ期間に対応する制御信号によりオンオフする第２スイッチと、
前記入力電圧に応じた第１電圧と前記第２コンデンサの充電電圧との比較結果に応じて、前記制御信号を前記所定時間だけ遅延させた遅延信号を生成する比較器と、
を有することを特徴とする付記４又は５に記載の制御回路。
（付記８）
前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させ始める時に前記第１帰還電圧と前記第１基準電圧との間に電位差が生じるように、前記第１帰還電圧及び前記第１基準電圧の少なくとも一方にオフセットを付加する第２付加回路を有することを特徴とする付記１〜７のいずれか１つに記載の制御回路。
（付記９）
前記第２付加回路は、前記入力電圧に応じて前記オフセットのオフセット量を調整することを特徴とする付記８に記載の制御回路。
（付記１０）
前記第２付加回路は、前記変化の割合が一定となるように前記オフセットのオフセット量を調整することを特徴とする付記９に記載の制御回路。
（付記１１）
前記第２付加回路は、
前記入力電圧に応じた第２電流を出力する電流源と、
前記第２電流が流れる抵抗と、を含み、
前記抵抗の電圧を前記オフセットとすることを特徴とする付記９又は１０に記載の制御回路。
（付記１２）
前記スイッチング制御部は、前記第１帰還電圧と前記第１基準電圧とを比較する比較器を有し、
前記第２付加回路は、前記比較器に前記オフセットを付加することを特徴とする付記８〜１１のいずれか１つに記載の制御回路。
（付記１３）
制御回路を有する電源と、前記電源の出力電圧が供給される内部回路と、を有する電子機器であって、
前記制御回路は、
前記電源の入力電圧が供給されるスイッチ回路を、前記出力電圧に応じた第１帰還電圧と第１基準電圧との比較結果に応じてスイッチングするスイッチング制御部と、
前記出力電圧に応じた第２帰還電圧と前記出力電圧の目標値に応じて設定される第２基準電圧との差に応じた電流を生成するアンプと、
前記電流の積分に応じた変化の割合で前記第２帰還電圧を変化させて前記第１帰還電圧を生成する、又は前記変化の割合で前記第２基準電圧を変化させて前記第１基準電圧を生成する第１付加回路と、
を有することを特徴とする電子機器。
（付記１４）
電源の入力電圧が供給されるスイッチ回路を、前記電源の出力電圧に応じた第１帰還電圧と第１基準電圧との比較結果に応じてスイッチングする電源の制御方法であって、
前記出力電圧に応じた第２帰還電圧と前記出力電圧の目標値に応じて設定される第２基準電圧との差に応じた電流を生成し、
前記電流の積分に応じた変化の割合で前記第２帰還電圧を変化させて前記第１帰還電圧を生成する、又は前記変化の割合で前記第２基準電圧を変化させて前記第１基準電圧を生成することを特徴とする電源の制御方法。

１，１ａ〜１ｅ ＤＣ−ＤＣコンバータ（電源）
３，３ａ〜３ｅ 制御回路
Ｔ１ トランジスタ（スイッチ回路）
１１，１１ｅ トランスコンダクタンスアンプ（アンプ）
２０，６０ 比較器
２１ ＲＳ−ＦＦ回路
２２ 発振器
２３ 駆動回路
３０，４０ 遅延回路（タイミング調整回路）
５０ オフセット電圧生成回路
１００ 電子機器
１１０ 本体部（内部回路）
Ｃ２ コンデンサ（第１コンデンサ）
Ｃ３ コンデンサ
Ｃ４１ コンデンサ（第２コンデンサ）
ＳＷ１，ＳＷ３ スイッチ
ＳＷ４１ スイッチ（第２スイッチ）
Ｔ３ トランジスタ（第１スイッチ）
Ｅ１ 第１電源
Ｅ２ 第２電源
Ｅ３ 第３電源

Claims (7)

1. 電源の制御回路であって、
   前記電源の入力電圧が供給されるスイッチ回路を、前記電源の出力電圧に応じた第１帰還電圧と第１基準電圧との比較結果に応じてスイッチングするスイッチング制御部と、
   前記出力電圧に応じた第２帰還電圧と前記出力電圧の目標値に応じて設定される第２基準電圧との差に応じた電流を生成するアンプと、
   前記電流の積分に応じた変化の割合で前記第２帰還電圧を変化させて前記第１帰還電圧を生成する、又は前記変化の割合で前記第２基準電圧を変化させて前記第１基準電圧を生成する第１付加回路と、
   を有することを特徴とする制御回路。
2. 前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させる開始タイミングを、前記スイッチ回路のスイッチングタイミングから所定時間だけ遅延させたタイミングに調整するタイミング調整回路を有することを特徴とする請求項１に記載の制御回路。
3. 前記タイミング調整回路は、前記スイッチ回路のオン期間又はオフ期間に対応する制御信号に前記所定時間の遅延を与えて遅延信号を生成し、
   前記第１付加回路は、
   前記アンプの電流が供給される第１コンデンサと、
   前記第１コンデンサに並列接続され、前記遅延信号によりオンオフする第１スイッチとを含み、前記遅延信号に応答して、前記第１コンデンサの充電に応じて前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させ、
   前記所定時間は、前記第１コンデンサに蓄積された電荷を放電するための放電時間よりも長く設定されていることを特徴とする請求項２に記載の制御回路。
4. 前記第１帰還電圧又は前記第１基準電圧を前記変化の割合で変化させ始める時に前記第１帰還電圧と前記第１基準電圧との間に電位差が生じるように、前記第１帰還電圧及び前記第１基準電圧の少なくとも一方にオフセットを付加する第２付加回路を有することを特徴とする請求項１〜３のいずれか１つに記載の制御回路。
5. 前記第２付加回路は、前記入力電圧に応じて前記オフセットのオフセット量を調整することを特徴とする請求項４に記載の制御回路。
6. 制御回路を有する電源と、前記電源の出力電圧が供給される内部回路と、を有する電子機器であって、
   前記制御回路は、
   前記電源の入力電圧が供給されるスイッチ回路を、前記出力電圧に応じた第１帰還電圧と第１基準電圧との比較結果に応じてスイッチングするスイッチング制御部と、
   前記出力電圧に応じた第２帰還電圧と前記出力電圧の目標値に応じて設定される第２基準電圧との差に応じた電流を生成するアンプと、
   前記電流の積分に応じた変化の割合で前記第２帰還電圧を変化させて前記第１帰還電圧を生成する、又は前記変化の割合で前記第２基準電圧を変化させて前記第１基準電圧を生成する第１付加回路と、
   を有することを特徴とする電子機器。
7. 電源の入力電圧が供給されるスイッチ回路を、前記電源の出力電圧に応じた第１帰還電圧と第１基準電圧との比較結果に応じてスイッチングする電源の制御方法であって、
   前記出力電圧に応じた第２帰還電圧と前記出力電圧の目標値に応じて設定される第２基準電圧との差に応じた電流を生成し、
   前記電流の積分に応じた変化の割合で前記第２帰還電圧を変化させて前記第１帰還電圧を生成する、又は前記変化の割合で前記第２基準電圧を変化させて前記第１基準電圧を生成することを特徴とする電源の制御方法。

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