WO2022138540A1 - 電源制御装置 - Google Patents

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WO2022138540A1
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power supply
transistor
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terminal
reference voltage
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大輔 神原
啓 青木
涼 ▲高▼木
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ローム株式会社
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Definitions

  • This disclosure relates to a power supply control device.
  • Patent Document 1 Conventionally, various LED drive devices for driving LEDs (light emitting diodes) have been proposed (for example, Patent Document 1).
  • the LED drive device is often provided as a semiconductor device (IC package).
  • the LED drive device has a built-in circuit that generates an internal reference voltage.
  • the circuit does not start when the LED drive device is started.
  • One aspect of the present disclosure is a power supply control device that controls a power supply circuit that generates an output voltage based on an input power supply voltage with respect to ground, and has a first terminal to which a common voltage is applied and an application end of the ground.
  • a second terminal that can be connected to, a P-type substrate to which the common voltage is applied, a MOS transistor that is connected between the first terminal and the second terminal, and is composed of an N-channel MOSFET, and the above.
  • the power supply control device of the present disclosure it is possible to more reliably start the internal reference voltage generation circuit when the device is started.
  • FIG. 1 is a diagram showing a configuration related to a DC / DC converter function of the LED drive device 10 according to the exemplary embodiment of the present disclosure.
  • the LED drive device 10 is a semiconductor device (IC package) that drives the LED 30, and has a negative electrode type buck-boost DC / DC converter function.
  • the LED drive device 10 is, for example, a device for exterior lamps (headlamps, rear lamps, turn lamps, etc.) of two wheels / four wheels.
  • the reason why the negative voltage buck-boost function is adopted in the LED drive device 10 is that the input power supply voltage Vpinp is lowered due to the voltage drop of the battery or the like, and Vpinp ⁇ the forward voltage Vf of the LED30, and the LED30.
  • the buck-boost configuration is used to cope with both cases where Vpinp> Vf of LED30 depending on the number of lights. Further, the buck-boost configuration has a negative electrode property so that a protection circuit when the anode of the LED 30 is short-circuited to the application end of Vpinp becomes unnecessary.
  • the LED drive device 10 includes an amplifier 1, an error amplifier 2, an oscillator 3, a slope generator 4, a comparator 5, a flip-flop 6, an upper driver 7, and a lower driver 8. ,
  • the diode 9, the upper transistor HM, and the lower transistor LM are integrated into one chip.
  • the LED drive device 10 has a PINP terminal (input power supply terminal), a BOOT terminal (bootstrap capacity connection terminal), and a SW terminal (switching output terminal) as external terminals for establishing an electrical connection with the outside.
  • a PINN terminal DC / DC negative electrode property reference input terminal
  • an SNSP terminal LED current detection + connection terminal
  • a SINN terminal small signal negative electrode property reference input terminal
  • An inductor L, an output capacitor Cout, an LED 30, a sense resistor Rsns, and a boot capacitor Cboot are arranged outside the LED drive device 10.
  • the DC / DC converter has an upper transistor HM, a lower transistor LM, an inductor L, and an output capacitor Cout, and generates an output voltage Vout based on the input voltage Vin by switching control by the LED drive device 10.
  • the output voltage Vout is applied to the LED 30 as a load.
  • One end of the inductor L is connected to the SW terminal.
  • the other end of the inductor L is connected to the anode of the LED 30 and one end of the output capacitor Cout, and is connected to the application end of the ground GND to be grounded.
  • Ground GND is the reference potential of the application.
  • the cathode of the LED 30 is connected to one end of the sense resistor Rsns.
  • the other end of the sense resistor Rsns and the other end of the output capacitor Cout are connected to the PINN terminal.
  • the application end of the input power supply voltage Vpinp is connected to the PINP terminal.
  • the input power supply voltage Vpinp is, for example, 12V with respect to the ground GND.
  • Both the upper transistor HM and the lower transistor LM are composed of N-channel MOSFETs (metal-oxide-semiconductor field-effect transistors), and are connected in series between the PINP terminal and the PINN terminal to form a bridge. More specifically, the drain of the upper transistor HM is connected to the PINP terminal. The source of the upper transistor HM and the drain of the lower transistor LM are connected by a node Nsw. The source of the lower transistor LM is connected to the PINN terminal. The node Nsw is connected to the SW terminal.
  • N-channel MOSFETs metal-oxide-semiconductor field-effect transistors
  • one end of the sense resistor Rsns is connected to the SNSP terminal.
  • the other end of the sense resistor Rsns is connected to the SINN terminal.
  • amplifier 1 One input end of amplifier 1 is connected to the SNSP terminal. The other input end of amplifier 1 is connected to the SINN terminal.
  • the current flowing through the LED 30 is converted by the sense resistor Rsns into a sense voltage Vsns generated between both ends of the sense resistor Rsns.
  • the amplifier 1 amplifies the input sense voltage Vsns with a predetermined gain. For example, the amplifier 1 amplifies the sense voltage Vsns by multiplying it by 12.5.
  • the output of amplifier 1 is input to one input end of error amplifier 2.
  • a setting voltage Viset is applied to the other input end of the error amplifier 2.
  • the error amplifier 2 amplifies the error of the signals input to the two input ends to generate an error signal Err.
  • the LED drive device 10 has a PWM dimming function.
  • PWM dimming is a method of dimming by switching the LED on and off at several hundred Hz to several kHz, and the brightness of the LED is determined by the duty in one cycle of the PWM dimming signal (“PWM” in FIG. 1). Ru.
  • PWM dimming signal High level
  • the error amplifier 2 performs a normal operation
  • the PWM dimming signal Low level
  • the normal operation of the error amplifier 2 is stopped and an output maintenance operation is performed.
  • the PWM dimming signal High level
  • the operation of the error amplifier 2 can be started by the output of the error amplifier 2 immediately before falling to the Low level immediately before that. Therefore, the amount of change in the LED current can be suppressed as much as possible.
  • the oscillator 3 generates a clock signal CLK with a fixed frequency (for example, 400 kHz).
  • the slope generation unit 4 generates the fixed frequency slope signal Slp based on the clock signal CLK.
  • the slope signal Slp is generated based on the current ripple information of the current flowing through the upper transistor HM.
  • the slope signal Slp is input to the non-inverting input end (+) of the comparator 5.
  • An error signal Err is input to the inverting input end (-) of the comparator 5.
  • the output of the comparator 5 is input to the reset terminal of the flip-flop 6.
  • a clock signal CLK is input to the set terminal of the flip-flop 6.
  • the upper driver 7 drives the gate of the upper transistor HM based on the Q terminal output of the flip-flop 6, and switches drives the upper transistor HM.
  • the upper driver 7 applies a voltage to the gate of the upper driver 7 between the boot voltage Vbot and the switching voltage Vsw of the SW terminal.
  • the boot capacitor Cboot for the bootstrap is connected between the BOOT terminal and the SW terminal.
  • An application end of the internal reference voltage Vdrv5, which will be described later, is connected to the anode of the diode 9.
  • a BOOT terminal is connected to the cathode of the diode 9.
  • a boot voltage Vboot is generated at the BOOT terminal by charging the boot capacitor Cboot.
  • the boot voltage Vboot makes it possible to turn on the upper transistor HM.
  • the lower driver 8 drives the gate of the lower transistor LM based on the Q bar terminal output of the flip-flop 6, and switches drives the lower transistor LM.
  • the lower driver 8 applies a voltage to the gate of the lower driver 8 between the internal reference voltage Vdrv5 and the voltage of the PINN terminal.
  • the LED drive device 10 can supply a stable current to the LED 30 with respect to the input power supply voltage Vpinp and the LED load fluctuation by performing feedback control of the LED average current ILED flowing through the LED 30.
  • FIG. 2 shows an example of waveforms of the inductor current IL flowing through the inductor L, the inductor average current IL_AVE, the LED average current ILED, and the switching voltage Vsw.
  • the voltage drop Vdsw shown in FIG. 2 is a voltage drop due to the on-resistance of the upper transistor HM or the on-resistance of the lower transistor LM.
  • the off period Doff (FIG. 2) is started.
  • the exciting energy stored in the inductor L causes a current to flow through the lower transistor LM and the SW terminal in the on state (current path shown by “Doff” in FIG. 1), and the inductor current IL decreases. ..
  • the output capacitor Cout is charged to the negative electrode property.
  • a negative reference voltage is generated at the PINN terminal and the SINN terminal.
  • the negative electrode voltage applied to the SINN terminal (first terminal) is an example of a common voltage.
  • Inductor peak current control is performed by turning off the upper transistor HM so that the LED average current ILED becomes the target set current, and the inductor average current IL_AVE is controlled.
  • the LED drive device 10 is a power supply control device that controls a power supply circuit that generates an output voltage Vout based on an input power supply voltage Vpinp with reference to ground GND.
  • FIG. 3 is a diagram showing an internal configuration of the LED drive device 10 according to the exemplary embodiment of the present disclosure.
  • FIG. 3 is a diagram showing the configuration of the internal reference voltage generation circuit 14, its peripheral circuit, and the MOS transistor M1 described later in a main part.
  • the LED drive device 10 has a negative electrode voltage buck-boost DC / DC converter function, and the configuration related to this has the same configuration as that of FIG. 1.
  • the LED drive device 10 has a VDCV5 terminal, a GNDIN terminal, and a heat dissipation pad (EXP_PAD) in addition to the external terminal of FIG.
  • the LED drive device 10 has an internal power supply circuit 11, a bandgap reference 12, a TSD (overheat protection) circuit 13, and an internal reference voltage generation circuit 14.
  • the internal power supply circuit 11 is based on the input power supply voltage Vpinp (for example, 12V based on the ground GND) input via the PINP terminal, and the internal power supply based on the negative electrode voltage Vsinn (negative reference voltage generated in the SINN terminal). Generate a voltage Vp42.
  • the internal power supply voltage Vp42 is 4.2 V with respect to the negative electrode reference voltage Vsinn.
  • FIG. 4 shows a configuration example of the internal power supply circuit 11.
  • the internal power supply circuit 11 includes a constant current source 111, a Zener diode 112, an NaCl transistor 113, a resistor 114, and a capacitor 115.
  • the anode of the Zener diode 112 is connected to the SINN terminal.
  • the constant current source 111 is arranged between the PINP terminal and the cathode of the Zener diode 112.
  • One end of the resistor 114 is connected to the PINP terminal.
  • the other end of the resistor 114 is connected to the drain of the NaCl transistor 113.
  • the gate of the MIMO transistor 113 is connected to the cathode of the Zener diode 112.
  • the capacitor 115 is connected between the source of the nanotube transistor 113 and the anode of the Zener diode 112.
  • the bandgap reference 12 generates a reference voltage using the internal power supply voltage Vp42 as a power source.
  • the reference voltage is, for example, 1.2 V with reference to the negative reference voltage Vsinn.
  • the TSD circuit 13 performs an overheat protection operation using the internal power supply voltage Vp42 as a power source.
  • the internal reference voltage generation circuit 14 is configured as an LDO (Low Dropout), and generates an internal reference voltage Vdrv5 with reference to the negative reference voltage Vsinn based on the input power supply voltage Vpinp input via the PINP terminal.
  • the internal reference voltage Vdrv5 is 5.0 V with respect to the negative reference voltage Vsinn.
  • the internal reference voltage generation circuit 14 generates the internal reference voltage Vdrv5 based on the reference voltage generated by the bandgap reference 12.
  • FIG. 5 shows a configuration example of the internal reference voltage generation circuit 14.
  • the internal reference voltage generation circuit 14 includes an error amplifier 141, a polyclonal transistor 142, resistors 143 and 144, and an OCP (overcurrent protection) unit 145.
  • the reference voltage Vref output from the bandgap reference 12 is applied to the inverting input end (-) of the error amplifier 141.
  • the output from the OCP unit 145 is applied to one of the non-inverting input ends (+) of the error amplifier 141.
  • the source of the polyclonal transistor 142 is connected to the PINP terminal.
  • the gate of the polyclonal transistor 142 is connected to the output end of the error amplifier 141.
  • Resistors 143 and 144 are connected in series between the drain of the polyclonal transistor 142 and the SINN terminal.
  • the node N14 to which the resistors 143 and 144 are connected is connected to the other non-inverting input end (+) of the error amplifier 141.
  • the node to which the drain of the polyclonal transistor 142 and the resistance 143 are connected is connected to the VDCV5 terminal (internal reference voltage terminal) (FIG. 3).
  • the OCP unit 145 detects the current flowing through the source of the polyclonal transistor 142, and outputs the OCP output voltage corresponding to the detected current.
  • the gate of the polyclonal transistor 142 is driven by the error amplifier 141 so that the voltage of the node N14 matches the reference voltage Vref from the band gap 12. That is, feedback control is performed by the voltage of the node N14 during normal operation. As a result, an internal reference voltage Vdrv5 of 5.0 V is generated at the VDCV5 terminal with reference to the negative reference voltage Vsinn.
  • Vdrv5 an internal reference voltage generated at the VDCV5 terminal with reference to the negative reference voltage Vsinn.
  • the OCP output voltage rises as the output current of the VDCV5 terminal increases and the OCP output voltage exceeds the reference voltage Vref (overcurrent state)
  • feedback control is performed so that the OCP output voltage matches the reference voltage Vref. It is switched to.
  • An output capacitor Cvdrv5 is connected between the VDCV5 terminal and the SINN terminal outside the LED drive device 10 (FIG. 3).
  • MOS transistor M1 the configuration of the MOS transistor M1 provided in the LED drive device 10 will be described. As shown in FIG. 3, the LED drive device 10 has a MOS transistor M1.
  • the MOS transistor M1 is composed of an N-channel MOSFET.
  • the drain of the MOS transistor M1 is connected to the GNDIN terminal (second terminal). An application end of ground GND is connected to the GNDIN terminal.
  • the source of the MOS transistor M1 is connected to the SINN terminal. As a result, the MOS transistor M1 switches between short-circuiting and breaking between the GNDIN terminal and the SINN terminal.
  • the LED drive device 10 has a UVLO (Under Voltage Lock Out) unit 15, a DC / DC start state detection unit 16, and a MOS control unit 17.
  • UVLO Under Voltage Lock Out
  • the UVLO unit 15 When the internal reference voltage Vdrv5 is in the UVLO state (low voltage state) which is equal to or lower than the UVLO release voltage, the UVLO unit 15 outputs a high level UVLO signal Uv, while the internal reference voltage Vdrv5 exceeds the UVLO release voltage. In the UVLO release state, a Low level UVLO signal Uv is output.
  • the DC / DC start-up state detection unit 16 detects whether or not the DC / DC converter is before start-up in the UVLO release state, and outputs a detection signal Det.
  • the MOS control unit 17 outputs the gate signal GT1 to the gate of the MOS transistor M1 according to the levels of the UVLO signal Uv and the detection signal Det.
  • the gate signal GT1 switches the MOS transistor M1 on and off.
  • the MOS control unit 17 generates a gate signal GT1 that turns on the MOS transistor M1 based on the internal power supply voltage Vp42.
  • the PINN terminal and the SINN terminal are connected via a heat dissipation pad and have the same potential.
  • An input capacitor Cpin2 is connected between the PINP terminal and the PINN terminal.
  • the starting current Is1 flows from the application end of the input power supply voltage Vpinp to the application end of the ground GND via the input capacitor Cpin2, the parasitic diode of the lower transistor LM, and the inductor L.
  • the starting current Is2 flows from the application end of the input power supply voltage Vpinp to the application end of the ground GND via the input capacitor Cpin2, the SINN terminal, and the parasitic diode of the MOS transistor M1.
  • the negative electrode reference voltage Vsinn becomes higher than the ground GND due to the forward voltage (Vf) at each parasitic diode of the lower transistor LM and the MOS transistor M1 (the negative electrode reference voltage Vsinn floats).
  • the negative electrode reference voltage Vsinn is generated on the P-type substrate (P-Sub) included in the chip, and when the negative electrode reference voltage Vsinn is higher than the ground GND by a predetermined voltage (here, 0.3 V as an example) or more. , The parasitic NPN transistor Tr shown in FIG. 3 is turned on. At this time, as shown in FIG. 4, the internal power supply circuit 11 uses the Zener diode 112 to be a circuit that is not easily affected by the above-mentioned parasitic operation, and the negative electrode reference voltage Vsinn is GND + 0.7V.
  • the internal power supply circuit 11 Since it is clamped to a certain degree, a voltage of about VPimp-0.7V as an input power supply voltage is applied between the PINP terminal and the SINN terminal, and a sufficient operating current can be secured. Therefore, the internal power supply circuit 11 does not have a start-up failure. In this way, the internal power supply circuit 11 starts the internal power supply voltage Vp42 without starting failure, and the negative electrode reference voltage Vsinn is clamped at about GND + 0.7V, so that the voltage is sufficient for the circuit operation of the bandgap reference 12. The current is secured, and the bandgap reference 12 does not have a start failure.
  • the OCP unit 145 shown in FIG. 5 is in the overcurrent detection state, and there is a possibility that the internal reference voltage Vdrv5 may not be started. Unless the internal reference voltage Vdrv5 is activated in this way, the MOS transistor M1 cannot be turned on.
  • the circuit current is from the line of the negative electrode reference voltage Vsinn to the MOS transistor M1 by the circuit (internal power supply circuit 11, band gap reference 12, etc.) that operates based on the negative electrode reference voltage Vsinn. It flows to the ground GND via the parasitic diode. As a result, the negative reference voltage Vsinn is maintained in a floating state. Therefore, the on state of the parasitic NPN transistor Tr is maintained, and the internal reference voltage Vdrv5 is not started.
  • FIG. 6 is a timing chart showing a waveform example of the input power supply voltage Vpinp, the negative electrode reference voltage Vsinn, the internal reference voltage Vdrv5, and the state of the MOS transistor M1 when the input power supply voltage Vpinp is turned on.
  • the negative electrode reference voltage Vsinn rises from the ground GND to a voltage higher than the ground GND by a predetermined voltage or more and is maintained. Since the internal reference voltage Vdrv5 is not started, it overlaps with the negative reference voltage Vsinn (that is, maintains 0 V with respect to the negative reference voltage Vsinn). The MOS transistor M1 is maintained in the off state.
  • FIG. 7 is a circuit diagram showing a specific configuration example of the MOS control unit 17.
  • the MOS control unit 17 includes a polyclonal transistor 171, an IGMP transistor 172, a polyclonal transistor 173, an IGMP transistor 174, an inverter 175, 176, and an inverter 177, 178.
  • the source of the polyclonal transistor 171 is connected to the application end of the internal power supply voltage Vp42.
  • the drain of the polyclonal transistor 171 is connected to the drain of the nanotube transistor 172.
  • the source of the nanotube transistor 172 is connected to the drain of the nanotube transistor 174.
  • the source of the MIMO transistor 174 is connected to the application end of the negative reference voltage Vsinn.
  • the UVLO signal uv output from the UVLO unit 15 (FIG. 3) is input to the gate of the polyclonal transistor 171 and the gate of the nanotube transistor 172 via the inverter 177.
  • a detection signal Det output from the DC / DC start-up state detection unit 16 is input to the gate of the polyclonal transistor 173 and the gate of the nanotube transistor 174 via the inverter 178.
  • the inverters 175 and 176 are composed of a epitaxial transistor and an IGMP transistor connected in series between the application end of the internal power supply voltage Vp42 and the application end of the negative electrode reference voltage Vsinn, respectively.
  • the node to which the drain of the polyclonal transistor 173 and the drain of the nanotube transistor 172 are connected is connected to the input end of the inverter 175.
  • the output end of the inverter 175 is connected to the input end of the inverter 176.
  • the gate signal GT1 output from the output end of the inverter 176 is input to the gate of the MOS transistor M1.
  • the polyclonal transistor 171 When the UVLO signal Uv is at the high level indicating the UVLO state, the polyclonal transistor 171 is turned on, the nanotube transistor 172 is turned off, and the high level is input to the inverter 175, so that the gate signal GT1 becomes the high level and the MOS transistor. M1 is turned on.
  • the UVLO signal Uv is at the Low level indicating the UVLO release state
  • the polyclonal transistor 171 is in the off state
  • the MIMO transistor 172 is in the on state
  • the level input to the inverter 175 sets the level of the detection signal Det to the inverter 178.
  • the level is obtained after the level is inverted by the inverter including the ProLiant transistor 173 and the MIMO transistor 174.
  • the gate signal GT1 at a level corresponding to the level of the detection signal Det is generated. More specifically, when the level of the detection signal Det is the High level, the gate signal GT1 becomes the High level and the MOS transistor M1 is turned on. On the other hand, when the level of the detection signal Det is the Low level, the gate signal GT1 becomes the Low level and the MOS transistor M1 is turned off.
  • FIG. 8 shows examples of various signal waveforms when the input power supply voltage Vpinp is turned on.
  • FIG. 8 shows examples of waveforms of the input power supply voltage Vpinp, the internal power supply voltage Vp42, the internal reference voltage Vdrv5, the negative electrode property reference voltage Vsinn, and the COMP terminal voltage Vcomp.
  • the COMP terminal is an external terminal (not shown in FIG. 1) to which the output of the error amplifier 2 (error signal Err) is applied, and is a phase compensation capacitance connection terminal.
  • FIG. 8 also shows the operating state of the MOS transistor M1, the UVLO signal Uv, and the detection signal Det.
  • the input power supply voltage Vpinp when the input power supply voltage Vpinp is turned on at the timing t0 in FIG. 8, the input power supply voltage Vpinp starts to rise. At the timing t0, the MOS transistor M1 is in the off state.
  • the negative electrode reference voltage Vsinn rises due to the generation of the starting currents Is1 and Is2 described above in FIG.
  • the negative electrode reference voltage Vsinn becomes higher than the ground GND by a predetermined voltage (here, 0.3 V as an example) or more, the parasitic NPN transistor Tr (FIG. 3) is turned on as described above.
  • the internal reference voltage generation circuit 14 does not operate, and the internal reference voltage Vdrv5 is not started. Therefore, in FIG. 8, the internal reference voltage Vdrv5 and the negative reference voltage Vsinn overlap.
  • the internal power supply circuit 11 is activated in response to the rise of the input power supply voltage Vpinp, and the internal power supply voltage Vp42 rises to a predetermined voltage (here, 4.2 V as an example) based on the negative electrode reference voltage Vsinn (timing t1). ).
  • a predetermined voltage here, 4.2 V as an example
  • Vsinn negative electrode reference voltage
  • the internal power supply voltage Vp42 is activated regardless of the ON state of the parasitic NPN transistor Tr.
  • the bandgap reference 12 is also activated regardless of the ON state of the parasitic NPN transistor Tr.
  • the GNDIN terminal and the SINN terminal are short-circuited, so that the negative electrode reference voltage Vsinn drops toward the ground GND.
  • the parasitic NPN transistor Tr is turned off (timing t2). After that, the negative electrode reference voltage Vsinn drops to ground GND.
  • the parasitic NPN transistor Tr is turned off, the internal reference voltage generation circuit 14 starts to operate, and the internal reference voltage Vdrv5 starts to rise with reference to the negative reference voltage Vsinn. That is, the internal reference voltage Vdrv5 is activated.
  • the UVLO signal Uv (FIG. 3) is set to the Low level.
  • the DC / DC converter is in the state before starting, so the DC / DC starting state detecting unit 16 (FIG. 3) has a High level detection signal Det indicating that it is before starting. Is output.
  • the gate signal GT1 is set to the High level, and the MOS transistor M1 is maintained in the ON state.
  • the MOS transistor M1 since the MOS transistor M1 is maintained in the ON state, the negative electrode reference voltage Vsinn is maintained at the ground GND. Further, when UVLO is released, the error amplifier 2 is activated and the COMP terminal voltage Vcomp starts to rise.
  • the detection signal Det becomes the Low level indicating activation
  • the gate signal GT1 becomes the Low level
  • the MOS transistor M1 is turned off.
  • the MOS transistor M1 when the input power supply voltage Vpinp is turned on, the MOS transistor M1 is forcibly turned on by using the internal power supply voltage Vp42 generated by the internal power supply circuit 11, so that the negative electrode is used.
  • the floating state of the sex reference voltage Vsinn is eliminated, and the internal reference voltage Vdrv5 can be started.
  • the common voltage (voltage of the SINN terminal) is negative, but the present invention is not limited to this, and the GND (voltage of the GNDIN terminal) on the input side and the common voltage on the output side are different.
  • the present disclosure is applicable in various cases.
  • the power supply control device (10) is a power supply control device that controls a power supply circuit that generates an output voltage (Vout) based on an input power supply voltage (Vpinp) with reference to ground.
  • An internal reference voltage generation circuit (14) that generates an internal reference voltage (Vdrv5) based on the common voltage based on the input power supply voltage.
  • the MOS transistor is turned on to short-circuit the first terminal and the second terminal (first configuration).
  • the input power supply circuit (11) is provided, which generates an internal power supply voltage (Vp42) based on the common voltage (Vsinn) based on the input power supply voltage (Vpinp).
  • Vp42 internal power supply voltage
  • Vsinn common voltage
  • Vpinp input power supply voltage
  • the MOS transistor may be turned on based on the internal power supply voltage to short-circuit the first terminal (SINN) and the second terminal (GNDIN).
  • the internal power supply circuit (11) is A Zener diode (112) having an anode connected to the first terminal (SINN), and a constant current source (111) arranged between the application end of the input power supply voltage (Vpinp) and the cathode of the Zener diode. And an NaCl transistor (113) having a gate connected to the cathode of the Zener diode, a resistor (114) connected between the application end of the input power supply voltage and the drain of the NOTE transistor, and the NaCl transistor.
  • the configuration may include a capacitor (115) connected between the source of the Zener diode and the anode of the Zener diode (third configuration).
  • a UVLO unit for detecting the UVLO state / UVLO release state of the internal reference voltage (Vdrv5) and (15), and a UVLO signal representing the UVLO state output from the UVLO unit.
  • a configuration may include a MOS control unit (17) for applying a high level gate signal (GT1) based on the internal power supply voltage (Vp42) to the gate of the MOS transistor (M1) based on (Uv) (Uv). Fourth configuration).
  • the UVLO release state further includes a start state detection unit (16) for detecting the start state of the power supply circuit, and the start state detection unit detects the start state.
  • the MOS control unit (17) may be configured to apply the gate signal (GT1) to the gate of the MOS transistor (M1) (fifth configuration).
  • the bandgap reference (12) further comprises a bandgap reference (12) that generates a reference voltage (Vref) based on the internal power supply voltage (Vp42).
  • the internal reference voltage generation circuit (14) is With the error amplifier (141), A polyclonal transistor (142) having a gate to which the output end of the error amplifier is connected and a source connected to the application end of the input power supply voltage (Vpinp).
  • the reference voltage is applied to the first input end of the error amplifier, and the reference voltage is applied.
  • the overcurrent detection signal of the OCP unit is applied to the second input end of the error amplifier.
  • the node (N14) to which the resistors are connected may be configured to be connected to the third input end of the error amplifier (sixth configuration).
  • the power supply control device having any one of the first to sixth configurations includes an upper transistor (HM) connected to an application end of the input power supply voltage (Vpinp) and an upper transistor (HM).
  • the lower transistor (LM) connected in series with the upper transistor and
  • An inductor (L) having one end connected to a node to which the upper transistor and the lower transistor are connected and the other end connected to the applied end of the ground and the anode of the LED (30).
  • An output capacitor (Cout) connected between the other end of the inductor and the other end of a sense resistor (Rsns) having one end connected to the cathode of the LED.
  • the first terminal (SINN) may be configured to be connectable to the other end of the sense resistor (seventh configuration).
  • one aspect of the present disclosure is the power supply control device (10) having the seventh configuration, the upper transistor (HM), the lower transistor (LM), the inductor (L), and the output capacitor. It is a DC / DC converter having (Cout) and the input capacitor (Cpin2).
  • This disclosure can be used, for example, to drive LEDs mounted on various devices.

Abstract

電源制御装置（１０）は、グランドを基準とした入力電源電圧（Ｖｐｉｎｐ）に基づき出力電圧（Ｖｏｕｔ）を生成する電源回路を制御する電源制御装置であって、コモン電圧（Ｖｓｉｎｎ）が印加される第１端子（ＳＩＮＮ）と、前記グランドの印加端に接続可能な第２端子（ＧＮＤＩＮ）と、前記コモン電圧が印加されるＰ型基板と、前記第１端子と前記第２端子との間に接続され、かつＮチャネルＭＯＳＦＥＴにより構成されるＭＯＳトランジスタ（Ｍ１）と、前記コモン電圧を基準とした内部基準電圧（Ｖｄｒｖ５）を前記入力電源電圧に基づき生成する内部基準電圧生成回路（１４）と、を有し、前記入力電源電圧をオンとしたときに、前記ＭＯＳトランジスタをオン状態とすることにより前記第１端子と前記第２端子とを短絡させる。

Description

電源制御装置
　本開示は、電源制御装置に関する。
　従来、ＬＥＤ（発光ダイオード）を駆動するＬＥＤ駆動装置が種々に提案されている（例えば特許文献１）。
特開２００５－２０６０７４号公報
　ＬＥＤ駆動装置は、半導体装置（ＩＣパッケージ）として提供されることが多い。この場合、ＬＥＤ駆動装置には、内部基準電圧を生成する回路が内蔵される。しかしながら、従来、ＬＥＤ駆動装置の起動時に上記回路が起動しない不具合が生じる現象があった。
　上記状況に鑑み、本開示は、装置の起動時に内部基準電圧生成回路をより確実に起動させることが可能となる電源制御装置を提供することを目的とする。
　本開示の一態様は、グランドを基準とした入力電源電圧に基づき出力電圧を生成する電源回路を制御する電源制御装置であって、コモン電圧が印加される第１端子と、前記グランドの印加端に接続可能な第２端子と、前記コモン電圧が印加されるＰ型基板と、前記第１端子と前記第２端子との間に接続され、かつＮチャネルＭＯＳＦＥＴにより構成されるＭＯＳトランジスタと、前記コモン電圧を基準とした内部基準電圧を前記入力電源電圧に基づき生成する内部基準電圧生成回路と、を有し、前記入力電源電圧をオンとしたときに、前記ＭＯＳトランジスタをオン状態とすることにより前記第１端子と前記第２端子とを短絡させる電源制御装置としている。
　本開示の電源制御装置によれば、装置の起動時に内部基準電圧生成回路をより確実に起動させることが可能となる。
本開示の例示的な実施形態に係るＬＥＤ駆動装置のＤＣ／ＤＣコンバータ機能に関する構成を示す図である。 インダクタ電流、平均ＬＥＤ電流、およびスイッチング電圧の波形例を示す図である。 本開示の例示的な実施形態に係るＬＥＤ駆動装置の内部構成を示す図である。 内部電源回路の構成例を示す図である。 内部基準電圧生成回路の構成例を示す図である。 比較例に係るＬＥＤ駆動装置の起動時の動作例を示すタイミングチャートである。 ＭＯＳ制御部の回路構成例を示す図である。 本開示の実施形態に係るＬＥＤ駆動装置の起動時の動作例を示すタイミングチャートである。
　以下、本開示の例示的な実施形態について、図面を参照して説明する。
＜１．負極性昇降圧ＤＣ／ＤＣコンバータ＞
　図１は、本開示の例示的な実施形態に係るＬＥＤ駆動装置１０のＤＣ／ＤＣコンバータ機能に関する構成を示す図である。ＬＥＤ駆動装置１０は、ＬＥＤ３０を駆動する半導体装置（ＩＣパッケージ）であり、負極性の昇降圧ＤＣ／ＤＣコンバータ機能を有する。ＬＥＤ駆動装置１０は、例えば、２輪／４輪の外装ランプ（ヘッドランプ、リアランプ、ターンランプなど）用の装置である。
　ＬＥＤ駆動装置１０に負極性の昇降圧機能を採用している理由としては、バッテリの電圧低下などにより入力電源電圧Ｖｐｉｎｐが低下して、Ｖｐｉｎｐ＜ＬＥＤ３０の順電圧Ｖｆとなった場合、および、ＬＥＤ３０の灯数によりＶｐｉｎｐ＞ＬＥＤ３０のＶｆとなった場合の両方に対応するために昇降圧構成としている。さらに、ＬＥＤ３０のアノードがＶｐｉｎｐの印加端に短絡した場合の保護回路が不要となるように負極性の昇降圧構成としている。
　図１に示すように、ＬＥＤ駆動装置１０は、アンプ１と、エラーアンプ２と、発振器３と、スロープ生成部４と、コンパレータ５と、フリップフロップ６と、上側ドライバ７と、下側ドライバ８と、ダイオード９と、上側トランジスタＨＭと、下側トランジスタＬＭと、を１チップに集積化して有する。
　また、ＬＥＤ駆動装置１０は、外部との電気的接続を確立するための外部端子として、ＰＩＮＰ端子（入力電源端子）と、ＢＯＯＴ端子（ブートストラップ容量接続端子）と、ＳＷ端子（スイッチング出力端子）と、ＰＩＮＮ端子（ＤＣ／ＤＣ負極性基準入力端子）と、ＳＮＳＰ端子（ＬＥＤ電流検出＋接続端子）と、ＳＩＮＮ端子（小信号負極性基準入力端子）と、を有する。
　ＬＥＤ駆動装置１０の外部には、インダクタＬ、出力コンデンサＣｏｕｔ、ＬＥＤ３０、センス抵抗Ｒｓｎｓ、およびブートコンデンサＣｂｏｏｔが配置される。
　ＤＣ／ＤＣコンバータは、上側トランジスタＨＭ、下側トランジスタＬＭ、インダクタＬ、および出力コンデンサＣｏｕｔを有し、ＬＥＤ駆動装置１０によりスイッチング制御されることにより入力電圧Ｖｉｎに基づき出力電圧Ｖｏｕｔを生成する。出力電圧Ｖｏｕｔは、負荷としてのＬＥＤ３０に印加される。
　インダクタＬの一端は、ＳＷ端子に接続される。インダクタＬの他端は、ＬＥＤ３０のアノード、および出力コンデンサＣｏｕｔの一端に接続されるとともに、グランドＧＮＤの印加端に接続されて接地される。グランドＧＮＤは、アプリケーションの基準電位である。
　ＬＥＤ３０のカソードは、センス抵抗Ｒｓｎｓの一端に接続される。センス抵抗Ｒｓｎｓの他端および出力コンデンサＣｏｕｔの他端は、ＰＩＮＮ端子に接続される。
　ＰＩＮＰ端子には、入力電源電圧Ｖｐｉｎｐの印加端が接続される。入力電源電圧Ｖｐｉｎｐは、グランドＧＮＤ基準で例えば１２Ｖである。
　上側トランジスタＨＭと下側トランジスタＬＭは、ともにＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor  field-effect  transistor）で構成され、ＰＩＮＰ端子とＰＩＮＮ端子との間に直列接続されてブリッジを形成する。より具体的には、上側トランジスタＨＭのドレインは、ＰＩＮＰ端子に接続される。上側トランジスタＨＭのソースと下側トランジスタＬＭのドレインとは、ノードＮｓｗにて接続される。下側トランジスタＬＭのソースは、ＰＩＮＮ端子に接続される。ノードＮｓｗは、ＳＷ端子に接続される。
　また、センス抵抗Ｒｓｎｓの一端は、ＳＮＳＰ端子に接続される。センス抵抗Ｒｓｎｓの他端は、ＳＩＮＮ端子に接続される。
　アンプ１の一方の入力端は、ＳＮＳＰ端子に接続される。アンプ１の他方の入力端は、ＳＩＮＮ端子に接続される。ＬＥＤ３０を流れる電流は、センス抵抗Ｒｓｎｓにより、センス抵抗Ｒｓｎｓの両端間に発生するセンス電圧Ｖｓｎｓに変換される。アンプ１は、入力されるセンス電圧Ｖｓｎｓを所定ゲインで増幅する。例えば、アンプ１は、センス電圧Ｖｓｎｓを１２．５倍して増幅する。
　アンプ１の出力は、エラーアンプ２の一方の入力端に入力される。エラーアンプ２の他方の入力端には、設定用電圧Ｖｉｓｅｔが印加される。エラーアンプ２は、２つの入力端に入力される信号の誤差を増幅して誤差信号Ｅｒｒを生成する。
　ここで、ＬＥＤ駆動装置１０は、ＰＷＭ調光機能を有している。ＰＷＭ調光は、数百Ｈｚ～数ｋＨｚでＬＥＤのオンオフを切り替えて調光する方法であり、ＬＥＤの明るさはＰＷＭ調光信号（図１の「ＰＷＭ」）の１周期におけるデューティで決定される。ＰＷＭ調光信号＝Ｈｉｇｈレベルの場合、エラーアンプ２は通常の動作を行い、ＰＷＭ調光信号＝Ｌｏｗレベルの場合、エラーアンプ２の通常動作を停止して出力維持動作を行う。これにより、ＰＷＭ調光信号＝Ｈｉｇｈレベルとなったとき、その直前のＬｏｗレベルに立ち下がる直前のエラーアンプ２の出力でエラーアンプ２の動作を開始することができる。従って、ＬＥＤ電流の変化量をなるべく抑えることができる。
　発振器３は、固定周波数（例えば４００ｋＨｚ）のクロック信号ＣＬＫを生成する。スロープ生成部４は、クロック信号ＣＬＫに基づき上記固定周波数のスロープ信号Ｓｌｐを生成する。なお、スロープ信号Ｓｌｐは、上側トランジスタＨＭを流れる電流の電流リップル情報に基づき生成される。
　コンパレータ５の非反転入力端（＋）には、スロープ信号Ｓｌｐが入力される。コンパレータ５の反転入力端（－）には、誤差信号Ｅｒｒが入力される。コンパレータ５の出力は、フリップフロップ６のリセット端子に入力される。フリップフロップ６のセット端子には、クロック信号ＣＬＫが入力される。
　上側ドライバ７は、フリップフロップ６のＱ端子出力に基づいて上側トランジスタＨＭのゲートを駆動して、上側トランジスタＨＭをスイッチング駆動する。上側ドライバ７は、ブート電圧ＶｂｏｏｔとＳＷ端子のスイッチング電圧Ｖｓｗとの間で上側ドライバ７のゲートに電圧を印加させる。
　なお、ブートストラップ用のブートコンデンサＣｂｏｏｔは、ＢＯＯＴ端子とＳＷ端子との間に接続される。ダイオード９のアノードには、後述する内部基準電圧Ｖｄｒｖ５の印加端が接続される。ダイオード９のカソードには、ＢＯＯＴ端子が接続される。ブートコンデンサＣｂｏｏｔへのチャージによりブート電圧ＶｂｏｏｔがＢＯＯＴ端子に発生する。ブート電圧Ｖｂｏｏｔによって上側トランジスタＨＭをオン状態にすることが可能となる。
　下側ドライバ８は、フリップフロップ６のＱバー端子出力に基づいて下側トランジスタＬＭのゲートを駆動して、下側トランジスタＬＭをスイッチング駆動する。下側ドライバ８は、内部基準電圧Ｖｄｒｖ５とＰＩＮＮ端子の電圧との間で下側ドライバ８のゲートに電圧を印加させる。
　このような構成により、ＬＥＤ駆動装置１０は、ＬＥＤ３０を流れるＬＥＤ平均電流ＩＬＥＤのフィードバック制御を行うことで、入力電源電圧ＶｐｉｎｐおよびＬＥＤ負荷変動に対して安定した電流をＬＥＤ３０に供給することができる。
　ここで、図２には、インダクタＬに流れるインダクタ電流ＩＬ、インダクタ平均電流ＩＬ_ＡＶＥ、ＬＥＤ平均電流ＩＬＥＤ、およびスイッチング電圧Ｖｓｗの波形例を示す。なお、図２に示す電圧降下Ｖｄｓｗは、上側トランジスタＨＭのオン抵抗、または下側トランジスタＬＭのオン抵抗による電圧降下である。クロック信号ＣＬＫによりフリップフロップ６がセットされて上側トランジスタＨＭがターンオン、下側トランジスタＬＭがターンオフされると、オン期間Ｄｏｎ（図２）が開始される。オン期間Ｄｏｎでは、オン状態の上側トランジスタＨＭおよびＳＷ端子を介して電流が流れ（図１の「Ｄｏｎ」で示す電流経路）、インダクタ電流ＩＬは増加する。このとき、インダクタＬには、励磁エネルギーが蓄えられる。
　そして、コンパレータ５の出力によりフリップフロップ６がリセットされて上側トランジスタＨＭがターンオフ、下側トランジスタＬＭがターンオンされると、オフ期間Ｄｏｆｆ（図２）が開始される。オフ期間Ｄｏｆｆでは、インダクタＬに蓄えられた励磁エネルギーにより、オン状態の下側トランジスタＬＭおよびＳＷ端子を介して電流が流れ（図１の「Ｄｏｆｆ」で示す電流経路）、インダクタ電流ＩＬは減少する。このとき、インダクタＬの他端をグランドＧＮＤの印加端に接続して接地しているので、出力コンデンサＣｏｕｔは負極性にチャージされる。これにより、ＰＩＮＮ端子およびＳＩＮＮ端子に、負極性の基準電圧が生じる。ＳＩＮＮ端子（第１端子）に印加される負極性電圧は、コモン電圧の一例である。
　そして、クロック信号ＣＬＫの固定周波数によりフリップフロップ６が再びセットされると、上側トランジスタＨＭがターンオンされて、再びオン期間Ｄｏｎが開始される。
　ＬＥＤ平均電流ＩＬＥＤが目標設定電流になるように、上側トランジスタＨＭのターンオフによりインダクタピーク電流制御が行われ、インダクタ平均電流ＩＬ_ＡＶＥが制御される。
　図１に示すように、グランドＧＮＤと入力電源電圧Ｖｐｉｎｐとの間の入力電圧Ｖｉｎは、負極性基準電圧とグランドＧＮＤとの間の出力電圧Ｖｏｕｔに昇降圧される。すなわち、ＬＥＤ駆動装置１０は、グランドＧＮＤを基準とした入力電源電圧Ｖｐｉｎｐに基づき出力電圧Ｖｏｕｔを生成する電源回路を制御する電源制御装置である。
＜２．内部基準電圧生成回路＞
　次に、ＬＥＤ駆動装置に内蔵される内部基準電圧生成回路について述べる。図３は、本開示の例示的な実施形態に係るＬＥＤ駆動装置１０の内部構成を示す図である。図３は、内部基準電圧生成回路１４およびその周辺回路および後述するＭＯＳトランジスタＭ１に関する構成を要部的に示す図である。なお、ＬＥＤ駆動装置１０は、先述したように負極性昇降圧ＤＣ／ＤＣコンバータ機能を有しており、これに関する構成については、図１と同様の構成を有している。
　また、図３に示すように、ＬＥＤ駆動装置１０は、図１の外部端子に加えて、ＶＤＲＶ５端子、ＧＮＤＩＮ端子、および放熱パッド（ＥＸＰ_ＰＡＤ）を有している。
　図３に示すように、ＬＥＤ駆動装置１０は、内部電源回路１１と、バンドギャップリファレンス１２と、ＴＳＤ（過熱保護）回路１３と、内部基準電圧生成回路１４と、を有している。
　内部電源回路１１は、ＰＩＮＰ端子を介して入力される入力電源電圧Ｖｐｉｎｐ（例えばグランドＧＮＤ基準で１２Ｖ）に基づき、負極性基準電圧Ｖｓｉｎｎ（ＳＩＮＮ端子に生じる負極性基準電圧）を基準とする内部電源電圧Ｖｐ４２を生成する。ここでは、一例として、内部電源電圧Ｖｐ４２は、負極性基準電圧Ｖｓｉｎｎを基準として４．２Ｖである。
　ここで、図４は、内部電源回路１１の構成例を示す。図４に示す構成では、内部電源回路１１は、定電流源１１１と、ツェナーダイオード１１２と、ＮＭＯＳトランジスタ１１３と、抵抗１１４と、コンデンサ１１５と、を有する。ツェナーダイオード１１２のアノードは、ＳＩＮＮ端子に接続される。定電流源１１１は、ＰＩＮＰ端子と、ツェナーダイオード１１２のカソードとの間に配置される。抵抗１１４の一端は、ＰＩＮＰ端子に接続される。抵抗１１４の他端は、ＮＭＯＳトランジスタ１１３のドレインに接続される。ＮＭＯＳトランジスタ１１３のゲートは、ツェナーダイオード１１２のカソードに接続される。コンデンサ１１５は、ＮＭＯＳトランジスタ１１３のソースと、ツェナーダイオード１１２のアノードとの間に接続される。このように、負極性基準電圧Ｖｓｉｎｎを基準として電源側に５Ｖをツェナー電圧とするツェナーダイオード１１２が設けられており、ツェナーダイオード１１２によりクランプされた５Ｖに基づき、ＮＭＯＳトランジスタ１１３のソースにＶｐ４２＝５Ｖ－Ｖｇｓ＝５Ｖ－０．８Ｖ＝４．２Ｖの内部電源電圧Ｖｐ４２が生成される。
　バンドギャップリファレンス１２は、内部電源電圧Ｖｐ４２を電源として基準電圧を生成する。当該基準電圧は、例えば負極性基準電圧Ｖｓｉｎｎを基準として１．２Ｖである。
　ＴＳＤ回路１３は、内部電源電圧Ｖｐ４２を電源として過熱保護動作を行う。
　内部基準電圧生成回路１４は、ＬＤＯ（Low  Dropout）として構成され、ＰＩＮＰ端子を介して入力される入力電源電圧Ｖｐｉｎｐに基づき、負極性基準電圧Ｖｓｉｎｎを基準とする内部基準電圧Ｖｄｒｖ５を生成する。ここでは、一例として、内部基準電圧Ｖｄｒｖ５は、負極性基準電圧Ｖｓｉｎｎを基準として５．０Ｖである。なお、内部基準電圧生成回路１４は、バンドギャップリファレンス１２により生成される基準電圧に基づき内部基準電圧Ｖｄｒｖ５を生成する。
　ここで、図５は、内部基準電圧生成回路１４の構成例を示す。図５に示す構成では、内部基準電圧生成回路１４は、エラーアンプ１４１と、ＰＭＯＳトランジスタ１４２と、抵抗１４３，１４４と、ＯＣＰ（過電流保護）部１４５と、を有する。エラーアンプ１４１の反転入力端（－）には、バンドギャップリファレンス１２から出力される基準電圧Ｖｒｅｆが印加される。エラーアンプ１４１の一方の非反転入力端（＋）には、ＯＣＰ部１４５からの出力が印加される。ＰＭＯＳトランジスタ１４２のソースは、ＰＩＮＰ端子に接続される。ＰＭＯＳトランジスタ１４２のゲートは、エラーアンプ１４１の出力端に接続される。ＰＭＯＳトランジスタ１４２のドレインとＳＩＮＮ端子との間には、抵抗１４３，１４４が直列に接続される。抵抗１４３と１４４とが接続されるノードＮ１４は、エラーアンプ１４１の他方の非反転入力端（＋）に接続される。ＰＭＯＳトランジスタ１４２のドレインと抵抗１４３とが接続されるノードは、ＶＤＲＶ５端子（内部基準電圧端子）（図３）に接続される。ＯＣＰ部１４５は、ＰＭＯＳトランジスタ１４２のソースに流れる電流を検出し、検出した電流に応じたＯＣＰ出力電圧を出力する。
　ＯＣＰ部１４５が過電流を検出していない通常動作の場合は、ノードＮ１４の電圧がバンドギャップ１２からの基準電圧Ｖｒｅｆと一致するように、エラーアンプ１４１によりＰＭＯＳトランジスタ１４２のゲートが駆動される。すなわち、通常動作時にはノードＮ１４の電圧で帰還制御を行う。これにより、ＶＤＲＶ５端子に負極性基準電圧Ｖｓｉｎｎを基準として５．０Ｖの内部基準電圧Ｖｄｒｖ５が生成される。一方、ＶＤＲＶ５端子の出力電流の増加に伴って上記ＯＣＰ出力電圧が上昇し、ＯＣＰ出力電圧が基準電圧Ｖｒｅｆを上回ると（過電流状態）、ＯＣＰ出力電圧を基準電圧Ｖｒｅｆと一致させるような帰還制御に切り替われる。
　ＶＤＲＶ５端子とＳＩＮＮ端子との間には、ＬＥＤ駆動装置１０の外部において出力コンデンサＣｖｄｒｖ５が接続される（図３）。
＜３．ＭＯＳトランジスタ＞
　次に、ＬＥＤ駆動装置１０に備えられるＭＯＳトランジスタＭ１に関する構成について述べる。図３に示すように、ＬＥＤ駆動装置１０は、ＭＯＳトランジスタＭ１を有している。ＭＯＳトランジスタＭ１は、ＮチャネルＭＯＳＦＥＴにより構成される。
　ＭＯＳトランジスタＭ１のドレインは、ＧＮＤＩＮ端子（第２端子）に接続される。ＧＮＤＩＮ端子には、グランドＧＮＤの印加端が接続される。ＭＯＳトランジスタＭ１のソースは、ＳＩＮＮ端子に接続される。これにより、ＭＯＳトランジスタＭ１は、ＧＮＤＩＮ端子とＳＩＮＮ端子との間の短絡・遮断を切り替える。
　また、図３に示すように、ＬＥＤ駆動装置１０は、ＵＶＬＯ（Under  Voltage　Lock　Out）部１５、ＤＣ／ＤＣ起動状態検出部１６、およびＭＯＳ制御部１７を有している。
　ＵＶＬＯ部１５は、内部基準電圧Ｖｄｒｖ５がＵＶＬＯ解除電圧以下であるＵＶＬＯ状態（低電圧状態）である場合、ＨｉｇｈレベルのＵＶＬＯ信号Ｕｖを出力し、一方、内部基準電圧Ｖｄｒｖ５がＵＶＬＯ解除電圧を上回ったＵＶＬＯ解除状態では、ＬｏｗレベルのＵＶＬＯ信号Ｕｖを出力する。
　ＤＣ／ＤＣ起動状態検出部１６は、ＵＶＬＯ解除状態の場合に、ＤＣ／ＤＣコンバータが起動前であるか否かを検出して、検出信号Ｄｅｔを出力する。
　ＭＯＳ制御部１７は、ＵＶＬＯ信号Ｕｖおよび検出信号Ｄｅｔのレベルに応じゲート信号ＧＴ１をＭＯＳトランジスタＭ１のゲートに出力する。ゲート信号ＧＴ１によりＭＯＳトランジスタＭ１のオンオフが切り替えられる。ＭＯＳ制御部１７は、内部電源電圧Ｖｐ４２に基づいてＭＯＳトランジスタＭ１をオンとするゲート信号ＧＴ１を生成する。
＜４．比較例における問題点＞
　このようなＬＥＤ駆動装置１０においては、仮にＭＯＳトランジスタＭ１を内部基準電圧Ｖｄｒｖ５により駆動する構成である場合（比較例）、以下に説明するように、電源電圧ＶｐｉｎｐをオンとしたＬＥＤ駆動装置の起動時に、内部基準電圧生成回路１４が起動しない不具合が生じることが本願発明者によって見出された。
　ここで、ＰＩＮＮ端子とＳＩＮＮ端子とは、放熱パッドを介して接続され、同電位である。ＰＩＮＰ端子とＰＩＮＮ端子との間には、入力コンデンサＣｐｉｎ２が接続される。
　電源電圧Ｖｐｉｎｐをオンとすると、電源電圧Ｖｐｉｎｐが立ち上がり、図３に示す起動電流Ｉｓ１，Ｉｓ２が過渡的に発生する。起動電流Ｉｓ１は、入力電源電圧Ｖｐｉｎｐの印加端から入力コンデンサＣｐｉｎ２、下側トランジスタＬＭの寄生ダイオード、およびインダクタＬを介してグランドＧＮＤの印加端へ流れる。起動電流Ｉｓ２は、入力電源電圧Ｖｐｉｎｐの印加端から入力コンデンサＣｐｉｎ２、ＳＩＮＮ端子、ＭＯＳトランジスタＭ１の寄生ダイオードを介してグランドＧＮＤの印加端へ流れる。
　これにより、下側トランジスタＬＭおよびＭＯＳトランジスタＭ１の各寄生ダイオードでの順電圧（Ｖｆ）により、負極性基準電圧Ｖｓｉｎｎは、グランドＧＮＤよりも高くなる（負極性基準電圧Ｖｓｉｎｎの浮いた状態）。
　ここで、負極性基準電圧Ｖｓｉｎｎは、チップに含まれるＰ型基板（Ｐ－Ｓｕｂ）に発生し、負極性基準電圧ＶｓｉｎｎがグランドＧＮＤよりも所定電圧（ここでは一例として０．３Ｖ）以上高くなると、図３に示される寄生ＮＰＮトランジスタＴｒがオン状態とされる。このとき、図４に示したように内部電源回路１１はツェナーダイオード１１２を利用して上記のような寄生動作による影響を受けにくい回路となっており、また、負極性基準電圧ＶｓｉｎｎはＧＮＤ＋０．７Ｖ程度にクランプされるためＰＩＮＰ端子・ＳＩＮＮ端子間には入力電源電圧Ｖｐｉｎｐ－０．７Ｖ程度の電圧が印加され、動作電流を十分に確保できる。従って、内部電源回路１１は、起動不良とならない。このように内部電源回路１１は起動不良とならずに内部電源電圧Ｖｐ４２が起動し、負極性基準電圧ＶｓｉｎｎはＧＮＤ＋０．７Ｖ程度でクランプされるため、バンドギャップリファレンス１２の回路動作に十分な電圧、電流が確保され、バンドギャップリファレンス１２も起動不良とならない。
　しかしながら、上記のような寄生ＮＰＮトランジスタＴｒがオン状態となることにより、図５に示したＯＣＰ部１４５が過電流検出状態となり、内部基準電圧Ｖｄｒｖ５が起動されない不具合が生じる虞がある。このように内部基準電圧Ｖｄｒｖ５が起動されなければ、ＭＯＳトランジスタＭ１をオン状態とすることはできない。
　起動電流Ｉｓ１，Ｉｓ２が流れなくなっても、負極性基準電圧Ｖｓｉｎｎを基準に動作する回路（内部電源回路１１、バンドギャップリファレンス１２など）により回路電流が負極性基準電圧ＶｓｉｎｎのラインからＭＯＳトランジスタＭ１の寄生ダイオードを介してグランドＧＮＤへ流れる。これにより、負極性基準電圧Ｖｓｉｎｎは浮いた状態を維持される。従って、寄生ＮＰＮトランジスタＴｒのオン状態は維持され、内部基準電圧Ｖｄｒｖ５は起動されない。
　図６は、入力電源電圧Ｖｐｉｎｐをオンとした場合の入力電源電圧Ｖｐｉｎｐ、負極性基準電圧Ｖｓｉｎｎ、内部基準電圧Ｖｄｒｖ５の波形例、およびＭＯＳトランジスタＭ１の状態を示すタイミングチャートである。
　図６に示すように、負極性基準電圧Ｖｓｉｎｎは、グランドＧＮＤから、グランドＧＮＤより所定電圧以上高い電圧まで立ち上がって維持される。内部基準電圧Ｖｄｒｖ５は起動されないので、負極性基準電圧Ｖｓｉｎｎと重なっている（すなわち、負極性基準電圧Ｖｓｉｎｎを基準として０Ｖを維持）。ＭＯＳトランジスタＭ１はオフ状態を維持される。
＜５．問題点の解決手段＞
　上記のように、電源電圧Ｖｐｉｎｐをオンとした場合に内部基準電圧Ｖｄｒｖ５が起動できない問題点を解決すべく、以下説明するような図３に示す構成を採用した。
　ここで、図７は、ＭＯＳ制御部１７の具体的な構成例を示す回路図である。
　図７に示すように、ＭＯＳ制御部１７は、ＰＭＯＳトランジスタ１７１と、ＮＭＯＳトランジスタ１７２と、ＰＭＯＳトランジスタ１７３と、ＮＭＯＳトランジスタ１７４と、インバータ１７５，１７６と、インバータ１７７，１７８と、を有する。
　ＰＭＯＳトランジスタ１７１のソースは、内部電源電圧Ｖｐ４２の印加端に接続される。ＰＭＯＳトランジスタ１７１のドレインは、ＮＭＯＳトランジスタ１７２のドレインに接続される。ＮＭＯＳトランジスタ１７２のソースは、ＮＭＯＳトランジスタ１７４のドレインに接続される。ＮＭＯＳトランジスタ１７４のソースは、負極性基準電圧Ｖｓｉｎｎの印加端に接続される。ＰＭＯＳトランジスタ１７１のゲートとＮＭＯＳトランジスタ１７２のゲートには、ＵＶＬＯ部１５（図３）から出力されるＵＶＬＯ信号ｕｖがインバータ１７７を介して入力される。ＰＭＯＳトランジスタ１７３のゲートとＮＭＯＳトランジスタ１７４のゲートには、ＤＣ／ＤＣ起動状態検出部１６から出力される検出信号Ｄｅｔがインバータ１７８を介して入力される。
　インバータ１７５，１７６は、それぞれ内部電源電圧Ｖｐ４２の印加端と負極性基準電圧Ｖｓｉｎｎの印加端との間に直列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成される。ＰＭＯＳトランジスタ１７３のドレインとＮＭＯＳトランジスタ１７２のドレインとが接続されるノードは、インバータ１７５の入力端に接続される。インバータ１７５の出力端は、インバータ１７６の入力端に接続される。インバータ１７６の出力端から出力されるゲート信号ＧＴ１は、ＭＯＳトランジスタＭ１のゲートへ入力される。
　ＵＶＬＯ信号ＵｖがＵＶＬＯ状態を示すＨｉｇｈレベルである場合、ＰＭＯＳトランジスタ１７１がオン状態、ＮＭＯＳトランジスタ１７２がオフ状態となり、インバータ１７５にＨｉｇｈレベルが入力されるので、ゲート信号ＧＴ１はＨｉｇｈレベルとなり、ＭＯＳトランジスタＭ１はオン状態とされる。一方、ＵＶＬＯ信号ＵｖがＵＶＬＯ解除状態を示すＬｏｗレベルである場合、ＰＭＯＳトランジスタ１７１がオフ状態、ＮＭＯＳトランジスタ１７２がオン状態となり、インバータ１７５に入力されるレベルは、検出信号Ｄｅｔのレベルをインバータ１７８、およびＰＭＯＳトランジスタ１７３とＮＭＯＳトランジスタ１７４からなるインバータによりそれぞれレベル反転した後のレベルとなる。
　すなわち、ＵＶＬＯ解除状態では、検出信号Ｄｅｔのレベルに応じたレベルのゲート信号ＧＴ１が生成される。より具体的には、検出信号ＤｅｔのレベルがＨｉｇｈレベルである場合、ゲート信号ＧＴ１はＨｉｇｈレベルとなり、ＭＯＳトランジスタＭ１はオン状態となる。一方、検出信号ＤｅｔのレベルがＬｏｗレベルである場合、ゲート信号ＧＴ１はＬｏｗレベルとなり、ＭＯＳトランジスタＭ１はオフ状態となる。
　このような構成である本実施形態に係るＬＥＤ駆動装置１０の起動時の動作について図８を参照して説明する。図８は、入力電源電圧Ｖｐｉｎｐをオンとした場合の各種信号波形例を示す。具体的には、図８には、入力電源電圧Ｖｐｉｎｐ、内部電源電圧Ｖｐ４２、内部基準電圧Ｖｄｒｖ５、負極性基準電圧Ｖｓｉｎｎ、およびＣＯＭＰ端子電圧Ｖｃｏｍｐの各波形例を示す。なお、ＣＯＭＰ端子は、エラーアンプ２の出力（誤差信号Ｅｒｒ）が印加される外部端子（図１で図示せず）であり、位相補償容量接続端子である。また、図８には、ＭＯＳトランジスタＭ１の動作状態、およびＵＶＬＯ信号Ｕｖ、検出信号Ｄｅｔも併せて示す。
　まず、図８のタイミングｔ０で入力電源電圧Ｖｐｉｎｐがオンとされると、入力電源電圧Ｖｐｉｎｐは立ち上りを開始する。なお、タイミングｔ０で、ＭＯＳトランジスタＭ１は、オフ状態である。
　すると、図３で先述した起動電流Ｉｓ１，Ｉｓ２が発生することにより、負極性基準電圧Ｖｓｉｎｎは立ち上がる。負極性基準電圧ＶｓｉｎｎがグランドＧＮＤよりも所定電圧（ここでは一例として０．３Ｖ）以上高くなると、先述したように寄生ＮＰＮトランジスタＴｒ（図３）がオン状態とされる。これにより、内部基準電圧生成回路１４は動作せず、内部基準電圧Ｖｄｒｖ５は起動されない。従って、図８において、内部基準電圧Ｖｄｒｖ５と負極性基準電圧Ｖｓｉｎｎとは重なる。
　一方、入力電源電圧Ｖｐｉｎｐの立ち上りに応じて、内部電源回路１１は起動され、内部電源電圧Ｖｐ４２は負極性基準電圧Ｖｓｉｎｎを基準とした所定電圧（ここでは一例として４．２Ｖ）まで立ち上がる（タイミングｔ１）。なお、先述したように、内部電源電圧Ｖｐ４２は、寄生ＮＰＮトランジスタＴｒのオン状態に依らず、起動される。また、バンドギャップリファレンス１２も寄生ＮＰＮトランジスタＴｒのオン状態に依らず、起動する。
　内部基準電圧Ｖｄｒｖ５は起動せずＵＶＬＯ信号ＵｖはＵＶＬＯ状態を示すＨｉｇｈレベルであるため、図７の構成によってゲート信号ＧＴ１はＨｉｇｈレベルとされ、ＭＯＳトランジスタＭ１はターンオンされる（なお、ＵＶＬＯ信号のＨｉｇｈ＝Ｖｄｒｖ５）。これにより、ＧＮＤＩＮ端子とＳＩＮＮ端子とが短絡されるので、負極性基準電圧ＶｓｉｎｎはグランドＧＮＤへ向けて低下する。
　そして、負極性基準電圧ＶｓｉｎｎがグランドＧＮＤより所定電圧（０．３Ｖ）だけ高い電圧に達すると、寄生ＮＰＮトランジスタＴｒはターンオフされる（タイミングｔ２）。以降、負極性基準電圧ＶｓｉｎｎはグランドＧＮＤまで低下する。寄生ＮＰＮトランジスタＴｒがオフ状態とされることで、内部基準電圧生成回路１４は動作を開始し、内部基準電圧Ｖｄｒｖ５は負極性基準電圧Ｖｓｉｎｎを基準として上昇を開始する。すなわち、内部基準電圧Ｖｄｒｖ５は起動する。
　そして、内部基準電圧Ｖｄｒｖ５が所定のＵＶＬＯ解除電圧を上回ると（タイミングｔ３）、ＵＶＬＯ信号Ｕｖ（図３）はＬｏｗレベルとされる。このとき、ＵＶＬＯ解除状態であるが、ＤＣ／ＤＣコンバータは起動前の状態であるため、ＤＣ／ＤＣ起動状態検出部１６（図３）は、起動前であることを示すＨｉｇｈレベルの検出信号Ｄｅｔを出力する。これにより、図７の構成により、ゲート信号ＧＴ１はＨｉｇｈレベルとされ、ＭＯＳトランジスタＭ１はオン状態を維持される。
　このように、ＭＯＳトランジスタＭ１は、オン状態を維持されるので、負極性基準電圧ＶｓｉｎｎはグランドＧＮＤで維持される。また、ＵＶＬＯ解除により、エラーアンプ２が起動され、ＣＯＭＰ端子電圧Ｖｃｏｍｐは上昇を開始する。
　そして、ＣＯＭＰ端子Ｖｃｏｍｐがスロープ信号Ｓｌｐのスロープに達すると、上側トランジスタＨＭと下側トランジスタＬＭによるスイッチングが開始され、ＤＣ／ＤＣコンバータが起動する（タイミングｔ４）。これにより、負極性基準電圧Ｖｓｉｎｎは、グランドＧＮＤから低下して負極性となる。
　また、このとき、検出信号Ｄｅｔは起動を示すＬｏｗレベルとなるため、ゲート信号ＧＴ１はＬｏｗレベルとなり、ＭＯＳトランジスタＭ１はターンオフされる。
　このように、本実施形態では、入力電源電圧Ｖｐｉｎｐをオンとした場合に、内部電源回路１１により生成される内部電源電圧Ｖｐ４２を利用してＭＯＳトランジスタＭ１を強制的にオン状態とさせるため、負極性基準電圧Ｖｓｉｎｎの浮いた状態を解消し、内部基準電圧Ｖｄｒｖ５の起動を可能としている。
＜６．その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば、上記の実施形態では、コモン電圧（ＳＩＮＮ端子の電圧）を負極性としたが、これに限ることはなく、入力側のＧＮＤ（ＧＮＤＩＮ端子の電圧）と出力側のコモン電圧が異なる形式となる種々の場合に本開示は適用可能である。
＜７．付記＞
　以上のように、本開示の一態様に係る電源制御装置（１０）は、グランドを基準とした入力電源電圧（Ｖｐｉｎｐ）に基づき出力電圧（Ｖｏｕｔ）を生成する電源回路を制御する電源制御装置であって、
　コモン電圧（Ｖｓｉｎｎ）が印加される第１端子（ＳＩＮＮ）と、
　前記グランドの印加端に接続可能な第２端子（ＧＮＤＩＮ）と、
　前記コモン電圧が印加されるＰ型基板と、
　前記第１端子と前記第２端子との間に接続され、かつＮチャネルＭＯＳＦＥＴにより構成されるＭＯＳトランジスタ（Ｍ１）と、
　前記コモン電圧を基準とした内部基準電圧（Ｖｄｒｖ５）を前記入力電源電圧に基づき生成する内部基準電圧生成回路（１４）と、
　を有し、
　前記入力電源電圧をオンとしたときに、前記ＭＯＳトランジスタをオン状態とすることにより前記第１端子と前記第２端子とを短絡させる構成としている（第１の構成）。
　また、上記第１の構成において、前記コモン電圧（Ｖｓｉｎｎ）を基準とした内部電源電圧（Ｖｐ４２）を前記入力電源電圧（Ｖｐｉｎｐ）に基づき生成する内部電源回路（１１）を有し、前記入力電源電圧をオンとしたときに、前記ＭＯＳトランジスタを前記内部電源電圧に基づいてオン状態とすることで、前記第１端子（ＳＩＮＮ）と前記第２端子（ＧＮＤＩＮ）とを短絡させる構成としてもよい（第２の構成）。
　また、上記第２の構成において、前記内部電源回路（１１）は、
　前記第１端子（ＳＩＮＮ）と接続されるアノードを有するツェナーダイオード（１１２）と、前記入力電源電圧（Ｖｐｉｎｐ）の印加端と前記ツェナーダイオードのカソードとの間に配置される定電流源（１１１）と、前記ツェナーダイオードのカソードに接続されるゲートを有するＮＭＯＳトランジスタ（１１３）と、前記入力電源電圧の印加端と前記ＮＭＯＳトランジスタのドレインとの間に接続される抵抗（１１４）と、前記ＮＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードとの間に接続されるコンデンサ（１１５）と、を有する構成としてもよい（第３の構成）。
　また、上記第２または第３の構成において、前記内部基準電圧（Ｖｄｒｖ５）のＵＶＬＯ状態／ＵＶＬＯ解除状態を検出するＵＶＬＯ部と（１５）、前記ＵＶＬＯ部から出力される前記ＵＶＬＯ状態を表すＵＶＬＯ信号（Ｕｖ）に基づき、前記内部電源電圧（Ｖｐ４２）に基づくＨｉｇｈレベルのゲート信号（ＧＴ１）を前記ＭＯＳトランジスタ（Ｍ１）のゲートに印加させるＭＯＳ制御部（１７）と、を有する構成としてもよい（第４の構成）。
　また、上記第４の構成において、前記ＵＶＬＯ解除状態の場合に、前記電源回路の起動状態を検出する起動状態検出部（１６）をさらに有し、前記起動状態検出部による前記起動状態の検出結果に応じて、前記ＭＯＳ制御部（１７）は、前記ゲート信号（ＧＴ１）を前記ＭＯＳトランジスタ（Ｍ１）のゲートに印加させる構成としてもよい（第５の構成）。
　上記第２から第５のいずれかの構成において、前記内部電源電圧（Ｖｐ４２）に基づいて基準電圧（Ｖｒｅｆ）を生成するバンドギャップリファレンス（１２）をさらに有し、
　前記内部基準電圧生成回路（１４）は、
　エラーアンプ（１４１）と、
　前記エラーアンプの出力端が接続されるゲートと、前記入力電源電圧（Ｖｐｉｎｐ）の印加端に接続されるソースと、を有するＰＭＯＳトランジスタ（１４２）と、
　前記ＰＭＯＳトランジスタのドレインと前記第１端子（ＳＩＮＮ）との間に直列接続される抵抗（１４３，１４４）と、
　前記ＰＭＯＳトランジスタのソースに流れる過電流を検出するＯＣＰ部（１４５）と、
　を有し、
　前記基準電圧は、前記エラーアンプの第１入力端に印加され、
　前記ＯＣＰ部の過電流検出信号は、前記エラーアンプの第２入力端に印加され、
　前記抵抗同士が接続されるノード（Ｎ１４）は、前記エラーアンプの第３入力端に接続される構成としてもよい（第６の構成）。
　また、上記第１から第６のいずれかの構成の電源制御装置は、前記入力電源電圧（Ｖｐｉｎｐ）の印加端に接続される上側トランジスタ（ＨＭ）と、
　前記上側トランジスタに直列接続される下側トランジスタ（ＬＭ）と、
　前記上側トランジスタと前記下側トランジスタとが接続されるノードに一端を接続され、かつ他端を前記グランドの印加端およびＬＥＤ（３０）のアノードに接続されるインダクタ（Ｌ）と、
　前記インダクタの他端と、前記ＬＥＤのカソードに接続される一端を有するセンス抵抗（Ｒｓｎｓ）の他端との間に接続される出力コンデンサ（Ｃｏｕｔ）と、
　前記入力電源電圧の印加端と前記センス抵抗の他端との間に接続される入力コンデンサ（Ｃｐｉｎ２）と、
　を有するＤＣ／ＤＣコンバータに用いられ、前記センス抵抗の両端間に発生するセンス電圧（Ｖｓｎｓ）に基づいて前記上側トランジスタおよび前記下側トランジスタをスイッチング制御するＬＥＤ駆動装置であって、
　前記第１端子（ＳＩＮＮ）は、前記センス抵抗の他端に接続可能である構成としてもよい（第７の構成）。
　また、本開示の一態様は、上記第７の構成の電源制御装置（１０）と、前記上側トランジスタ（ＨＭ）と、前記下側トランジスタ（ＬＭ）と、前記インダクタ（Ｌ）と、前記出力コンデンサ（Ｃｏｕｔ）と、前記入力コンデンサ（Ｃｐｉｎ２）と、を有するＤＣ／ＤＣコンバータとしている。
　本開示は、例えば、各種機器に搭載されるＬＥＤの駆動に利用することが可能である。
　　　１　　　アンプ
　　　２　　　エラーアンプ
　　　３　　　発振器
　　　４　　　スロープ生成部
　　　５　　　コンパレータ
　　　６　　　フリップフロップ
　　　７　　　上側ドライバ
　　　８　　　下側ドライバ
　　　９　　　ダイオード
　　　１０　　　ＬＥＤ駆動装置
　　　１１　　　内部電源回路
　　　１２　　　バンドギャップリファレンス
　　　１３　　　ＴＳＤ回路
　　　１４　　　内部基準電圧生成回路
　　　１５　　　ＵＶＬＯ部
　　　１６　　　ＤＣ／ＤＣ起動状態検出部
　　　１７　　　ＭＯＳ制御部
　　　３０　　　ＬＥＤ
　　　１７１　　　ＰＭＯＳトランジスタ
　　　１７２　　　ＮＭＯＳトランジスタ
　　　１７３　　　ＰＭＯＳトランジスタ
　　　１７４　　　ＮＭＯＳトランジスタ
　　　１７５、１７６　インバータ
　　　１７７、１７８　インバータ
　　　Ｃｂｏｏｔ　　ブートコンデンサ
　　　Ｃｏｕｔ　　　出力コンデンサ
　　　Ｃｐｉｎ２　　入力コンデンサ
　　　Ｃｖｄｒｖ５　出力コンデンサ
　　　ＨＭ　　　上側トランジスタ
　　　Ｌ　　　インダクタ
　　　ＬＭ　　　下側トランジスタ
　　　Ｍ１　　　ＭＯＳトランジスタ
　　　Ｒｓｎｓ　　　センス抵抗
　　　Ｔｒ　　　寄生ＮＰＮトランジスタ

Claims (8)

  1. 　グランドを基準とした入力電源電圧に基づき出力電圧を生成する電源回路を制御する電源制御装置であって、
    　コモン電圧が印加される第１端子と、
    　前記グランドの印加端に接続可能な第２端子と、
    　前記コモン電圧が印加されるＰ型基板と、
    　前記第１端子と前記第２端子との間に接続され、かつＮチャネルＭＯＳＦＥＴにより構成されるＭＯＳトランジスタと、
    　前記コモン電圧を基準とした内部基準電圧を前記入力電源電圧に基づき生成する内部基準電圧生成回路と、
    　を有し、
    　前記入力電源電圧をオンとしたときに、前記ＭＯＳトランジスタをオン状態とすることにより前記第１端子と前記第２端子とを短絡させる、電源制御装置。
  2. 　前記コモン電圧を基準とした内部電源電圧を前記入力電源電圧に基づき生成する内部電源回路を有し、
    　前記入力電源電圧をオンとしたときに、前記ＭＯＳトランジスタを前記内部電源電圧に基づいてオン状態とすることで、前記第１端子と前記第２端子とを短絡させる、請求項１に記載の電源制御装置。
  3. 　前記内部電源回路は、
    　前記第１端子と接続されるアノードを有するツェナーダイオードと、
    　前記入力電源電圧の印加端と前記ツェナーダイオードのカソードとの間に配置される定電流源と、
    　前記ツェナーダイオードのカソードに接続されるゲートを有するＮＭＯＳトランジスタと、
    　前記入力電源電圧の印加端と前記ＮＭＯＳトランジスタのドレインとの間に接続される抵抗と、
    　前記ＮＭＯＳトランジスタのソースと前記ツェナーダイオードのアノードとの間に接続されるコンデンサと、
    　を有する、請求項２に記載の電源制御装置。
  4. 　前記内部基準電圧のＵＶＬＯ状態／ＵＶＬＯ解除状態を検出するＵＶＬＯ部と、
    　前記ＵＶＬＯ部から出力される前記ＵＶＬＯ状態を表すＵＶＬＯ信号に基づき、前記内部電源電圧に基づくＨｉｇｈレベルのゲート信号を前記ＭＯＳトランジスタのゲートに印加させるＭＯＳ制御部と、
    　を有する、請求項２または請求項３に記載の電源制御装置。
  5. 　前記ＵＶＬＯ解除状態の場合に、前記電源回路の起動状態を検出する起動状態検出部をさらに有し、
    　前記起動状態検出部による前記起動状態の検出結果に応じて、前記ＭＯＳ制御部は、前記ゲート信号を前記ＭＯＳトランジスタのゲートに印加させる、請求項４に記載の電源制御装置。
  6. 　前記内部電源電圧に基づいて基準電圧を生成するバンドギャップリファレンスをさらに有し、
    　前記内部基準電圧生成回路は、
    　エラーアンプと、
    　前記エラーアンプの出力端が接続されるゲートと、前記入力電源電圧の印加端に接続されるソースと、を有するＰＭＯＳトランジスタと、
    　前記ＰＭＯＳトランジスタのドレインと前記第１端子との間に直列接続される抵抗と、
    　前記ＰＭＯＳトランジスタのソースに流れる過電流を検出するＯＣＰ部と、
    　を有し、
    　前記基準電圧は、前記エラーアンプの第１入力端に印加され、
    　前記ＯＣＰ部の過電流検出信号は、前記エラーアンプの第２入力端に印加され、
    　前記抵抗同士が接続されるノードは、前記エラーアンプの第３入力端に接続される、請求項２から請求項５のいずれか１項に記載の電源制御装置。
  7. 　前記入力電源電圧の印加端に接続される上側トランジスタと、
    　前記上側トランジスタに直列接続される下側トランジスタと、
    　前記上側トランジスタと前記下側トランジスタとが接続されるノードに一端を接続され、かつ他端を前記グランドの印加端およびＬＥＤのアノードに接続されるインダクタと、　前記インダクタの他端と、前記ＬＥＤのカソードに接続される一端を有するセンス抵抗の他端との間に接続される出力コンデンサと、
    　前記入力電源電圧の印加端と前記センス抵抗の他端との間に接続される入力コンデンサと、
    　を有するＤＣ／ＤＣコンバータに用いられ、前記センス抵抗の両端間に発生するセンス電圧に基づいて前記上側トランジスタおよび前記下側トランジスタをスイッチング制御するＬＥＤ駆動装置であって、
    　前記第１端子は、前記センス抵抗の他端に接続可能である、請求項１から請求項６のいずれか１項に記載の電源制御装置。
  8. 　請求項７に記載の電源制御装置と、前記上側トランジスタと、前記下側トランジスタと、前記インダクタと、前記出力コンデンサと、前記入力コンデンサと、を有するＤＣ／ＤＣコンバータ。
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