JP2020188643A - Ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】異常検出時における安全性確保と異常解消時における即時復帰を両立する。【解決手段】ＤＣ／ＤＣコンバータ１００は、例えば、ブートストラップ形式のスイッチ出力段（Ｎ１及びＮ２、Ｐ１、Ｌ１、Ｃ１及びＣ２）を駆動する駆動部１１０と、前記スイッチ出力段において入力電圧ＶＩから所望の出力電圧ＶＯ１が生成されるように駆動部１１０を制御する制御部１２０と、出力電圧ＶＯ１が過電圧状態であるか否かを検出する過電圧検出部１３０とを有する。駆動部１１０は、出力電圧ＶＯ１の過電圧状態が検出されたときに前記スイッチ出力段の上側トランジスタＮ１をオフしてて下側トランジスタＮ２のみをオン／オフする第１過電圧保護動作を開始し、出力電圧ＶＯ１の過電圧状態が解消しないまま第１過電圧保護動作が所定期間Ｔｘに亘って継続したときに上側トランジスタＮ１及び下側トランジスタＮ２双方をオフする第２過電圧保護動作に移行する。【選択図】図４

Description

本明細書中に開示されている発明は、ブートストラップ形式のＤＣ／ＤＣコンバータに関するものである。

近年、様々なアプリケーションの電源手段として、ブートストラップ形式のＤＣ／ＤＣコンバータが広く一般に用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１８−５７１００号公報

しかしながら、従来のＤＣ／ＤＣコンバータでは、その過電圧保護動作について、異常検出時における安全性確保と異常解消時における即時復帰との両立が特に考慮されておらず、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、異常検出時における安全性確保と異常解消時における即時復帰を両立することのできるＤＣ／ＤＣコンバータを提供することを目的とする。

本明細書中に開示されているＤＣ／ＤＣコンバータは、ブートストラップ形式のスイッチ出力段を駆動する駆動部と、前記スイッチ出力段において入力電圧から所望の出力電圧が生成されるように前記駆動部を制御する制御部と、前記出力電圧が過電圧状態であるか否かを検出する過電圧検出部を有し、前記駆動部は、前記過電圧状態が検出されたときに前記スイッチ出力段の上側トランジスタをオフして下側トランジスタのみをオン／オフする第１過電圧保護動作を開始し、前記過電圧状態が解消しないまま前記第１過電圧保護動作が所定期間に亘って継続したときに前記上側トランジスタ及び前記下側トランジスタ双方をオフする第２過電圧保護動作に移行する構成（第１の構成）とされている。

なお、上記第１の構成から成るＤＣ／ＤＣコンバータにおいて、前記駆動部は、前記第１過電圧保護動作において、前記下側トランジスタを最小デューティでオン／オフする構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成るＤＣ／ＤＣコンバータにおいて、前記駆動部は、前記下側トランジスタのみを所定回数だけオン／オフしたときに、前記第１過電圧保護動作が前記所定期間に亘って継続したものとして、前記第２過電圧保護動作に移行する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成るＤＣ／ＤＣコンバータは、前記第２過電圧保護動作からの復帰に際して、通常動作の開始前に前記上側トランジスタをオフしたまま前記下側トランジスタのみをオン／オフする構成（第４の構成）にするとよい。

また、本明細書中に開示されているシステム電源は、入力電圧から出力電圧を生成するプライマリ電源と、前記出力電圧から第２出力電圧を生成するセカンダリ電源とを有し、前記プライマリ電源は、上記第１〜第４いずれかの構成から成るＤＣ／ＤＣコンバータである構成（第５の構成）とされている。

なお、上記第５の構成から成るシステム電源は、前記出力電圧を前記プライマリ電源に帰還入力するための第１外部端子と、前記出力電圧を前記セカンダリ電源に供給するための第２外部端子と、を個別に有する構成（第６の構成）にするとよい。

また、上記第６の構成から成るシステム電源において、前記過電圧検出部は、前記第２外部端子を監視する構成（第７の構成）にするとよい。

また、上記第５〜第７いずれかの構成から成るシステム電源において、前記セカンダリ電源は、第２ＤＣ／ＤＣコンバータとリニアレギュレータを含む構成（第８の構成）にするとよい。

また、上記第８の構成から成るシステム電源は、前記プライマリ電源及び前記第２ＤＣ／ＤＣコンバータを集積化した第１チップと、前記リニアレギュレータを集積化した第２チップと、を単一のパッケージに封止して成る構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第５〜第９いずれかの構成から成るシステム電源と、前記システム電源から電力供給を受けて動作する負荷とを有する構成（第１０の構成）とされている。

本明細書中に開示されているＤＣ／ＤＣコンバータであれば、異常検出時における安全性確保と異常解消時における即時復帰を両立することが可能となる。

電子機器の全体構成を示す図 システム電源ＩＣのパッケージ外観を示す図 システム電源ＩＣのピン配置を示す図 ブートストラップ形式のＤＣ／ＤＣコンバータの一構成例を示す図 過電圧保護動作の第１例を示す図 過電圧保護動作の第２例を示す図 過電圧保護動作の第３例を示す図 車両Ｘの一構成例を示す外観図

＜電子機器＞
図１は、電子機器の全体構成を示す図である。本構成例の電子機器１は、システム電源ＩＣ１０と、これに外付けされる種々のディスクリート部品（本図では、インダクタＬ１及びＬ２、並びに、キャパシタＣ１〜Ｃ４）を有する。

システム電源ＩＣ１０は、入力電圧ＶＩの供給を受けて複数系統の出力電圧（本図では出力電圧ＶＯ１〜ＶＯ３の３系統）を生成する半導体集積回路装置である。なお、システム電源ＩＣ１０は、ＩＣ外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、外部端子Ｔ１１〜Ｔ１５、外部端子Ｔ２１〜Ｔ２４、並びに、外部端子Ｔ３１〜Ｔ３４）を有する。

システム電源ＩＣ１０の外部において、外部端子Ｔ１１は、キャパシタＣ２の第１端に接続されている。外部端子Ｔ１２は、入力電圧ＶＩの印加端に接続されている。なお、外部端子Ｔ１２と接地端との間には、バイパスキャパシタを接続してもよい。外部端子Ｔ１３は、インダクタＬ１の第１端とキャパシタＣ２の第２端に接続されている。外部端子Ｔ１４は、インダクタＬ１の第２端及びキャパシタＣ１の第１端と共に、出力電圧ＶＯ１の印加端に接続されている。外部端子Ｔ１５及びキャパシタＣ１の第２端は、いずれも接地端に接続されている。

外部端子Ｔ２１は、出力電圧ＶＯ１の印加端に接続されている。なお、外部端子Ｔ２１と接地端との間には、バイパスキャパシタを接続してもよい。外部端子Ｔ２２は、インダクタＬ２の第１端に接続されている。外部端子Ｔ２３は、インダクタＬ２の第２端及びキャパシタＣ３の第１端と共に、出力電圧ＶＯ２の印加端に接続されている。外部端子Ｔ２４及びキャパシタＣ３の第２端は、いずれも接地端に接続されている。

外部端子Ｔ３１は、出力電圧ＶＯ１の印加端に接続されている。なお、外部端子Ｔ３１と接地端との間には、バイパスキャパシタを接続してもよい。また、外部端子Ｔ３１と出力電圧ＶＯ１の印加端との間には、フィルタＦＬＴ（後出の図３を参照）を接続してもよい。外部端子Ｔ３２及びＴ３３は、キャパシタＣ４の第１端と共に、出力電圧ＶＯ３の印加端に接続されている。外部端子Ｔ３４及びキャパシタＣ４の第２端は、いずれも接地端に接続されている。

＜システム電源ＩＣ（内部構成）＞
引き続き、図１を参照しながら、システム電源ＩＣ１０の内部構成について説明する。システム電源ＩＣ１０は、ＤＣ／ＤＣコンバータ１００及び２００と、リニアレギュレータ３００と、を集積化して成る。

より具体的に述べると、システム電源ＩＣ１０は、ＤＣ／ＤＣコンバータ１００及び２００やロジック制御クロック（不図示）などを集積化した半導体チップ１０Ａ（＝第１チップ）と、リニアレギュレータ３００を集積化した半導体チップ１０Ｂ（＝第２チップ）と、を単一のパッケージに封止して成る。

このようなマルチチップ構成を採用することにより、単一のパッケージでありながら、ノイズ源となり得るＤＣ／ＤＣコンバータ１００及び２００と、低ノイズが要求されるリニアレギュレータ３００とを分離することが可能となる。

ＤＣ／ＤＣコンバータ１００は、システム電源ＩＣ１０の内部において、外部端子Ｔ１１〜Ｔ１５に接続されており、入力電圧ＶＩ（例えば４．５〜３６Ｖ）を降圧して所望の出力電圧ＶＯ１（例えば４．０Ｖ）を生成するプライマリ電源である。なお、出力電圧ＶＯ１は、システム電源ＩＣ１０に内蔵されたセカンダリ電源（本図では、ＤＣ／ＤＣコンバータ２００及びリニアレギュレータ３００）への電力供給にのみ用いられる。

ＤＣ／ＤＣコンバータ２００は、システム電源ＩＣ１０の内部において、外部端子Ｔ２１〜Ｔ２４に接続されており、出力電圧ＶＯ１を降圧して所望の出力電圧ＶＯ２（例えば１．２５Ｖ）を生成するセカンダリ電源の一つである。なお、出力電圧ＶＯ２は、ＭＣＵ［micro controller unit］などに供給される。

リニアレギュレータ３００は、システム電源ＩＣ１０の内部において、外部端子Ｔ３１〜Ｔ３４に接続されており、出力電圧ＶＯ１を降圧して所望の出力電圧ＶＯ３（例えば、３．３Ｖ）を生成するセカンダリ電源の一つであり、例えば、ＬＤＯ［low drop-out］ レギュレータを好適に用いることができる。なお、出力電圧ＶＯ３は、ミリ波レーダー用ＭＭＩＣ［monolithic microwave integrated circuit］などに供給される。

上記のミリ波レーダーは、周波数をスイープした送信波を送信した後、障害物によって反射された送信波を受信波として受信し、送信波と受信波の周波数差分を取得することにより、障害物を検知する。このような障害物検知時（特に送信波の送信中）にＭＭＩＣの電源変動が生じると、送信波と受信波の周波数差分を正しく取得することができなくなるおそれがある。そのため、ＭＭＩＣに供給される出力電圧ＶＯ３（延いてはリニアレギュレータ３００に供給される出力電圧ＶＯ１）には、低ノイズが要求されている。

なお、システム電源ＩＣ１０には、上記以外の機能ブロックを設けてもよい。例えば、セカンダリ電源として、昇圧型のＤＣ／ＤＣコンバータを有してもよいし、或いは、リニアレギュレータのチャンネル数を増やしてもよい。その場合、ノイズ源となり得る昇圧型のＤＣ／ＤＣコンバータは、先出のＤＣ／ＤＣコンバータ１００及び２００と共に、半導体チップ１０Ａに集積化することが望ましい。一方、増設されたリニアレギュレータは、低ノイズを要求されるリニアレギュレータ３００と共に、半導体チップ１０Ｂに集積化することが望ましい。

また、システム電源ＩＣ１０には、ロジック制御回路、ロジック制御クロック、内部基準電圧生成回路、通信インターフェイス（Ｉ／Ｏ）、マイコン監視回路（ＷＤＴ［watch dog timer］）、自己診断回路（ＢＩＳＴ［built-in self test］）、各種の異常保護回路（ＵＶＬＯ［under voltage locked out］、ＯＣＰ［over current protection］、ＯＶＤ［over voltage detection］、ＵＶＤ［under voltage detection］、ＳＣＰ［short circuit protection］、ＴＳＤ［thermal shut down］）なども集積化されている。

＜システム電源ＩＣ（パッケージ）＞
図２は、システム電源ＩＣ１０のパッケージ外観（トップ面及びボトム面）を示す図である。本図で示すように、システム電源ＩＣ１０のパッケージとしては、例えばＶＱＦＮ［very thin quad flat Non-leaded］パッケージを採用するとよい。

より具体的に述べると、システム電源ＩＣ１０は、平面視矩形状の樹脂封止体１１を持ち、そのボトム面には、樹脂封止体１１から突出することなく各辺１４本ずつ計５６本の外部端子１２が露出されている。このようなノンリードのＶＱＦＮパッケージであれば、リードを持つパッケージ（ＱＦＰ［quad flat package］など）と比べて、その実装面積を縮小することが可能となる。

なお、樹脂封止体１１には、そのボトム面がトップ面よりも若干小さくなるように、側面からボトム面に向けたテーパが付けられている。また、外部端子１２は、樹脂封止体１１のボトム面から側面にかけて露出されている。このような構成であれば、プリント配線基板（不図示）への実装作業を容易かつ確実に実施することができる。

また、樹脂封止体１１のボトム面には、半導体チップ（不図示）を搭載するアイランド１３の裏面（＝チップ搭載面の裏側）が放熱パッドとして露出されている。このような構成であれば、システム電源ＩＣ１０の放熱性を高めることが可能となる。

なお、アイランド１３の四隅のうち、少なくとも一つには、切欠部１３ａ（＝樹脂封止体１１のボトム面側からトップ面側に向けて窪んだ薄肉部）を設けておくとよい。この切欠部１３ａに樹脂封止体１１の材料が入り込むことにより、アイランド１３は、切欠部１３ａの形成領域において、上下両側から樹脂封止体１１に挟持されている。このような構成とすることにより、樹脂封止体１１との密着性を高めて、アイランド１３の脱落を防止することが可能となる。

＜システム電源ＩＣ（ピン配置）＞
図３は、システム電源ＩＣ１０のピン配置（５６ピンのＶＱＦＮ採用時）を示す図である。なお、本図では、特に、図１で示した外部端子（Ｔ１１〜Ｔ１５、Ｔ２１〜Ｔ２４、及び、Ｔ３１〜Ｔ３４）に着目して、それぞれの配置例が描写されている。

システム電源ＩＣ１０の第１辺（本図下辺）には、本図の左から右に向けて、１４本の外部端子（１ピン〜１４ピン）が順に並べられている。１ピン及び２ピンは、ＤＣ／ＤＣコンバータ２００用のパワーグランド端子（外部端子Ｔ２４に相当）であり、いずれも接地端に接続されている。３ピン及び４ピンは、ＤＣ／ＤＣコンバータ２００用のパワー電源入力端子（外部端子Ｔ２１に相当）であり、いずれも出力電圧ＶＯ１の印加端に接続されている。なお、３ピン及び４ピンと接地端との間には、バイパスキャパシタ（不図示）を接続してもよい。６ピンは、ＤＣ／ＤＣコンバータ２００用のフィードバック端子（外部端子Ｔ２３に相当）であり、出力電圧ＶＯ２の印加端（＝インダクタＬ２の第２端）に接続されている。なお、出力電圧ＶＯ２の印加端と接地端との間には、出力平滑用のキャパシタＣ３が接続されている。

システム電源ＩＣ１０の第２辺（本図右辺）には、本図の下から上に向けて、１４本の外部端子（１５ピン〜２８ピン）が順に並べられている。２１ピンは、リニアレギュレータ３００用の接地端子（外部端子Ｔ３４に相当）であり、接地端に接続されている。２５ピンは、リニアレギュレータ３００用のフィードバック端子（外部端子Ｔ３３に相当）であり、出力電圧ＶＯ３の印加端に接続されている。２６ピン及び２７ピンは、リニアレギュレータ３００用の出力端子（外部端子Ｔ３２に相当）であり、いずれも出力電圧ＶＯ３の印加端に接続されている。なお、出力電圧ＶＯ３の印加端と接地端との間には、出力平滑用のキャパシタＣ４が接続されている。

システム電源ＩＣ１０の第３辺（本図上辺）には、本図の右から左に向けて、１４本の外部端子（２９ピン〜４２ピン）が順に並べられている。２９ピン及び３０ピンは、リニアレギュレータ３００用のパワー電源入力端子（外部端子Ｔ３１に相当）であり、フィルタ済み出力電圧ＶＯ１ＦＩＬの印加端（＝フィルタＦＬＴの出力端）に接続されている。フィルタＦＬＴ（例えばＬＣフィルタ）は、出力電圧ＶＯ１のノイズ成分を除去することによりフィルタ済み出力電圧ＶＯ１ＦＩＬを生成する。なお、２９ピン及び３０ピンと接地端との間には、バイパスキャパシタ（不図示）を接続してもよい。３１ピンは、リニアレギュレータ３００用の接地端子（外部端子Ｔ３４に相当）であり、接地端に接続されている。このように、リニアレギュレータ３００用の接地端子は、システム電源ＩＣ１０の異なる２辺（例えば第２辺及び第３辺）に設けられている。３７ピン〜３９ピンは、ＤＣ／ＤＣコンバータ１００用のパワー電源入力端子（外部端子Ｔ１２に相当）であり、いずれも入力電圧ＶＩの印加端に接続されている。３７ピン〜３９ピンと接地端との間には、バイパスキャパシタ（不図示）を接続してもよい。４１ピン及び４２ピンは、ＤＣ／ＤＣコンバータ１００用のパワーグランド端子（外部端子Ｔ１５に相当）であり、接地端に接続されている。なお、３９ピンと４１ピンとの間には、パワー電源入力端子とパワーグランド端子とのショートを防止するために、不使用端子（４０ピン）が設けられている。

システム電源ＩＣ１０の第４辺（本図左辺）には、本図の上から下に向けて、１４本の外部端子（４３ピン〜５６ピン）が順に並べられている。４３ピンは、ＤＣ／ＤＣコンバータ１００用のブート端子（外部端子Ｔ１１に相当）であり、キャパシタＣ２の第１端に接続されている。４５ピン〜４７ピンは、ＤＣ／ＤＣコンバータ１００用のスイッチング端子（外部端子Ｔ１３に相当）であり、いずれもインダクタＬ１の第１端とキャパシタＣ２の第２端に接続されている。５０ピンは、ＤＣ／ＤＣコンバータ１００用のフィードバック端子（外部端子Ｔ１４に相当）であり、出力電圧ＶＯ１の印加端（＝インダクタＬ１の第２端）に接続されている。なお、出力電圧ＶＯ１の印加端と接地端との間には、出力平滑用のキャパシタＣ１が接続されている。５５ピン及び５６ピンは、ＤＣ／ＤＣコンバータ２００用のスイッチング端子（外部端子Ｔ２２に相当）であり、いずれもインダクタＬ２の第１端に接続されている。

＜ＤＣ／ＤＣコンバータ（プライマリ電源）＞
図４は、ブートストラップ形式のＤＣ／ＤＣコンバータ１００の一構成例を示す図である。本構成例のＤＣ／ＤＣコンバータ１００は、駆動部１１０と、制御部１２０と、過電圧検出部１３０と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１及びＮ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、を有する。

なお、上記構成要素のうち、トランジスタＮ１及びＮ２並びにＰ１は、システム電源ＩＣ１０に外付けされたディスクリート部品（インダクタＬ１、キャパシタＣ１及びＣ２）と共に、ブートストラップ形式のスイッチ出力段を形成する。以下、これらの接続関係について詳細に説明する。

トランジスタＮ１のドレインは、外部端子Ｔ１２（＝入力電圧ＶＩの印加端）に接続されている。トランジスタＮ１のソースは、外部端子Ｔ１３（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。トランジスタＮ１のゲートは、上側ゲート信号ＨＧの印加端に接続されている。トランジスタＮ１は、上側ゲート信号ＨＧがハイレベル（≒ＶＢ）であるときにオンして、上側ゲート信号ＨＧがローレベル（≒Ｖｓｗ）であるときにオフする。なお、トランジスタＮ１は、スイッチ出力段の上側トランジスタ（＝出力トランジスタ）として機能する。

トランジスタＮ２のドレインは、外部端子Ｔ１３に接続されている。トランジスタＮ２のソースは、外部端子Ｔ１５（＝接地電圧ＧＮＤの印加端）に接続されている。トランジスタＮ２のゲートは、下側ゲート信号ＬＧの印加端に接続されている。トランジスタＮ２は、下側ゲート信号ＬＧがハイレベル（≒Ｖｒｅｇ）であるときにオンして、下側ゲート信号ＬＧがローレベル（≒ＧＮＤ）であるときにオフする。なお、トランジスタＮ２は、スイッチ出力段の下側トランジスタ（＝同期整流トランジスタ）として機能する。

トランジスタＰ１のドレインは、内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ１のソースは、外部端子Ｔ１１（＝ブート電圧ＶＢの印加端）に接続されている。このように接続されたトランジスタＰ１は、システム電源ＩＣ１０に外付けされたキャパシタＣ２と共に、ブートストラップ回路を形成する。

上記のブートストラップ回路は、スイッチ電圧Ｖｓｗよりも常にキャパシタＣ２の両端間電圧ＶＣ２（＝キャパシタＣ２の満充電時には、ＶＣ２≒Ｖｒｅｇ−Ｖｄｓ（Ｐ１）、ただし、Ｖｄｓ（Ｐ１）はトランジスタＰ１のドレイン・ソース間電圧）だけ高いブート電圧ＶＢ（≒Ｖｓｗ＋ＶＣ２）を生成する。

すなわち、ブート電圧ＶＢは、スイッチ電圧Ｖｓｗのハイレベル期間（Ｖｓｗ≒ＶＩ、Ｎ１＝ＯＮ、Ｎ２＝ＯＦＦ）にはＶＢ≒ＶＩ＋ＶＣ２となり、スイッチ電圧Ｖｓｗのローレベル期間（Ｖｓｗ≒ＧＮＤ、Ｎ１＝ＯＦＦ、Ｎ２＝ＯＮ）にはＶＢ≒ＶＣ２となる。

このようにして生成されるブート電圧ＶＢは、駆動部１１０（特に、後述の上側ドライバ１１１）に供給されており、上側ゲート電圧ＨＧのハイレベル（＝トランジスタＮ１をオンするためのゲート電圧）として用いられる。従って、トランジスタＮ１のオン期間には、上側ゲート電圧ＨＧのハイレベル（≒ＶＢ）がスイッチ電圧Ｖｓｗのハイレベル（≒ＶＩ）よりも高い電圧値（≒ＶＩ＋ＶＣ２）まで引き上げられるので、トランジスタＮ１のゲート・ソース間電圧を高めてトランジスタＮ１を確実にオンすることが可能となる。

なお、ブートストラップ回路の構成要素としては、上記のトランジスタＰ１に代えて、アノードが内部電源電圧Ｖｒｅｇの印加端に接続されてカソードが外部端子Ｔ１１に接続されたダイオードを用いてもよい。この場合、キャパシタＣ２の両端間電圧ＶＣ２は、満充電時にＶＣ２≒Ｖｒｅｇ−Ｖｆ（ただしＶｆはダイオードの順方向降下電圧）となる。

駆動部１１０は、ブートストラップ形式のスイッチ出力段（特にトランジスタＮ１及びＮ２）を駆動する機能ブロックであり、上側ドライバ１１１と、下側ドライバ１１２と、ロジック部１１３と、を含む。

上側ドライバ１１１は、ブート電圧ＶＢとスイッチ電圧Ｖｓｗの供給を受けて動作し、ロジック部１１３から入力される上側制御信号ＨＳに基づいて、上側ゲート信号ＨＧを生成する。例えば、上側ドライバ１１１は、上側制御信号ＨＳがハイレベルであるときに、上側ゲート信号ＨＧをハイレベル（≒ＶＢ）とし、上側制御信号ＨＳがローレベルであるときに、上側ゲート信号ＨＧをローレベル（≒Ｖｓｗ）とする。

下側ドライバ１１２は、内部電源電圧Ｖｒｅｇ及び接地電圧ＧＮＤの供給を受けて動作し、ロジック部１１３から入力される下側制御信号ＬＳに基づいて、下側ゲート信号ＬＧを生成する。例えば、下側ドライバ１１２は、下側制御信号ＬＳがハイレベルであるときに、下側ゲート信号ＬＧをハイレベル（≒Ｖｒｅｇ）とし、下側制御信号ＬＳがローレベルであるときに、下側ゲート信号ＬＧをローレベル（≒ＧＮＤ）とする。

ロジック部１１３は、所定のスイッチング周波数Ｆｓｗ（例えば４７５ｋＨｚ）でパルス駆動されるオン信号Ｓｏｎと、制御部１２０から入力されるオフ信号Ｓｏｆｆに基づいて、上側制御信号ＨＳ及び下側制御信号ＬＳを生成する。

例えば、スイッチ出力段の通常動作時（＝各種の異常保護動作が掛かっていない状態）において、オン信号Ｓｏｎにパルスエッジが生成されたときには、トランジスタＮ１をオンしてトランジスタＮ２をオフすべく、上側制御信号ＨＳをハイレベルとして下側制御信号ＬＳをローレベルとする。一方、オフ信号Ｓｏｆｆにパルスエッジが生成されたときには、トランジスタＮ１をオフしてトランジスタＮ２をオンすべく、上側制御信号ＨＳをローレベルとして下側制御信号ＬＳをハイレベルとする。

このように、スイッチ出力段のトランジスタＮ１及びＮ２を相補的にオン／オフすることにより、外部端子Ｔ１３には、矩形波状（ハイレベル：ＶＩＮ、ローレベル：ＧＮＤ）のスイッチ電圧Ｖｓｗが生成される。このスイッチ電圧ＶｓｗをＬＣフィルタ（＝インダクタＬ１及びキャパシタＣ１）で整流及び平滑することにより、スイッチ出力段のオンデューティＤｏｎ（＝スイッチング周期Ｔｓｗ（＝１／Ｆｓｗ）に占めるトランジスタＮ１のオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔｓｗ）に応じた出力電圧ＶＯ１（＝ＶＩ×Ｄｏｎ）を生成することができる。

なお、ロジック部１１３は、トランジスタＮ１及びＮ２に過大な貫通電流が流れないように、トランジスタＮ１及びＮ２の相補的なオン／オフに際して、両トランジスタの同時オフ期間（いわゆるデッドタイム）を設ける機能も備えている。

また、ロジック部１１３は、過電圧検出信号ＯＶＰのハイレベル期間（＝出力電圧ＶＯ１の過電圧状態が検出されている期間、以下では、ＯＶＰ期間と呼ぶ）を計時するカウンタ１１４を含み、ＯＶＰ期間の長さに応じて過電圧保護動作の方式を切り替える機能も備えている。この新規な過電圧保護動作については、後ほど詳細に説明する。

制御部１２０は、スイッチ出力段で入力電圧ＶＩから所望の出力電圧ＶＯ１が生成されるように、具体的には、帰還入力される出力電圧ＶＯ１がその目標値と一致するように、オフ信号Ｓｏｆｆを生成して駆動部１２０を制御する機能ブロックであり、エラーアンプ１２１と、オフ信号生成部１２２と、抵抗１２３〜１２５と、キャパシタ１２６を含む。

抵抗１２３及び１２４は、外部端子Ｔ１４（＝出力電圧ＶＯ１の印加端）と接地端との間に直列接続されており、相互間の接続ノードから帰還電圧Ｖｆｂ（＝出力電圧ＶＯ１の分圧電圧）を出力する。なお、出力電圧ＶＯ１が後段の入力ダイナミックレンジに収まっていれば、抵抗１２３及び１２４を割愛し、出力電圧ＶＯ１を後段にスルーしてもよい。

エラーアンプ１２１は、２系統の非反転入力端（＋）にそれぞれ入力される基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓのいずれか低い方と、反転入力端（−）に入力される帰還電圧Ｖｆｂとの差分に応じた誤差電流Ｉｅｒｒを出力する。

なお、誤差電流Ｉｅｒｒの流れる方向は、Ｖｒｅｆ（Ｖｓｓ）＞Ｖｆｂであるときに、第１方向（＝エラーアンプ１２１からキャパシタ１２６に向かう方向、すなわち、キャパシタ１２６を充電する方向）となり、逆に、Ｖｒｅｆ（Ｖｓｓ）＜Ｖｆｂであるときに、第２方向（＝キャパシタ１２６からエラーアンプ１２１に向かう方向、すなわち、キャパシタ１２６を放電する方向）となる。また、誤差電流Ｉｅｒｒの大きさ（絶対値）は、基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）と帰還電圧Ｖｆｂとの差分が大きいほど増大し、逆に、両電圧の差分が小さいほど減少する。

また、ソフトスタート電圧Ｖｓｓは、ＤＣ／ＤＣコンバータ１００の初回起動時ないし再起動時において、ゼロ値から所定のソフトスタート期間Ｔｓｓ（例えば３ｍｓ）を掛けて基準電圧Ｖｒｅｆを上回るように緩やかに上昇する。従って、ソフトスタート期間Ｔｓｓの満了前は、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの差分に応じた誤差電流Ｉｅｒｒが生成され、ソフトスタート期間Ｔｓｓの満了後は、ソフトスタート電圧Ｖｓｓと帰還電圧Ｖｆｂとの差分に応じた誤差電流Ｉｅｒｒが生成される。このようなソフトスタート動作により、キャパシタＣ１への突入電流を防止することができる。

抵抗１２５及びキャパシタ１２６は、エラーアンプ１２１の出力端と接地端との間に直列接続されており、誤差電流Ｉｅｒｒを誤差電圧Ｖｅｒｒに変換する電流／電圧変換回路として機能すると共に、エラーアンプ１２１の発振を防止するための位相補償回路としても機能する。なお、誤差電圧Ｖｅｒｒは、Ｖｒｅｆ（Ｖｓｓ）＞Ｖｆｂであるときに上昇し、逆に、Ｖｒｅｆ（Ｖｓｓ）＜Ｖｆｂであるときに低下する。

オフ信号生成部１２２は、誤差電圧Ｖｅｒｒに基づいてオフ信号Ｓｏｆｆを生成する。より具体的に述べると、オフ信号生成部１２２は、誤差電圧Ｖｅｒｒが高いほどオフ信号Ｓｏｆｆのパルスエッジ生成タイミング（＝トランジスタＮ１のオフタイミングに相当）を遅らせ、逆に、誤差電圧Ｖｅｒｒが低いほどオフ信号Ｓｏｆｆのパルスエッジ生成タイミングを早める。このようなオフ信号Ｓｏｆｆは、例えば、誤差電圧Ｖｅｒｒと三角波状または鋸波状のスロープ電圧Ｖｓｌｐとを比較するコンパレータを用いることにより、容易に生成することができる。

また、例えば、スイッチ出力段に流れる電流（トランジスタＮ１に流れる上側スイッチ電流、トランジスタＮ２に流れる下側スイッチ電流、インダクタＬ１に流れるインダクタ電流、若しくは、負荷に流れる出力電流）を検出してオフ信号生成部１２２に帰還入力してやれば、電流モード制御方式を実現することもできる。

もちろん、制御部１２０の出力帰還制御方式は、電圧モード制御方式や電流モード制御方式に限定されるものではなく、非線形のヒステリシス制御方式（リップル制御方式）などを採用してもよい。

過電圧検出部１３０は、出力電圧ＶＯ１が過電圧状態であるか否かを検出する機能ブロックである。なお、過電圧検出部１３０としては、例えば、外部端子Ｔ２１から非反転入力端（＋）に入力される出力電圧ＶＯ１と、反転入力端（−）に入力される所定の閾値電圧Ｖｔｈ（例えば４．７Ｖ）とを比較することにより、過電圧検出信号ＯＶＰを生成するヒステリシスコンパレータを用いることができる。この場合、過電圧検出信号ＯＶＰは、ＶＯ１＜Ｖｔｈであるときにローレベル（＝正常時の論理レベル）となり、ＶＯ１＞Ｖｔｈであるときにハイレベル（＝異常時の論理レベル）となる。

ここで、システム電源ＩＣ１０には、出力電圧ＶＯ１をプライマリ電源（＝ＤＣ／ＤＣコンバータ１００）に帰還入力するための外部端子Ｔ１４と、出力電圧ＶＯ１をセカンダリ電源（＝ＤＣ／ＤＣコンバータ２００）に供給するための外部端子Ｔ２１とが個別に設けられている。従って、外部端子Ｔ１４及びＴ２１のいずれを監視対象としても、出力電圧ＶＯ１の過電圧検出を行うことは可能である。

ただし、セカンダリ電源（ＤＣ／ＤＣコンバータ２００やリニアレギュレータ３００）の安全性を鑑みると、過電圧検出部１３０では、後者の外部端子Ｔ２１を監視して出力電圧ＶＯ１の過電圧検出を行うことが望ましい。

例えば、外部端子Ｔ１４が出力電圧ＶＯ１の印加端から外れて地絡状態（＝接地端またはこれに準ずる低電位端への短絡状態）となり、ＤＣ／ＤＣコンバータ１００が出力電圧ＶＯ１を際限なく高めようとしている状況を考える。この場合、仮に、過電圧検出部１３０で地絡状態の外部端子Ｔ１４を監視していたならば、出力電圧ＶＯ１の過電圧状態を検出することができず、過大な出力電圧ＶＯ１の生成動作が継続されてしまうので、セカンダリ電源（ないしはこれに繋がる負荷）の異常や破壊を招くおそれがある。

一方、過電圧検出部１３０で外部端子Ｔ２１を監視する構成であれば、外部端子Ｔ１４が地絡状態であっても、出力電圧ＶＯ１の過電圧検出を行うことができるので、システム電源ＩＣ１０の安全性を高めることが可能となる。

なお、外部端子Ｔ２１が出力電圧ＶＯ１の印加端から外れて地絡状態となった場合、過電圧検出部１３０は正しく機能しなくなるが、ＤＣ／ＤＣコンバータ１００の出力帰還ループが正常である限り、出力電圧ＶＯ１が過電圧状態に陥ることはない。

また、プライマリ電源から電力供給を受けて動作するセカンダリ電源が複数設けられている場合には、例えば、プライマリ電源に最も近いセカンダリ電源のパワー電源入力端子を過電圧検出部の監視対象とすればよい。

＜過電圧保護動作＞
次に、ＤＣ／ＤＣコンバータ１００における新規な過電圧保護動作について詳述する。先にも述べたように、ＤＣ／ＤＣコンバータ１００の駆動部１１０（特にロジック部１１３）は、ＯＶＰ期間の長さに応じて過電圧保護動作の方式を切り替える機能を持つ。

より具体的に述べると、駆動部１１０は、出力電圧ＶＯ１の過電圧状態が検出されたときに、トランジスタＮ１をオフしてトランジスタＮ２のみをオン／オフする第１過電圧保護動作を開始し、出力電圧ＶＯ１の過電圧状態が解消しないまま第１過電圧保護動作が所定期間Ｔｘに亘って継続したときに、トランジスタＮ１及びＮ２双方をオフする第２過電圧保護動作に移行する。以下では、この新規な過電圧保護動作について、図５〜図７を参照しつつ場合を分けて詳細に述べる。

図５は、過電圧保護動作の第１例を示すタイミングチャートであり、上から順に、出力電圧ＶＯ１、過電圧検出信号ＯＶＰ、上側ゲート信号ＨＧ、及び、下側ゲート信号ＬＧが描写されている。本図の挙動は、例えば、過渡的な負荷変動が生じた場合に起こり得る。

時刻ｔ１１以前には、出力電圧ＶＯ１が閾値電圧Ｖｔｈ（＝過電圧検出値）を下回っているので、過電圧検出信号ＯＶＰはローレベル（＝正常時の論理レベル）となる。このとき、駆動部１１０は、スイッチ出力段の通常動作として、トランジスタＮ１及びＮ２を相補的にオン／オフする。すなわち、出力電圧ＶＯ１の過電圧状態が検出されていないときには、上側ゲート信号ＨＧ及び下側ゲート信号ＬＧの双方が通常通りにスイッチング駆動（パルス駆動）される。

時刻ｔ１１において、出力電圧ＶＯ１が閾値電圧Ｖｔｈを上回ると、過電圧検出信号ＯＶＰがハイレベル（＝異常時の論理レベル）に立ち上がる。このとき、駆動部１１０は、トランジスタＮ１をオフしつつ、トランジスタＮ２のみを最小デューティで周期的にオン／オフする第１過電圧保護動作を開始する。すなわち、第１過電圧保護動作では、上側ゲート信号ＨＧがローレベルに固定されたまま、下側ゲート信号ＬＧのみが最小デューティ（最小ハイレベル幅）で周期的にスイッチング駆動される。

なお、トランジスタＮ２のオン期間には、内部電源電圧Ｖｒｅｇの印加端からトランジスタＰ１、キャパシタＣ２、及び、トランジスタＮ２を介して接地端に至る電流経路が導通し、そこに流れる電流によりキャパシタＣ２が充電される。

従って、上記の第１過電圧保護動作では、トランジスタＮ１をオフして出力電圧ＶＯ１の生成動作を停止しつつ、トランジスタＮ２をオン／オフしてキャパシタＣ２を周期的に充電し、その両端間電圧ＶＣ２（延いてはブート電圧ＶＢ）を適切な電圧値（＝トランジスタＮ１を確実にオンすることのできる電圧値）に維持しておくことができる。

また、駆動部１１０（特にカウンタ１１４）は、過電圧検出信号ＯＶＰがハイレベルに立ち上がった時点で、所定期間Ｔｘの計時を開始する。なお、所定期間Ｔｘの計時手法としては、例えば、スイッチング周期Ｔｓｗでオン／オフされるトランジスタＮ２のオン回数ｍをカウントすればよい。この場合、所定期間Ｔｘは、Ｔｘ＝ｍ×Ｔｓｗで表される。従って、例えば、Ｔｓｗ≒２μｓ（Ｆｓｗ＝４７５ｋＨｚ）である場合、ｍ＝２５６は、Ｔｘ≒０．５ｍｓと等価になる。

その後、時刻ｔ１２において、所定期間Ｔｘの満了前に、出力電圧ＶＯ１が閾値電圧Ｖｔｈを下回り、過電圧検出信号ＯＶＰがローレベルに立ち下がると、駆動部１１０は、第１過電圧保護動作から通常動作に復帰する。このとき、キャパシタＣ２の両端間電圧ＶＣ２は、第１過電圧保護動作におけるキャパシタＣ２の周期的な充電により、適切な電圧値に維持されている。従って、駆動部１１０は、出力電圧ＶＯ１の過電圧状態が解消された時点でトランジスタＮ１及びＮ２の相補的なオン／オフを速やかに再開することができるので、通常動作に遅滞なく復帰することが可能となる。

図６は、過電圧保護動作の第２例を示すタイミングチャートであり、上から順に、出力電圧ＶＯ１、過電圧検出信号ＯＶＰ、上側ゲート信号ＨＧ、及び、下側ゲート信号ＬＧが描写されている。本図の挙動は、例えば、外部端子Ｔ１４（＝ＤＣ／ＤＣコンバータ１００用のフィードバック端子）が出力電圧ＶＯ１の印加端から外れて地絡状態となった場合に起こり得る。

例えば、外部端子Ｔ１４の地絡に伴い、ＤＣ／ＤＣコンバータ１００が出力電圧ＶＯ１を際限なく引き上げようとする異常状態に陥り、時刻ｔ２１において、出力電圧ＶＯ１が閾値電圧Ｖｔｈを上回ると、過電圧検出信号ＯＶＰがハイレベルに立ち上がり、先述の第１過電圧保護動作が開始される。すなわち、トランジスタＮ１がオフされてトランジスタＮ２のみが最小デューティで周期的にオン／オフされるようになる。その結果、出力電圧ＶＯ１が上昇から低下に転じる。

その後、時刻ｔ２２において、所定期間Ｔｘの満了前に、出力電圧ＶＯ１が閾値電圧Ｖｔｈを下回ると、過電圧検出信号ＯＶＰがローレベルに立ち下がるので、第１過電圧保護動作から通常動作に復帰される。

ただし、外部端子Ｔ１４の地絡状態が解消していなければ、通常動作への復帰後、出力電圧ＶＯ１が再上昇する。そのため、本図の時刻ｔ２２以降で示したように、第１過電圧保護動作への移行（時刻ｔ２２、ｔ２４、ｔ２６）と、通常動作への復帰（時刻ｔ２３、ｔ２５、ｔ２７）が交互に繰り返される状態となる。もちろん、このような状態であっても、それぞれの第１過電圧保護動作では、キャパシタＣ２の両端間電圧ＶＣ２が適切な電圧値に維持されるので、出力電圧ＶＯ１の過電圧状態が解消する度に、通常動作への即時復帰を行うことが可能である。

図７は、過電圧保護動作の第３例を示すタイミングチャートであり、上から順に、出力電圧ＶＯ１、過電圧検出信号ＯＶＰ、上側ゲート信号ＨＧ、及び、下側ゲート信号ＬＧが描写されている。本図の挙動は、例えば、外部端子Ｔ２１が天絡状態（例えば入力電圧ＶＩの印加端またはこれに準ずる高電位端への短絡状態）となった場合に起こり得る。

外部端子Ｔ２１の天絡に伴い、時刻ｔ３１において、出力電圧ＶＯ１が閾値電圧Ｖｔｈを上回ると、過電圧検出信号ＯＶＰがハイレベルに立ち上がり、先述の第１過電圧保護動作が開始される。すなわち、トランジスタＮ１がオフされてトランジスタＮ２のみが最小デューティで周期的にオン／オフされるようになる。ただし、外部端子Ｔ２１が天絡している場合には、このような第１過電圧保護動作を行っても、出力電圧ＶＯ１が閾値電圧Ｖｔｈを下回ることはなく、過電圧検出信号ＯＶＰがハイレベルに維持される。

その後、時刻ｔ３２において、出力電圧ＶＯ１の過電圧状態が解消しないまま、第１過電圧保護動作が所定期間Ｔｘに亘って継続すると、駆動部１１０は、トランジスタＮ１及びＮ２双方をオフする第２過電圧保護動作に移行する。なお、所定期間Ｔｘの経過判定手法としては、例えば、トランジスタＮ２のオン回数ｍが所定値（例えばｍ＝２５６）に達したか否かを判定すればよい。

上記の第２過電圧保護動作であれば、トランジスタＮ１だけでなくトランジスタＮ２もオフされる。従って、キャパシタＣ２を充電するためにトランジスタＮ２を周期的にオン／オフしていた第１過電圧保護動作と異なり、トランジスタＮ２に過電流が一切流れなくなるので、トランジスタＮ２の破壊リスクを低減することが可能となる。

なお、所定期間Ｔｘ（＝第１過電圧保護動作の継続期間）の長さについては、第１過電圧保護動作において、トランジスタＮ２に断続的に流れる過電流により、トランジスタＮ２が破壊してしまわないように、十分な安全マージンを持たせておくことが望ましい。

その後、外部端子Ｔ２１の天絡状態が解消され、時刻ｔ３３において、出力電圧ＶＯ１が閾値電圧Ｖｔｈを下回り、過電圧検出信号ＯＶＰがローレベルに立ち下がると、第２過電圧保護動作から通常動作への復帰が行われる。

ただし、先述の第２過電圧保護動作では、トランジスタＮ１及びＮ２双方がオフするので、キャパシタＣ２の両端間電圧ＶＣ２が上側ドライバ１１１などを介して放電されてしまい、適切な電圧値に維持されていないおそれがある。

そこで、第２過電圧保護動作からの復帰に際しては、時刻ｔ３３〜ｔ３４で示したように、通常動作の開始前にトランジスタＮ１をオフしたままトランジスタＮ２のみを所定のオン回数ｎ（例えばｎ＝３２）だけ周期的にオンすることが望ましい。このような動作によれば、キャパシタＣ２をプリチャージしておくことができるので、通常動作に先立ち、トランジスタＮ１を確実にオン／オフすることが可能となる。

なお、ＤＣ／ＤＣコンバータ１００は、キャパシタＣ２のプリチャージ完了後、ソフトスタート動作を経て通常動作に移行する（時刻ｔ２４以降を参照）。このような動作は、ＤＣ／ＤＣコンバータ１００の初回起動時と何ら変わらない。すなわち、第２過電圧保護動作からの復帰は、ＤＣ／ＤＣコンバータ１００の再起動として理解することもできる。

以上で説明したように、ＯＶＰ期間が短いときには、トランジスタＮ１をオフしてトランジスタＮ２のみをオン／オフする第１過電圧保護動作が行われるので、通常動作への即時復帰が優先される一方、ＯＶＰ期間が長くなると、トランジスタＮ１及びＮ２双方をオフする第２過電圧保護動作に移行されて、トランジスタＮ２の破壊防止が優先される。

この新規な過電圧保護動作により、異常検出時における安全性確保と異常解消時における即時復帰との両立を実現することが可能となる。

＜車両への適用＞
図８は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器（車載機器）Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、電動シート、若しくは、ミリ波レーダーなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したシステム電源１０は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。すなわち、電子機器Ｘ１１〜Ｘ１８は、それぞれ、先に説明した電子機器１の具体例として理解することができる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、ミリ波レーダー用の車載システム電源に利用することが可能である。

１ 電子機器
１０ システム電源ＩＣ
１０Ａ、１０Ｂ 半導体チップ
１１ 樹脂封止体
１２ 外部端子
１３ アイランド（放熱パッド）
１３ａ 切欠部
１００ ＤＣ／ＤＣコンバータ（プライマリ電源）
１１０ 駆動部
１１１ 上側ドライバ
１１２ 下側ドライバ
１１３ ロジック部
１１４ カウンタ
１２０ 制御部
１２１ エラーアンプ
１２２ オフ信号生成部
１２３〜１２５ 抵抗
１２６ キャパシタ
１３０ 過電圧検出部
２００ ＤＣ／ＤＣコンバータ（セカンダリ電源）
３００ リニアレギュレータ（セカンダリ電源）
Ｃ１〜Ｃ４ キャパシタ
ＦＬＴ フィルタ
Ｌ１、Ｌ２ インダクタ
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（上側トランジスタ）
Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（下側トランジスタ）
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｔ１１〜Ｔ１５、Ｔ２１〜Ｔ２４、 Ｔ３１〜Ｔ３４ 外部端子
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. ブートストラップ形式のスイッチ出力段を駆動する駆動部と、
   前記スイッチ出力段において入力電圧から所望の出力電圧が生成されるように前記駆動部を制御する制御部と、
   前記出力電圧が過電圧状態であるか否かを検出する過電圧検出部と、
   を有し、
   前記駆動部は、前記過電圧状態が検出されたときに前記スイッチ出力段の上側トランジスタをオフして下側トランジスタのみをオン／オフする第１過電圧保護動作を開始し、前記過電圧状態が解消しないまま前記第１過電圧保護動作が所定期間に亘って継続したときに前記上側トランジスタ及び前記下側トランジスタ双方をオフする第２過電圧保護動作に移行することを特徴とするＤＣ／ＤＣコンバータ。
2. 前記駆動部は、前記第１過電圧保護動作において、前記下側トランジスタを最小デューティでオン／オフすることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
3. 前記駆動部は、前記下側トランジスタのみを所定回数だけオン／オフしたときに、前記第１過電圧保護動作が前記所定期間に亘って継続したものとして前記第２過電圧保護動作に移行することを特徴とする請求項１又は請求項２に記載のＤＣ／ＤＣコンバータ。
4. 前記駆動部は、前記第２過電圧保護動作からの復帰に際して、通常動作の開始前に前記上側トランジスタをオフしたまま前記下側トランジスタのみをオン／オフすることを特徴とする請求項１〜請求項３のいずれか一項に記載のＤＣ／ＤＣコンバータ。
5. 入力電圧から出力電圧を生成するプライマリ電源と、
   前記出力電圧から第２出力電圧を生成するセカンダリ電源と、
   を有し、
   前記プライマリ電源は、請求項１〜請求項４のいずれか一項に記載のＤＣ／ＤＣコンバータであることを特徴とするシステム電源。
6. 前記出力電圧を前記プライマリ電源に帰還入力するための第１外部端子と、
   前記出力電圧を前記セカンダリ電源に供給するための第２外部端子と、
   を個別に有することを特徴とする請求項５に記載のシステム電源。
7. 前記過電圧検出部は、前記第２外部端子を監視することを特徴とする請求項６に記載のシステム電源。
8. 前記セカンダリ電源は、第２ＤＣ／ＤＣコンバータとリニアレギュレータを含むことを特徴とする請求項５〜請求項７のいずれか一項に記載のシステム電源。
9. 前記プライマリ電源及び前記第２ＤＣ／ＤＣコンバータを集積化した第１チップと、
   前記リニアレギュレータを集積化した第２チップと、
   を単一のパッケージに封止して成ることを特徴とする請求項８に記載のシステム電源。
10. 請求項５〜請求項９のいずれか一項に記載のシステム電源と、
    前記システム電源から電力供給を受けて動作する負荷と、
    を有することを特徴とする車両。

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