JP2013208766A - 画像形成装置 - Google Patents

Abstract

【課題】放射ノイズを低減することが可能な画像形成装置を提供すること。
【解決手段】画像形成装置１は、画像形成に関連する情報処理を行うＡＳＩＣ１０を備える。入力電圧ＶＤが入力され、入力電圧ＶＤよりも低い電圧Ｖ１が出力されるスイッチングレギュレータＳＲ１１を備える。電圧Ｖ１が入力され、電圧Ｖ１よりも低い電圧Ｖ２およびＶ３が出力されるスイッチングレギュレータＳＲ２１およびＳＲ２２を備える。電圧Ｖ２およびＶ３はＡＳＩＣ１０に入力されている。スイッチングレギュレータＳＲ１１のスイッチング周波数ｆ１は、スイッチングレギュレータＳＲ２１およびＳＲ２２のスイッチング周波数ｆ２よりも低い。
【選択図】図１

Description

本明細書は、スイッチングレギュレータ等を備える画像形成装置に関する。

特許文献１には、複数の電圧を生成して出力する多出力電源回路が開示されている。

特開２００９−２２０９２号公報

例えば、プリンタに搭載される多出力電源回路は、モータ制御部などの駆動部へは、比較的高い電圧を供給する必要がある。また多出力電源回路は、ＣＰＵやＡＳＩＣなどの制御部へは、駆動部へ供給する電圧よりも低電圧であり、かつ、リップルの小さい電圧を供給する必要がある。ここで、多出力電源回路に備えられるスイッチングレギュレータを用いて、プリンタに供給される供給電圧から、低電圧かつリップルの小さい電圧を生成する場合には、スイッチング周波数を高くする必要がある。しかし、供給電圧が高い場合にスイッチング周波数を高くすると、大きな放射ノイズが発生することがある。この場合、駆動部や制御部などの各種の回路に適した電圧を生成することと、放射ノイズを低減することとを両立させることが困難であるため、使用者にとって不便である。本明細書では、このような不便性を解消することができる技術を提供する。

本明細書に記載の画像形成装置は、画像形成に関連する情報処理を行う中央処理装置と、第１電圧が入力され、第１電圧よりも低い第２電圧が出力される第１スイッチングレギュレータと、第２電圧が入力され、第２電圧よりも低い第３電圧が出力される第２スイッチングレギュレータと、を備え、第３電圧は中央処理装置に入力され、第１スイッチングレギュレータのスイッチング周波数である第1スイッチング周波数は、第２スイッチングレギュレータのスイッチング周波数である第２スイッチング周波数よりも低いことを特徴とする。

このように構成された画像形成装置によれば、第１スイッチングレギュレータでは、第２スイッチング周波数よりも低い第１スイッチング周波数でスイッチング制御を行う。よって、第２電圧に比して高電圧である第１電圧が入力される場合においても、放射ノイズを、第２スイッチング周波数でスイッチング制御を行う場合に比して低減することができる。また、第２スイッチングレギュレータには、降圧後の第２電圧が入力される。よって、第１スイッチング周波数に比して高い第２スイッチング周波数でスイッチング制御を行う場合においても、放射ノイズを、第１電圧が入力される場合に比して低減することができる。これにより、各種の回路に適した電圧を生成することと、放射ノイズを低減することとを両立させることができる。

請求項２に記載の画像形成装置では、第１平滑部には、第２スイッチング周波数よりも低い第１スイッチング周波数のパルス電圧が入力される。よって、第２電圧に比して高電圧である第１電圧が入力される場合においても、第２スイッチング周波数が入力される場合に比して、第１スイッチング部と第１平滑部との間の経路から放射される放射ノイズを低減することができる。また、第２平滑部には、降圧後の第２電圧が入力される。よって、第１スイッチング周波数に比して高い第２スイッチング周波数のパルス電圧が入力される場合においても、第１電圧が入力される場合に比して、第２スイッチング部と第２平滑部との間の経路から放射される放射ノイズを低減することができる。

請求項３に記載の画像形成装置では、第１スイッチング部を備える装置と、第２スイッチング部を備える装置とを別体とすることができる。これにより、第１スイッチング部と第２スイッチング部との間で互いに及ぼし合う影響（ノイズ等による干渉など）を、第１スイッチング部と第２スイッチング部とを同一の装置に一体に搭載する場合に比して、減少させることが可能となる。

請求項４に記載の画像形成装置では、第１電圧よりも高い第４電圧を生成する昇圧回路を第１電源管理装置に備えることにより、第１電圧が入力されるスイッチング素子として、ＮＭＯＳトランジスタを用いることができる。ＮＭＯＳトランジスタはＰＭＯＳトランジスタに比してオン抵抗が低いため、第２電圧に比して高電圧である第１電圧が入力される場合においても、トランジスタでの発熱量やエネルギー損失を低減することができる。

請求項５に記載の画像形成装置では、第２スイッチング制御部は、ソース電圧に比して低いゲート電圧を用いてスイッチング動作を行うことができるＰＭＯＳトランジスタを備えている。これにより、第２スイッチング制御部に入力される第２電圧を昇圧する必要を無くすことができるため、第２スイッチング制御部を備える回路の小型化や実装面積の縮小化を図ることが可能となる。

シリーズレギュレータは、電圧の降圧分が全て損失となるため、入力電圧と出力電圧との差電圧が小さいことが好ましい。請求項６に記載の画像形成装置では、シリーズレギュレータには、第１電源管理装置で降圧された第２電圧が入力されるため、降圧前の第１電圧が入力される場合に比して、損失を低減することが可能となる。またシリーズレギュレータは、スイッチングレギュレータに比してより正確にレギュレートされた電圧を生成することができるため、中央処理装置をより正確に動作させることが可能となる。

請求項７に記載の画像形成装置では、第１コイルに比して第２コイルの大きさを小さくすることができる。また、第１コンデンサに比して第２コンデンサの大きさを小さくすることができる。よって、第１コイルおよび第１コンデンサが周囲に配置される第１電源管理装置に比して、第２コイルおよび第２コンデンサが周囲に配置される第２電源管理装置の方を、より中央処理装置に近い位置に配置することができる。これにより、第１スイッチング周波数よりも高い第２スイッチング周波数で動作する第２電源管理装置の配線長を、第１電源管理装置の配線長よりも短くすることができるため、放射ノイズを低減することが可能となる。

請求項８に記載の画像形成装置では、同期型のＤＲＡＭに電圧を供給することが可能である。

請求項９に記載の画像形成装置では、昇圧回路を、モータ制御手段と第１スイッチング部とで共用することができる。これにより、第１スイッチング部を動作させるための専用の昇圧回路を搭載する必要を無くすことができるため、コスト削減が可能となる。

画像形成装置の制御構成を示すブロック図である。 電源管理装置の詳細なブロック図（その１）である。 電源管理装置の詳細なブロック図（その２）である。 スイッチングレギュレータの詳細なブロック図（その１）である。 スイッチングレギュレータの詳細なブロック図（その２）である。

＜画像形成装置の構成＞
図１は、本明細書に係る画像形成装置１の制御構成を示すブロック図である。画像形成装置１は、インクジェット方式に従う記録ヘッドを用いた画像形成装置である。図１に示すように、画像形成装置１は、ＡＳＩＣ１０、記録ヘッド１１、電源管理装置１００および２００、ペーパーフィードモータ１３１、オートドキュメントフィードモータ１３２、フラットベッドモータ１３３、キャリッジモータ１３４、ＤＤＲメモリ２８１、周辺回路３０１、を備える。ＡＳＩＣ（Application Specific Integrated Circuit）は、キャリッジモータ１３４などの各種のモータや、記録ヘッド１１を制御するための制御信号を生成する、特殊用途集積回路である。ＡＳＩＣ１０は、ＣＰＵやＡＳＩＣ、あるいはそれらが一体化された１チップＩＣであるシステムＩＣやＬＳＩでもよい。

電源管理装置１００および２００は、各々、別体のＩＣ（Integrated Circuit）として形成されている。電源管理装置１００および２００は、電力供給のためのスイッチング制御回路を備えた複合ＩＣである。即ち、本明細書に係る画像形成装置１は、複合ＩＣを２つ用いた構成を有している。

ペーパーフィードモータ１３１は、記録位置において印刷用紙の紙送りをするためのモータである。オートドキュメントフィードモータ１３２は、複数枚の原稿用紙を連続して紙送りするためのモータである。フラットベッドモータ１３３は、読み取り部を移動させるためのモータである。キャリッジモータ１３４は、印刷を行なうキャリッジをその走査方向へ往復移動させるためのモータである。ペーパーフィードモータ１３１およびキャリッジモータ１３４は、ＤＣモータである。また、オートドキュメントフィードモータ１３２およびフラットベッドモータ１３３は、ステッピングモータである。

記録ヘッド１１は、インクジェット方式に従ってインクを吐出して記録を行なう部品である。記録ヘッド１１は、キャリッジに搭載される。ＤＤＲメモリ２８１は、同期型のＤＲＡＭ（Dynamic Random Access Memory）である。周辺回路３０１は、各種の回路（例：ＵＳＢホスト）である。

＜電源管理装置１００＞
図２に、電源管理装置１００の詳細なブロック図を示す。電源管理装置１００は、制御手段１０１、電力供給手段１２０、モータ駆動手段１３０、温度監視回路１０５、リセット回路１０６、ウォッチドッグタイマ１１３、チャージポンプ回路１４３、を備える。

チャージポンプ回路１４３には、入力電圧ＶＤ（３１ボルト）が入力される。チャージポンプ回路１４３からは、入力電圧ＶＤを昇圧した昇圧電圧ＶＵが出力されている。昇圧電圧ＶＵは、制御手段１０１、スイッチング制御回路１２１〜１２３、モータ駆動手段１３０に入力されている。

電力供給手段１２０の構成を説明する。電力供給手段１２０は、スイッチング制御回路１２１〜１２３、および過電圧／減電圧検出回路１２４を備える。スイッチング制御回路１２１、平滑回路１５１および分圧回路１６１によって、スイッチングレギュレータＳＲ１１が構成されている。スイッチング制御回路１２２、平滑回路１５２および分圧回路１６２によって、スイッチングレギュレータＳＲ１２が構成されている。スイッチング制御回路１２３、平滑回路１５３および分圧回路１６３によって、スイッチングレギュレータＳＲ１３が構成されている。スイッチングレギュレータＳＲ１１〜ＳＲ１３には、入力電圧ＶＤおよび昇圧電圧ＶＵが入力されている。スイッチングレギュレータＳＲ１１から出力されている５ボルトの電圧Ｖ１は、電源管理装置２００および周辺回路３０１に入力されている。スイッチングレギュレータＳＲ１２から出力されている３．３ボルトの電圧Ｖ４は、ＡＳＩＣ１０に入力されている。スイッチングレギュレータＳＲ１３から出力されている電圧ＨＶＤＤは、記録ヘッド１１に入力されている。過電圧／減電圧検出回路１２４は、スイッチングレギュレータＳＲ１１〜ＳＲ１３の出力電圧が、設定電圧から所定の割合を超えて上昇または下降したことを検出する回路である。

図４を用いて、スイッチングレギュレータＳＲ１１の詳細な構成を説明する。スイッチング制御回路１２１は、ゲート制御部１７１およびＮＭＯＳトランジスタＭ１を備えている。ゲート制御部１７１には、チャージポンプ回路１４３から出力される昇圧電圧ＶＵおよび分圧回路１６１から出力されるフィードバック電圧ＶＦ１１が入力され、ゲート制御信号ＧＳ１が出力される。ゲート制御信号ＧＳ１は、昇圧電圧ＶＵに基づいて生成される電圧であり、入力電圧ＶＤ（３１ボルト）よりも高い電圧である。ＮＭＯＳトランジスタＭ１のソース端子Ｓ１には、入力電圧ＶＤが入力されている。ゲート端子Ｇ１はゲート制御部１７１に接続されており、ゲート制御信号ＧＳ１が入力されている。ドレイン端子Ｄ１は平滑回路１５１に接続されており、ドレイン端子Ｄ１からはパルス電圧ＰＳ１１が出力されている。パルス電圧ＰＳ１１の振幅は、入力電圧ＶＤ（３１ボルト）である。

平滑回路１５１は、ダイオードＤＤ、コイルＬ１、コンデンサＣ１を備えている。ダイオードＤＤは、ショットキーバリアダイオード（ＳＢＤ）である。ダイオードＤＤのアノード端子は、グランドに接続されている。ダイオードＤＤのカソード端子は、ＮＭＯＳトランジスタＭ１のドレイン端子Ｄ１およびコイルＬ１の一端に接続されている。コイルＬ１の他端は、コンデンサＣ１の一端および分圧回路１６１の入力端子に接続されている。コンデンサＣ１の他端は、グランドに接続されている。

分圧回路１６１は、抵抗Ｒ１１およびＲ１２を備えている。抵抗Ｒ１１の一端は、コンデンサＣ１に接続されている。抵抗Ｒ１１の他端は、ノードＮ１１で抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１２の他端は、グランドに接続されている。ノードＮ１１は、ゲート制御部１７１に接続されている。ノードＮ１１からは、平滑回路１５１から出力される電圧Ｖ１を分圧した電圧である、フィードバック電圧ＶＦ１１が出力される。

スイッチングレギュレータＳＲ１１の動作を説明する。スイッチングレギュレータＳＲ１１は、ゲート制御信号ＧＳ１によって、ＮＭＯＳトランジスタＭ１をスイッチング周波数ｆ１でスイッチングする。スイッチング周波数ｆ１は、例えば３５０ＫＨｚとしてもよい。スイッチング制御によってパルス電圧ＰＳ１１のデューティ比が制御され、入力される入力電圧ＶＤ（３１ボルト）が、安定した電圧Ｖ１（５ボルト）に降圧されるように制御される。電圧Ｖ１へレギュレートする制御は、フィードバック電圧ＶＦ１１に基づいて行われる。なお、スイッチングレギュレータＳＲ１２および１３の詳細な構成も、スイッチングレギュレータＳＲ１１の詳細な構成と同様であるため、ここでは説明を省略する。

制御手段１０１の構成を説明する。制御手段１０１は、記憶手段１０２、信号出力手段１０３、復帰手段１０４、駆動周波数生成回路１４１、異常検知手段１４２、を備える。制御手段１０１には、電源管理装置２００から信号Ｐ＿ＧＯＯＤ２が入力される。また制御手段１０１には、入力電圧ＶＤおよび昇圧電圧ＶＵが入力される。制御手段１０１は、図２中に図示していないが、電力供給手段１２０、過電流検出回路１０８、リセット回路１０６、ウォッチドッグタイマ１１３など、電源管理装置１００内部に備えられている回路と通信が可能とされている。制御手段１０１は、ＡＳＩＣ１０から、シリアル通信によりコントロールされる。具体的には、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信号ＳＴＢ１の３つの制御信号によって、シリアル通信を行う。これにより、例えば、１６ビットのシリアルデータを通信することができる。

記憶手段１０２には、ＡＳＩＣ１０から、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信号ＳＴＢ１、が入力される。記憶手段１０２は、前述したシリアル通信によって、ＡＳＩＣ１０から送信された設定情報を記憶するレジスタである。記憶手段１０２に記憶する設定情報の例としては、モータ駆動手段１３０の動作を復帰させる復帰信号や、記録ヘッド１１を用いて印刷用紙に記録を行う際の記録処理指令などが挙げられる。

信号出力手段１０３は、温度監視回路１０５で異常が検出されることに応じて、アラーム信号ＴＨ＿ＡＬＭ１をＡＳＩＣ１０に出力する。復帰手段１０４は、ＡＳＩＣ１０から復帰信号が入力されることに応じて、停止しているモータ駆動手段１３０の動作を復帰させる。なお復帰信号は、前述したシリアル通信によって、ＡＳＩＣ１０から入力される。駆動周波数生成回路１４１は、スイッチングレギュレータＳＲ１１〜ＳＲ１３のスイッチング周波数ｆ１を生成する回路である。異常検知手段１４２は、電源管理装置１００内の回路に発生した各種の異常を検出する回路である。

ウォッチドッグタイマ１１３には、ＡＳＩＣ１０からクロック信号ＣＬＫが入力される。クロック信号ＣＬＫは、モータ基準クロック信号としても用いられる。ウォッチドッグタイマ１１３は、モータ基準クロック信号に異常を検出した場合には、不図示の保護回路１０７を介してモータ駆動回路１０９〜１１２を停止させる回路である。

温度監視回路１０５は、電源管理装置１００内部の温度を検出する回路である。リセット回路１０６は、温度監視回路１０５や異常検知手段１４２などによって異常が検出されることに応じて、リセット信号ＲＴＣ＿Ｒやリセット信号ＡＳＩＣ＿Ｒを電源管理装置２００へ出力する回路である。リセット信号ＲＴＣ＿Ｒは、ＡＳＩＣ１０内に備えられているＲＴＣ（Real Time Clock）（不図示）をリセットするための信号である。リセット信号ＡＳＩＣ＿Ｒは、ＡＳＩＣ１０をリセットするための信号である。

モータ駆動手段１３０の構成を説明する。モータ駆動手段１３０は、モータ駆動回路１０９〜１１２および過電流検出回路１０８を備える。モータ駆動回路１０９〜１１２の各々は、ペーパーフィードモータ１３１〜キャリッジモータ１３４の各々を駆動する回路である。モータ駆動回路１１０および１１１は、それぞれ２つのＨブリッジ回路（不図示）を備えている。これにより、ステッピングモータを使用しているオートドキュメントフィードモータ１３２やフラットベッドモータ１３３を駆動することができる。よって、より高精度に紙送り等を制御することが可能となる。また、モータ駆動回路１０９および１１２は、１つのＨブリッジ回路（不図示）を備えている。モータ駆動回路１０９〜１１２のＨブリッジ回路は、ＮＭＯＳトランジスタを備えている。ＮＭＯＳトランジスタのゲート制御信号は、昇圧電圧ＶＵに基づいて生成され、入力電圧ＶＤよりも高い電圧とされる。モータ駆動回路１０９および１１２は、大きな電力をペーパーフィードモータ１３１〜キャリッジモータ１３４に供給する。そこで、ＰＭＯＳトランジスタに比してオン抵抗の小さいＮＭＯＳトランジスタをＨブリッジ回路に使用することにより、モータ駆動回路１０９〜１１２での発熱量やエネルギー損失量を抑制することができる。

過電流検出回路１０８は、ペーパーフィードモータ１３１〜キャリッジモータ１３４に所定値を超える電流が流れたことを検出する。これにより、ショートといった異常発生の検出が可能となる。また、モータの負荷が非常に大きくなった過負荷状態（紙詰まり等）の検出が可能となる。

＜電源管理装置２００＞
図３に、電源管理装置２００の詳細なブロック図を示す。電源管理装置２００は、制御手段２０１、電力供給手段２２０、温度監視回路２０５、を備える。

電力供給手段２２０の構成を説明する。電力供給手段２２０は、スイッチング制御回路２２１および２２２、リニアレギュレータ２２３、過電圧／減電圧検出回路２２４、出力電圧監視回路２９１および２９２、を備える。スイッチング制御回路２２１、平滑回路２５１および分圧回路２６１によって、スイッチングレギュレータＳＲ２１が構成されている。スイッチング制御回路２２２、平滑回路２５２および分圧回路２６２によって、スイッチングレギュレータＳＲ２２が構成されている。スイッチングレギュレータＳＲ２１およびＳＲ２２、リニアレギュレータ２２３には、５ボルトの電圧Ｖ１が入力されている。スイッチングレギュレータＳＲ２１から出力されている１．２ボルトの電圧Ｖ２は、ＡＳＩＣ１０に入力されている。電圧Ｖ２は、各種の演算を実行するコア部分へ供給される、コア電圧である。スイッチングレギュレータＳＲ２２から出力されている１．５ボルトの電圧Ｖ３は、ＡＳＩＣ１０およびＤＤＲメモリ２８１に入力されている。

リニアレギュレータ２２３から出力されている３．３ボルトの電圧Ｖ５は、ＡＳＩＣ１０に入力されている。リニアレギュレータ２２３は、入出力間に必要な最低電位差が低い、低ドロップアウト電圧レギュレータ（ＬＤＯ）である。電圧Ｖ５は、ＡＤ変換に用いられる電圧である。電圧Ｖ５を設定電圧（３．３ボルト）にレギュレートするための基準電圧は、基準電圧生成回路２４３から供給されている。

出力電圧監視回路２９１には、分圧回路２６１から出力されるフィードバック電圧ＶＦ２１が入力されている。出力電圧監視回路２９１からは、信号Ｐ＿ＧＯＯＤ１が出力され、制御手段２０１に入力されている。出力電圧監視回路２９１は、スイッチングレギュレータＳＲ２１から出力されている電圧Ｖ２が、設定電圧（１．２ボルト）にレギュレートされているか否かを監視し、監視結果を信号Ｐ＿ＧＯＯＤ１を用いて制御手段２０１へ報知する回路である。

出力電圧監視回路２９２には、分圧回路２６２から出力されるフィードバック電圧ＶＦ２２が入力されている。出力電圧監視回路２９２からは、信号Ｐ＿ＧＯＯＤ２が出力され、電源管理装置１００の制御手段１０１に入力されている。出力電圧監視回路２９２は、スイッチングレギュレータＳＲ２２から出力されている電圧Ｖ３が、設定電圧（１．５ボルト）にレギュレートされているか否かを監視し、監視結果を信号Ｐ＿ＧＯＯＤ２を用いて制御手段１０１へ報知する回路である。過電圧／減電圧検出回路２２４は、スイッチング制御回路２２１および２２２の出力電圧や、リニアレギュレータ２２３の出力電圧が、設定電圧から所定の割合を超えて上昇または下降したことを検出する回路である。

図５を用いて、スイッチングレギュレータＳＲ２１の詳細な構成を説明する。スイッチング制御回路２２１は、ゲート制御部２７１、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３を備えている。ゲート制御部２７１には、電源管理装置１００から出力される電圧Ｖ１（５ボルト）および分圧回路２６１から出力されるフィードバック電圧ＶＦ２１が入力され、ゲート制御信号ＧＳ２およびＧＳ３が出力される。ゲート制御信号ＧＳ２およびＧＳ３は、電圧Ｖ１に基づいて生成される電圧であり、電圧Ｖ１よりも低い電圧である。ＰＭＯＳトランジスタＭ２のソース端子Ｓ２には、電圧Ｖ１が入力されている。ゲート端子Ｇ２はゲート制御部２７１に接続されており、ゲート制御信号ＧＳ２が入力されている。ＰＭＯＳトランジスタＭ２のドレイン端子Ｄ２は、ノードＮ２１で、ＮＭＯＳトランジスタＭ３のドレイン端子Ｄ３および平滑回路２５１に接続されている。ＮＭＯＳトランジスタＭ３のソース端子Ｓ３は、グランドに接続されている。ゲート端子Ｇ３はゲート制御部２７１に接続されており、ゲート制御信号ＧＳ３が入力されている。ノードＮ２１からは、パルス電圧ＰＳ２１が出力されている。

平滑回路２５１は、コイルＬ２、コンデンサＣ２を備えている。コイルＬ２の一端は、ノードＮ２１に接続されている。コイルＬ１の他端は、コンデンサＣ２の一端および分圧回路２６１の入力端子に接続されている。コンデンサＣ２の他端は、グランドに接続されている。

分圧回路２６１は、抵抗Ｒ２１およびＲ２２を備えている。抵抗Ｒ２１の一端は、コンデンサＣ２に接続されている。抵抗Ｒ２１の他端は、ノードＮ２２で抵抗Ｒ２２の一端に接続されている。抵抗Ｒ２２の他端は、グランドに接続されている。ノードＮ２２は、ゲート制御部２７１に接続されている。ノードＮ２２からは、平滑回路２５１から出力される電圧Ｖ２を分圧した電圧である、フィードバック電圧ＶＦ２１が出力される。

スイッチングレギュレータＳＲ２１の動作を説明する。スイッチングレギュレータＳＲ２１は、ゲート制御信号ＧＳ２によって、ＰＭＯＳトランジスタＭ２をスイッチング周波数ｆ２でスイッチングする。スイッチング周波数ｆ２は、スイッチング周波数ｆ１よりも高くされる。スイッチング周波数ｆ２は、例えば２ＭＨｚとしてもよい。またゲート制御信号ＧＳ３によって、ＮＭＯＳトランジスタＭ３をＰＭＯＳトランジスタＭ２に対して相補的に動作させることで、同期整流制御を行う。スイッチング制御によってパルス電圧ＰＳ２１のデューティ比が制御され、入力される電圧Ｖ１（５ボルト）が、安定した電圧Ｖ２（１．２ボルト）に降圧されるように制御される。電圧Ｖ２へレギュレートする制御は、フィードバック電圧ＶＦ２１に基づいて行われる。同期整流を行うＮＭＯＳトランジスタＭ３を備えることにより、スイッチングレギュレータＳＲ１１（図４）に示すようなダイオードＤＤを備える必要を無くすことができるため、スイッチングレギュレータＳＲ２１の実装面積の縮小化を図ることができる。なお、スイッチングレギュレータＳＲ２２の詳細な構成も、スイッチングレギュレータＳＲ２１の詳細な構成と同様であるため、ここでは説明を省略する。

制御手段２０１の構成を説明する。制御手段２０１は、信号出力手段２０３、復帰手段２０４、駆動周波数生成回路２４１、異常検知手段２４２、基準電圧生成回路２４３、を備える。制御手段２０１には、電圧Ｖ１が入力される。また制御手段２０１には、出力電圧監視回路２９１から信号Ｐ＿ＧＯＯＤ１が入力される。基準電圧生成回路２４３は、リニアレギュレータ２２３で使用する基準電圧を生成する回路である。なお、電源管理装置２００（図３）におけるその他の構成要素は、電源管理装置１００（図２）における同一の名称を有する構成要素と同様の機能を有している。よって、詳細な説明はここでは省略する。

＜電源管理装置１００と２００の関係＞
電源管理装置１００と２００との関係を説明する。電源管理装置２００のスイッチングレギュレータＳＲ２１およびＳＲ２２のスイッチング周波数ｆ２（２ＭＨｚ）は、電源管理装置１００のスイッチングレギュレータＳＲ１１のスイッチング周波数ｆ１（３５０ＫＨｚ）よりも高くされている。よって、平滑回路２５１および２５２が備えるコイルのインダクタンス値を、平滑回路１５１〜１５３が備えるコイルのインダクタンス値よりも小さくすることができる。また、平滑回路２５１および２５２が備えるコンデンサの容量値を、平滑回路１５１〜１５３が備えるコンデンサの容量値よりも小さくすることができる。すなわち、平滑回路２５１および２５２を、平滑回路１５１〜１５３よりも小型化することができる。これにより、電源管理装置１００の周囲に平滑回路１５１〜１５３を配置するために必要なスペースに比して、電源管理装置２００の周囲に平滑回路２５１および２５２を配置するために必要なスペースの方を小さくすることができるため、電源管理装置２００を電源管理装置１００よりもＡＳＩＣ１０に近い位置に配置することができる。よって、スイッチング周波数ｆ２（２ＭＨｚ）で動作する電源管理装置２００とＡＳＩＣ１０との間の配線長を、スイッチング周波数ｆ１（３５０ＫＨｚ）で動作する電源管理装置１００とＡＳＩＣ１０との間の配線長よりも短くすることができるため、配線を介して放射される高周波の放射ノイズを低減することが可能となる。

＜画像形成装置１の動作＞
画像形成装置１の動作を説明する。画像形成装置１は、インクを吐出して記録を行なう記録ヘッド１１を搭載したキャリッジ（不図示）を、キャリッジモータ１３４によって往復移動させる。具体的には、キャリッジモータ１３４の正転及び逆転によって、不図示のガイドシャフトに沿ってキャリッジを往復移動させる。また、ペーパーフィードモータ１３１を駆動することにより、印刷用紙をペーパーフィード機構（不図示）を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド１１から印刷用紙の表面にインクを吐出することで記録を行う。

＜効果＞
本明細書に開示の画像形成装置１の効果を説明する。スイッチングレギュレータは、入力電圧、スイッチング周波数、出力電流値などが大きくなることに応じて、放射ノイズが大きくなる。本開示の画像形成装置１では、電圧Ｖ１（５ボルト）に比して高電圧である入力電圧ＶＤ（３１ボルト）が、電源管理装置１００のスイッチングレギュレータＳＲ１１〜ＳＲ１３に入力されている。また、スイッチングレギュレータＳＲ１１〜ＳＲ１３のスイッチング周波数ｆ１（３５０ＫＨｚ）は、スイッチングレギュレータＳＲ２１およびＳＲ２２のスイッチング周波数ｆ２（２ＭＨｚ）よりも低く設定されている。これにより、比較的高電圧である入力電圧ＶＤ（３１ボルト）がスイッチングレギュレータＳＲ１１〜ＳＲ１３に入力される場合においても、放射ノイズの発生を抑制することが可能となる。また、ＡＳＩＣ１０などの制御部へ供給する電圧は、モータ等の駆動部へ供給する電圧よりもリップルの小さい、高精度の電圧である必要がある。リップルの小さい電圧を生成するには、スイッチング周波数を高くする必要があるが、スイッチング周波数を高くすると大きな放射ノイズが発生する場合がある。本開示の画像形成装置１では、ＡＳＩＣ１０へ電圧を供給するスイッチングレギュレータＳＲ２１およびＳＲ２２（電源管理装置２００）には、入力電圧ＶＤ（３１ボルト）を降圧して生成された電圧Ｖ１（５ボルト）が入力されている。これにより、比較的高周波数であるスイッチング周波数ｆ２（２ＭＨｚ）でスイッチング制御を行う場合においても、放射ノイズの発生を抑制することが可能となる。以上より、各種の回路に適した電圧を生成することと、放射ノイズを低減することとを両立させることができる。

スイッチングレギュレータＳＲ１１〜ＳＲ１３のスイッチング周波数ｆ１の範囲や、スイッチングレギュレータＳＲ２１およびＳＲ２２のスイッチング周波数ｆ２の範囲は、様々な要因によって決定することができる。スイッチング周波数の下限は、例えば、スイッチングレギュレータから出力される電圧の供給先において許容されるリップルの大きさに基づいて定めることができる。これは、スイッチング周波数が低くなるほど、出力電圧のリップルが大きくなるためである。スイッチング周波数ｆ２の下限は、スイッチングレギュレータＳＲ２２から出力される電圧Ｖ３の供給先であるＤＤＲメモリ２８１における、電圧のリップルの許容値に応じて決定することができ、例えば、１ＭＨｚにすることができる。スイッチング周波数ｆ１の下限は、例えば、１００ＫＨｚにすることができる。スイッチング周波数の上限は、例えば、スイッチングレギュレータで許容できる損失量や発熱量に基づいて定めることができる。これは、パルス電圧の振幅が大きい場合には、スイッチング周波数が高くなるほど損失が大きくなり発熱量が増加するためである。スイッチングレギュレータＳＲ２１およびＳＲ２２（スイッチング周波数ｆ２）に比してスイッチングレギュレータＳＲ１１〜ＳＲ１３（スイッチング周波数ｆ１）の方が、入力電圧と出力電圧との差が大きいため、スイッチング周波数ｆ１の方が上限は低くなる。スイッチング周波数ｆ１の上限は、例えば、５００ＫＨｚであってもよい。

本開示の画像形成装置１では、入力電圧ＶＤが入力されスイッチング周波数ｆ１で動作するスイッチング制御回路１２１〜１２３を、電源管理装置１００に搭載している。また、電圧Ｖ１が入力されスイッチング周波数ｆ２で動作するスイッチング制御回路２２１および２２２を、電源管理装置２００に搭載している。すなわち、スイッチング制御回路１２１〜１２３とスイッチング制御回路２２１および２２２とを、それぞれ別体のＩＣに搭載している。これにより、スイッチング制御回路１２１〜１２３とスイッチング制御回路２２１および２２２とを１つのＩＣに一体に搭載する場合に比して、両者の間で互いに及ぼし合う影響（ノイズ等による干渉など）を抑制することが可能となる。

ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタに比してオン抵抗が低い。しかしＮＭＯＳトランジスタを制御するには、ソース電圧よりもゲートしきい値電圧分だけ高い電圧を、ゲートに印加する必要がある。本開示の画像形成装置１では、電源管理装置１００は、入力電圧ＶＤよりも高い昇圧電圧ＶＵを生成するチャージポンプ回路１４３を備えている。また、スイッチング制御回路１２１〜１２３（図４）のゲート制御部は、昇圧電圧ＶＵに基づいて、入力電圧ＶＤよりも高いゲート制御信号を生成している。これにより、スイッチング制御回路１２１〜１２３では、ソース端子に入力電圧ＶＤが入力されるパワースイッチング素子に、ＮＭＯＳトランジスタを用いることができる。従って、ＰＭＯＳトランジスタを用いる場合に比して、スイッチング制御回路での発熱やエネルギー損失を低減することができる。

電源管理装置１００は、チャージポンプ回路１４３を備えている。これは、モータ駆動手段１３０のＨブリッジ回路に備えられているＮＭＯＳトランジスタを駆動するために、モータ駆動手段１３０に昇圧電圧ＶＵを供給する必要があるためである。また、昇圧電圧ＶＵは、スイッチング制御回路１２１〜１２３にも供給されている。すなわち、チャージポンプ回路１４３を、モータ駆動手段１３０とスイッチング制御回路１２１〜１２３とで共用することができる。これにより、スイッチング制御回路１２１〜１２３を動作させるためだけに、チャージポンプ回路を電源管理装置１００に搭載する必要性を無くすことができるため、コスト削減が可能となる。

ＰＭＯＳトランジスタを制御するには、ソース電圧よりもゲートしきい値電圧分だけ低い電圧を、ゲートに印加する必要がある。本開示の画像形成装置１では、電源管理装置２００は、スイッチング制御回路２２１および２２２（図５）において、パワースイッチング素子にＰＭＯＳトランジスタを用いている。また、スイッチング制御回路２２１および２２２のゲート制御部は、電圧Ｖ１（５ボルト）に基づいて、電圧Ｖ１よりも低いゲート制御信号を生成している。これにより、入力される電圧Ｖ１を昇圧する昇圧回路を電源管理装置２００に備える必要性を無くすことができるため、電源管理装置２００の小型化や実装面積の縮小化を図ることが可能となる。

以上、本開示の技術の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

＜変形例＞
電源管理装置１００および２００は、各々、別体のＩＣ（Integrated Circuit）として形成されている場合を説明したが、この形態に限られない。例えば、一体のＩＣとして形成されていてもよい。また、電源管理装置１００と２００の機能が、３つ以上の別体のＩＣによって実現されていてもよい。ＩＣの数を増やすほど、放熱性やレイアウトの自由度やノイズ減少効果を高めることができる。

平滑回路１５１〜１５３、平滑回路２５１および２５２は、電源管理装置１００および２００の外付部品である場合に限らず、電源管理装置１００および２００に内蔵されていてもよい。分圧回路１６１〜１６３、分圧回路２６１および２６２は、電源管理装置１００および２００の外付部品である場合に限らず、電源管理装置１００および２００に内蔵されていてもよい。

スイッチング周波数ｆ１およびｆ２、入力電圧ＶＤ、電圧Ｖ１〜Ｖ５の値は全て一例であり、他の値が用いられる場合においても本開示の技術を適用することが可能である。

本実施例では、スイッチングレギュレータを、合わせて５個備える形態を説明した。しかし、これらの数は５つに限られず、４個以下または６個以上の場合においても本開示の技術を適用することが可能である。

本実施例では、インクジェット画像形成装置に本開示の技術を適用した例を挙げて説明したが、本開示の技術はこれに限定されない。モータ駆動回路と複数のスイッチングレギュレータとを含む回路構成であれば、画像形成装置に限定されず、様々な機器の制御回路にも適用することが可能である。

電源管理装置１００は、ＡＳＩＣ１０からシリアル通信によりコントロールされる例を説明したが、信号線の数やレイアウトなどの制約がなければ、複数の信号線（パラレル転送）により通信を行う形態としてもよい。

また、上記実施形態においては、電源管理装置１００および２００に複数のスイッチングレギュレータが内蔵される場合を説明したが、スイッチングレギュレータ以外の電源供給回路を複数含む場合においても、本開示の技術を適用することは可能である。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

なお、ＡＳＩＣ１０およびＣＰＵは中央処理装置の一例である。入力電圧ＶＤは、第１電圧の一例である。電圧Ｖ１は、第２電圧の一例である。スイッチングレギュレータＳＲ１１は、第１スイッチングレギュレータの一例である。電圧Ｖ２およびＶ３は、第３電圧の一例である。スイッチング周波数ｆ１は、第1スイッチング周波数の一例である。スイッチング周波数ｆ２は、第２スイッチング周波数の一例である。スイッチング制御回路１２１は、第１スイッチング部の一例である。平滑回路１５１は、第１平滑部の一例である。パルス電圧ＰＳ１１は、第１スイッチング周波数のパルス電圧の一例である。スイッチング制御回路２２１および２２２は、第２スイッチング部の一例である。平滑回路２５１および２５２は、第２平滑部の一例である。パルス電圧ＰＳ２１は、第２スイッチング周波数のパルス電圧の一例である。電源管理装置１００は、第１電源管理装置の一例である。電源管理装置２００は、第２電源管理装置の一例である。昇圧電圧ＶＵは第４電圧の一例である。チャージポンプ回路１４３は、昇圧回路の一例である。ゲート制御信号ＧＳ１は、第４電圧に基づく電圧の一例である。電圧Ｖ５は、第５電圧の一例である。リニアレギュレータ２２３は、シリーズレギュレータの一例である。コイルＬ１は、第１コイルの一例である。コンデンサＣ１は、第１コンデンサの一例である。コイルＬ２は、第２コイルの一例である。コンデンサＣ２は、第２コンデンサの一例である。ＤＤＲメモリ２８１は、同期型のＤＲＡＭの一例である。

１：画像形成装置、１０：ＡＳＩＣ、１００および２００：電源管理装置、１２１〜１２３：スイッチング制御回路、１４３：チャージポンプ回路、２２１および２２２：スイッチング制御回路、１５１〜１５３：平滑回路、２５１および２５２：平滑回路、Ｖ１〜Ｖ５：電圧、ＶＵ：昇圧電圧、ＳＲ１１〜ＳＲ１３ スイッチングレギュレータ、ｆ１およびｆ２：スイッチング周波数

Claims (9)

1. 画像形成に関連する情報処理を行う中央処理装置と、
   第１電圧が入力され、前記第１電圧よりも低い第２電圧が出力される第１スイッチングレギュレータと、
   前記第２電圧が入力され、前記第２電圧よりも低い第３電圧が出力される第２スイッチングレギュレータと、を備え、
   前記第３電圧は前記中央処理装置に入力され、
   前記第１スイッチングレギュレータのスイッチング周波数である第1スイッチング周波数は、前記第２スイッチングレギュレータのスイッチング周波数である第２スイッチング周波数よりも低いことを特徴とする画像形成装置。
2. 前記第１スイッチングレギュレータは、前記第１スイッチングレギュレータを出力制御する第１スイッチング部と、第１平滑部と、を備え、
   前記第１平滑部は、第１スイッチング部が出力する振幅が第１電圧かつ前記第１スイッチング周波数のパルス電圧が入力され、前記第２電圧を出力するものであり、
   前記第２スイッチングレギュレータは、前記第２スイッチングレギュレータを出力制御する第２スイッチング部と、第２平滑部と、を備え、
   前記第２平滑部は、前記第２スイッチング部が出力する振幅が第２電圧かつ前記第２スイッチング周波数のパルス電圧が入力され、前記第３電圧を出力するものであることを特徴とする請求項１に記載の画像形成装置。
3. 第１電源管理装置と第２電源管理装置とを備え、
   前記第１電源管理装置は、少なくとも前記第１スイッチング部を備え、
   前記第２電源管理装置は、少なくとも前記第２スイッチング部を備えることを特徴とする請求項２に記載の画像形成装置。
4. 前記第１電源管理装置は、前記第１電圧を昇圧して該第１電圧よりも高い第４電圧を生成する昇圧回路をさらに備え、
   前記第１スイッチング部に備えられるスイッチング素子のうち、前記第１電圧が入力されるスイッチング素子は、前記第４電圧に基づく電圧がゲートに入力されているＮＭＯＳトランジスタであることを特徴とする請求項２または３に記載の画像形成装置。
5. 前記第２スイッチング部に備えられるスイッチング素子のうち、前記第２電圧が入力されるスイッチング素子は、前記第２電圧よりも低い電圧がゲートに入力されているＰＭＯＳトランジスタであることを特徴とする請求項２〜４の何れか１項に記載の画像形成装置。
6. 前記第２電源管理装置は、前記第２電圧が入力されるとともに前記第２電圧よりも低い第５電圧が出力されるシリーズレギュレータをさらに備え、
   前記第５電圧は前記中央処理装置に入力されることを特徴とする請求項２〜５の何れか１項に記載の画像形成装置。
7. 前記第１平滑部は、第１コイルおよび第１コンデンサを備え、
   前記第２平滑部は、第２コイルおよび第２コンデンサを備え、
   前記第１コイルのインダクタンス値に比して前記第２コイルのインダクタンス値が小さく、
   前記第１コンデンサの容量値に比して前記第２コンデンサの容量値が小さく、
   前記第２電源管理装置は、前記第１電源管理装置よりも前記中央処理装置に近い位置に配置されることを特徴とする、請求項２〜６の何れか１項に記載の画像形成装置。
8. 前記第３電圧は、同期型のＤＲＡＭに供給されることを特徴とする、請求項１〜７の何れか１項に記載の画像形成装置。
9. 前記第１電源管理装置は、画像形成に用いるモータを駆動させるモータ駆動手段をさらに備え、
   前記モータ駆動手段は、前記第４電圧に基づく電圧がゲートに入力されているＮＭＯＳトランジスタを備えていることを特徴とする請求項４に記載の画像形成装置。

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