JP2005033888A - スイッチング・レギュレータ制御回路 - Google Patents

スイッチング・レギュレータ制御回路 Download PDF

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Abstract

【課題】負荷が重い場合と負荷が軽い場合の効率を同時に向上可能なＳＷレギュレータの提供
【解決手段】ＳＷレギュレータのＰＦＭ制御回路で動作する場合は１個のＭＯＳトランジスタで制御し、ＰＷＭ制御回路で動作する場合は並列に付けられた２個のＭＯＳトランジスタにより制御することで、オン抵抗を低減させ効率を向上させる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、負荷が重い場合と負荷が軽い場合の効率を同時に向上することが可能な、スイッチング・レギュレータ（以下ＳＷレギュレータ）に関する。
【０００２】
【従来の技術】
従来のＳＷレギュレータ制御回路としては、図２の回路図に示されるようなＳＷレギュレータの制御回路が知られていた。即ち、基準電圧１８と、ＳＷレギュレータの出力電圧Ｖｏｕｔを分圧する分割抵抗１６と分割抵抗１７の接続点の電圧との差電圧を、増幅するエラーアンプ１９がある。エラーアンプ１９の出力電圧をＶｅｒｒ、基準電圧１８の出力電圧をＶｒｅｆ、分割抵抗１６と分割抵抗１７の接続点の電圧をＶａとすれば、Ｖｒｅｆ＞Ｖａならば、Ｖｅｒｒは高くなり、逆にＶｒｅｆ＜Ｖａならば、Ｖｅｒｒは低くなる。
【０００３】
Ｐｕｌｓｅ Ｆｒｅｑｕｎｃｙ Ｍｏｄｕｌａｔｉｏｎ制御回路（以下ＰＦＭ制御回路）２１とＰｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ制御回路（以下ＰＷＭ制御回路）２２は、エラーアンプ１９の出力と発振回路２０の出力、例えば三角波と、比較して信号を出す。エラーアンプの出力電圧のＶｅｒｒが上下することで、ＰＦＭ制御回路２１とＰＷＭ制御回路２２のどちらか一方のみでＰＷＭ／ＰＦＭ制御用スイッチ駆動回路２３により出力パルスの幅がコントロールされる。このパルス幅の時間のみ、スイッチ用ＭＯＳトランジスタ１１をＯＮまたは、ＯＦＦに制御する。
【０００４】
一般に、ＳＷレギュレータの場合、スイッチをＯＮにする時間が長い方が、負荷に電力を供給する能力が高くなる。例えば、負荷が重くなると、すなわち出力負荷電流値が大きくなると、ＳＷレギュレータの出力電圧が下がり、分割抵抗１６と分割抵抗１７で分圧された電圧Ｖａが下がる。これによって、エラーアンプ１９の出力Ｖｅｒｒは上がるので、結果として、ＰＷＭ制御回路２２により、出力電圧Ｖｏｕｔを保つように発振周波数を一定にし、パルス幅が制御される。
【０００５】
逆に、負荷が軽くなると、すなわち出力負荷電流値が小さくなると、ＳＷレギュレータの出力電圧が上がり、分割抵抗１６と分割抵抗１７で分圧された電圧Ｖａが上がる。これによって、エラーアンプ１９の出力Ｖｅｒｒは下がるので、結果として、ＰＦＭ制御回路２１により、出力電圧Ｖｏｕｔを保つようにパルス幅を一定にし、発振周波数が制御される。
【０００６】
すなわち、ＰＷＭ／ＰＦＭ切り替え制御回路は、出力負荷電流値に応じてＰＷＭ制御とＰＦＭ制御を切り替え、スイッチ用ＭＯＳトランジスタ１１をコントロールする。
【０００７】
一方、ＳＷレギュレータで効率に関わる重要な特性はスイッチ用ＭＯＳトランジスタ１１のオン抵抗とゲート容量である。効率は負荷が重い場合は、オン抵抗の損失が支配的になり、負荷が軽い場合はゲート容量によるスイッチング損失が支配的になる。効率を向上させるためには、スイッチ用ＭＯＳトランジスタ１１のオン抵抗とゲート容量の両方を小さくする必要があるが、両特性はトレードオフの関係にあり、負荷の仕様条件に応じてスイッチ用ＭＯＳトランジスタ１１の特性は決定される。
【０００８】
【発明が解決しようとする課題】
しかし、従来のＳＷレギュレータでは、例えば、負荷が重い場合の効率を重視すると、負荷が軽いときのＰＦＭ制御動作の範囲ではＳＷレギュレータの効率が著しく低下するとういう課題があった（例えば、特許文献１参照。）。
【０００９】
【特許文献１】
特開２００２−３２０３７９号公報（第２―３項、第１図）
【００１０】
【課題を解決する為の手段】
上記課題を解決する為に、スイッチとしてゲート容量の比較的小さいＭＯＳトランジスタを２個並列に使用し、ＳＷレギュレータの出力負荷電流値に応じて、ＰＦＭ制御動作時には、ＭＯＳトランジスタ１個で制御し、ＰＷＭ制御動作時は、ＭＯＳトランジスタを２個同時に制御するようにする。このような回路構成にしたことで、負荷が重い場合と負荷が軽い場合の効率を同時に向上させることが可能となる。
【００１１】
本願発明にかかるスイッチング・レギュレータ制御回路は、電源と出力端子の間に接続されたスイッチ素子と、基準電圧を発生する基準電圧源と、発振回路とを有する。さらに、出力端子の出力電圧に基づいた信号と前記基準電圧源の電圧に基づいた信号を受けて、信号を出力するエラーアンプと、エラーアンプの出力信号と前記発振回路の出力信号とを比較しその発振周波数毎に制御信号を出力するＰＷＭ制御回路と、軽負荷時には周波数を変調して一定の制御信号を出力するＰＦＭ制御回路と、前記ＰＦＭ制御回路と前記ＰＷＭ制御回路の出力を受けて、前記スイッチ素子を制御するスイッチ駆動用回路と、を有する。そして、ＰＷＭ制御時にはＰＦＭ制御時に比較して、前記スイッチ素子のオン抵抗を小さくすることを特徴とする。
【００１２】
本願発明にかかるスイッチング・レギュレータ制御回路は、スイッチ素子がＭＯＳトランジスタで構成さており、ＰＦＭ制御時にはＰＷＭ制御時に比較しての前記ＭＯＳトランジスタのゲート容量を小さくし、ＰＷＭ制御時にはＰＦＭ制御時に比較して前記ＭＯＳトランジスタのオン抵抗を小さくすることを特徴とする。
【００１３】
さらに、本願発明にかかるスイッチング・レギュレータ制御回路は、スイッチ素子は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタと電源と前記出力端子の間に並列に接続された第２のＭＯＳトランジスタと、を有する。そして、ＰＦＭ制御時に、前記スイッチ駆動回路は、前記第２のＭＯＳトランジスタをＯＦＦした状態で、前記第１のＭＯＳトランジスタをオン／オフ制御し、ＰＷＭ制御時に、前記スイッチ駆動回路は、前記第１及び第２のＭＯＳトランジスタをオン／オフ制御することを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて説明する。
【００１５】
図１は本発明の実施例を示すＳＷレギュレータの制御回路図である。基準電圧１８、分割抵抗１６、分割抵抗１７、エラーアンプ１９、発振回路２０、ＰＦＭ制御回路２１、及び、ＰＷＭ制御回路２２は従来と同様である。ＰＷＭ／ＰＦＭ制御用スイッチ１ＭＯＳトランジスタ１２５とＰＷＭ制御用スイッチ２ＭＯＳトランジスタ１２６は比較的オン抵抗が大きくゲート容量が小さいトランジスタを使用する。
【００１６】
負荷が軽い場合はエラーアンプ１９の出力はＰＦＭ制御回路２１により、出力電圧Ｖｏｕｔを保つようにパルス幅を一定にし、発振周波数が制御される。この時、ＰＷＭ／ＰＦＭ制御用スイッチ１駆動回路１２３はＰＦＭ制御回路２１のパルス幅によりＯＮまたは、ＯＦＦに駆動し、ＰＷＭ／ＰＦＭ制御用スイッチ１ＭＯＳトランジスタ１２５が制御される。この時、ＰＷＭ制御用スイッチ２ＭＯＳトランジスタ１２６はＯＦＦの状態のままである。負荷が軽い場合の効率はゲート容量によるスイッチング損失の大きさが支配的になるが、比較的ゲート容量が小さいＭＯＳトランジスタを使用しているため、有利となる。
【００１７】
逆に、負荷が重い場合はエラーアンプ１９の出力はＰＷＭ制御回路２２により、出力電圧Ｖｏｕｔを保つように発振周波数を一定にし、パルス幅が制御される。この時、ＰＷＭ／ＰＦＭ制御用スイッチ１駆動回路１２３はＰＷＭ制御回路２２のパルス幅によりＯＮまたは、ＯＦＦに駆動し、ＰＷＭ／ＰＦＭ制御用スイッチ１ＭＯＳトランジスタ１２５が制御される。同時に、ＰＷＭ／ＰＦＭ制御用スイッチ２駆動回路１２４はＰＷＭ制御回路２２のパルス幅によりＯＮまたは、ＯＦＦに駆動し、ＰＷＭ／ＰＦＭ制御用スイッチ２ＭＯＳトランジスタ１２６が制御される。ＰＷＭ／ＰＦＭ制御用スイッチ１ＭＯＳトランジスタ１２５とＰＷＭ／ＰＦＭ制御用スイッチ２ＭＯＳトランジスタ１２６は並列に接続され同時に制御されるため、ゲート容量は２つのＭＯＳトランジスタの和であり、オン抵抗は、例えば、２つのＭＯＳトランジスタのオン抵抗が同じであれば半分になる。負荷が重い場合の効率はオン抵抗による損失が支配的になるが、２つのＭＯＳトランジスタを同時に使用することでオン抵抗を小さくすることができるため、有利となる。
【００１８】
このような回路構成にしたことで、負荷が重い場合と負荷が軽い場合の効率を同時に向上させることが可能となる。
【００１９】
また、本発明の実施例において降圧型ＳＷレギュレータ回路について示したが、昇圧型スイッチング・レギュレータ回路、及び反転型スイッチング・レギュレータ回路についても、本発明が適用されることは明白である。
【００２０】
【発明の効果】
本発明のＳＷレギュレータは、負荷が重い場合と負荷が軽い場合の効率を同時に向上させるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のＳＷレギュレータ制御回路の説明図である。
【図２】従来のＳＷレギュレータ制御回路の説明図である。
【符号の説明】
１０ 電源電圧
１１ スイッチ用ＭＯＳトランジスタ
１２ インダクタ
１３ ダイオード
１４ 出力容量
１５ 出力負荷
１６ 分割抵抗
１７ 分割抵抗
１８ 基準電圧
１９ エラーアンプ
２０ 発振回路
２１ ＰＦＭ制御回路
２２ ＰＷＭ制御回路
２３ ＰＷＭ／ＰＦＭ制御用スイッチ駆動回路
１２３ ＰＷＭ／ＰＦＭ制御用スイッチ１駆動回路
１２４ ＰＷＭ制御用スイッチ２駆動回路
１２５ ＰＷＭ／ＰＦＭ制御用スイッチ１ＭＯＳトランジスタ
１２６ ＰＷＭ制御用スイッチ２ＭＯＳトランジスタ

Claims (3)

  1. 電源と出力端子の間に接続されたスイッチ素子と、
    基準電圧を発生する基準電圧源と、
    発振回路と、
    前記出力端子の出力電圧に基づいた信号と前記基準電圧源の電圧に基づいた信号を受けて、信号を出力するエラーアンプと、
    前記エラーアンプの出力信号と前記発振回路の出力信号とを比較しその発振周波数毎に制御信号を出力するＰＷＭ制御回路と、
    軽負荷時には周波数を変調して一定の制御信号を出力するＰＦＭ制御回路と、
    前記ＰＦＭ制御回路と前記ＰＷＭ制御回路の出力を受けて、前記スイッチ素子を制御するスイッチ駆動用回路と、を有し、
    ＰＷＭ制御時にはＰＦＭ制御時に比較して、前記スイッチ素子のオン抵抗を小さくすることを特徴とするスイッチング・レギュレータ制御回路。
  2. 前記スイッチ素子がＭＯＳトランジスタで構成され、
    ＰＦＭ制御時にはＰＷＭ制御時に比較しての前記ＭＯＳトランジスタのゲート容量を小さくし、
    ＰＷＭ制御時にはＰＦＭ制御時に比較して前記ＭＯＳトランジスタのオン抵抗を小さくすることを特徴とする請求項１に記載のスイッチング・レギュレータ制御回路。
  3. 前記スイッチ素子は、第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと前記電源と前記出力端子の間に並列に接続された第２のＭＯＳトランジスタと、を有し、
    ＰＦＭ制御時に、前記スイッチ駆動回路は、前記第２のＭＯＳトランジスタをＯＦＦした状態で、前記第１のＭＯＳトランジスタをオン／オフ制御し、
    ＰＷＭ制御時に、前記スイッチ駆動回路は、前記第１及び第２のＭＯＳトランジスタをオン／オフ制御することを特徴とする請求項２に記載のスイッチング・レギュレータ制御回路。
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