JP4717515B2 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents
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一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、3V〜4V程度であり、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。
たとえば、特許文献1、2には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。
軽負荷時においてパルス幅変調信号のパルス幅が非常に短くなると、スイッチングトランジスタのゲート電圧の振幅が小さくなり、スイッチングトランジスタがオンしない状態が持続してしまう。この場合も、スイッチングトランジスタのゲート容量を充放電するための電流が流れるため、回路には無駄な電流が流れることになる。
第2しきい値電圧を、スイッチングトランジスタが確実にオンする電圧以下に設定することにより、第1ゲート電圧が低下してスイッチングトランジスタがオンしてから、第2しきい値電圧に達するまでの時間を、スイッチングトランジスタのオン時間の最小値に設定することができる。
また、ORゲートを設け、パルス幅変調信号とラッチ回路の出力信号の論理和を出力することにより、パルス幅変調信号のパルス幅が最小値より長いときには、パルス幅変調信号をそのまま出力することができる。
第1ゲート電圧がハイレベルからローレベルに切り替わり、スイッチングトランジスタがオフからオンになるときに、スイッチングトランジスタのゲート容量から、抵抗およびNチャンネルMOSトランジスタを介して電流が引き抜かれる。このとき、抵抗とゲート容量がCR時定数回路を構成するため、第1ゲート電圧を時定数を持って変化させることができる。この態様によれば、抵抗の値を調節することにより、スイッチングトランジスタのオン時間の最小値を調節することができる。
この場合、第1ゲート電圧および第2ゲート電圧は、それぞれ最小オン時間設定回路の出力に遅れて変化するため、スイッチングトランジスタ、同期整流用トランジスタがいずれもオンしないデッドタイムを生成することができ、貫通電流が流れるのを防止することができる。
第1しきい値電圧は、接地電位であってもよい。
電池310は、たとえばリチウムイオン電池であり、電池電圧Vbatとして3〜4V程度を出力する。
アナログ回路330は、パワーアンプや、アンテナスイッチ、LNA(Low Noise Amplifier)、ミキサやPLL(Phase Locked Loop)などの高周波回路を含み、電源電圧Vcc=3.4V程度で安定動作する回路ブロックを含む。また、デジタル回路340は、各種DSP(Digital Signal Processor)などを含み、電源電圧Vdd=3.4V程度で安定動作する回路ブロックを含む。
マイコン350は、電子機器300全体を統括的に制御するブロックであり、電源電圧1.5Vで動作する。
LED360は、RGB3色のLED(Light Emitting Diode)を含み、液晶のバックライトや、照明として用いられ、その駆動には、4V以上の駆動電圧が要求される。
本実施形態に係る降圧型スイッチングレギュレータは、たとえば1.5Vで動作するマイコン350のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、本実施の形態に係る降圧型スイッチングレギュレータの構成について詳細に説明する。
以下、負荷回路RLに供給される電圧を出力電圧Vout、負荷回路RLに流れる電流を負荷電流Io、インダクタL1に流れる電流をILという。また、インダクタL1に流れる電流ILは、負荷回路RLに向かって流れる向きを正方向とする。
同期整流用トランジスタM2は、NチャンネルMOSトランジスタであって、ソース端子は接地され、ドレイン端子はスイッチングトランジスタM1のドレイン端子およびスイッチング端子104と接続される。また、同期整流用トランジスタM2のバックゲート端子は接地されている。同期整流用トランジスタM2のバックゲート端子とドレイン端子間には、ボディダイオードD2が存在する。
ドライバ回路10は、スイッチングトランジスタM1、同期整流用トランジスタM2がそれぞれオンする時間の比を、第2PWM信号Vpwm2のハイレベルとローレベルのデューティ比にもとづいて設定し、2つのトランジスタを交互にオンオフさせる。スイッチングトランジスタM1、同期整流用トランジスタM2が同時にオンして貫通電流が流れるのを防止するため、ドライバ回路10は、第1ゲート電圧Vg1がハイレベル、第2ゲート電圧Vg2がローレベルとなる期間(デッドタイム)を各周期ごとに設ける。ドライバ回路10の構成については後述する。
モニタ回路52は、スイッチング電圧Vswと接地電位(0V)とを比較し、Vsw>0のとき、検出信号Vsensをハイレベルとし、Vsw<0のとき、検出信号Vsensをローレベルとする。
比較部30には、スイッチング電圧Vswが入力される。比較部30は、スイッチング電圧Vswと接地電位とを比較し、スイッチング電圧Vswが接地電位を上回るとハイレベルの比較信号Vcmpを出力する。比較部30は、レベルシフト回路32、第2コンパレータ34を含む。
第2コンパレータ34の非反転入力端子は、第1バイポーラトランジスタQ1のエミッタ端子が接続され、反転入力端子には、第2バイポーラトランジスタQ2のエミッタ端子が接続される。この第2コンパレータ34は、レベルシフト回路32によりレベルシフトされたスイッチング電圧Vswと接地電位(0V)とを比較し、Vsw>0Vのときハイレベルを、Vsw<0Vのときローレベルを出力する。
第5インバータINV5は、第2PWM信号Vpwm2を反転した第3信号SIG3を出力する。第5インバータINV5から出力される第3信号SIG3は、第1インバータINV1および第6インバータINV6に出力される。
第2インバータINV2は、電源電圧Vddと接地間に直列に接続されたトランジスタM12、抵抗R12、トランジスタM13を含む。第2インバータINV2は、第4信号SIG4を反転し、第1ゲート電圧Vg1として出力する。
すなわち、第1インバータINV1、第2インバータINV2は、遅延回路として機能する。その結果、第1ゲート電圧Vg1は、第3信号SIG3ひいては第2PWM信号Vpwm2が変化してから遅延時間ΔT1経過後に変化する。
第6インバータINV6は、第5インバータINV5から出力される第3信号SIG3を反転して第5信号SIG5を生成し、第3インバータINV3へと出力する。
第3インバータINV3は、トランジスタM14、M15、抵抗R14、キャパシタC12を含み、第1インバータINV1と同様に構成される。すなわち、第3インバータINV3は、第5信号SIG5を反転し、遅延して得られる第6信号SIG6を、第4インバータINV4へと出力する。第4インバータINV4は、第6信号SIG6を反転して第2ゲート電圧Vg2を生成する。
第1インバータINV1から第4インバータINV4により生成される遅延時間ΔT1、ΔT2は、スイッチングトランジスタM1、同期整流用トランジスタM2がいずれもオンしないデッドタイムとなる。
図5は、本実施の形態に係る制御回路100の動作状態を示すタイムチャートである。図5のタイムチャートは、負荷電流Ioが小さい軽負荷時の動作を説明するものであり、同期整流用トランジスタM2を介してインダクタL1に流れる電流ILが、ある時刻において0Aとなる場合の動作を表している。
スイッチングトランジスタM1は、第1ゲート電圧Vg1がハイレベルのときオフし、ローレベルのときオンする。すなわち、図中、Ton1で示されるのは、スイッチングトランジスタM1がオンの期間である。
ここで、降圧型スイッチングレギュレータ200の出力電圧Voutは、スイッチングトランジスタM1および同期整流用トランジスタM2のオン時間の比にもとづいて決定される。したがって、軽負荷時において、同期整流用トランジスタM2が強制的にオフされると、同期整流用トランジスタM2のオン時間Ton2が短くなると、それに伴ってスイッチングトランジスタM1のオン時間Ton1も短くなる。
図中、ΔT1、ΔT2の期間は、スイッチングトランジスタM1、同期整流用トランジスタM2がいずれもオフとなるデッドタイムであり、図5のTdに相当する。また、上述したように、第2インバータINV2には、抵抗R12が設けられているため、第1ゲート電圧Vg1は、所定の時定数をもって低下していく。
図8において、時刻T1にVosc<Verrとなり、第1PWM信号Vpwm1がハイレベルとなる。第1PWM信号Vpwm1がハイレベルになると、Dフリップフロップ62の出力である第2信号SIG2はハイレベルとなる。このとき、ORゲート64から出力される第2PWM信号Vpwm2もハイレベルとなる。
時刻T4に、第1ゲート電圧Vg1が第3コンパレータ66のしきい値電圧Vth1まで降下すると、第3コンパレータ66から出力される第1信号SIG1により、Dフリップフロップ62がリセットされ、第2信号SIG2がローレベルとなる。このとき、第2PWM信号Vpwm2もローレベルとなる。第2PWM信号Vpwm2がローレベルとなると、第1ゲート電圧Vg1はハイレベルとなり、スイッチングトランジスタM1はオフする。
また、この制御回路100は、強制オフ回路50にラッチ回路40を備えており、スイッチング電圧Vswが0Vより大きくなったときハイレベルとなる比較信号Vcmpをラッチする。その結果、スイッチング電圧Vswが0Vを跨いで変動する場合においても、強制オフスイッチSW1の出力は切り替えられず、同期整流用トランジスタM2はオフ状態を保ち続けることができ、安定な降圧動作を行うことができる。
Claims (11)
- 降圧型スイッチングレギュレータの制御回路であって、
入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、2つのトランジスタの接続点の電圧をスイッチング電圧としてスイッチングレギュレータ出力回路に出力する出力段と、
前記スイッチングレギュレータ出力回路の出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号を生成するパルス幅変調器と、
前記スイッチング電圧をモニタし、第1しきい値電圧を上回ると前記同期整流用トランジスタをオフする強制オフ回路と、
前記スイッチングトランジスタのオン時間が所定の最小値より長くなるように、前記パルス幅変調信号のデューティ比を制限する最小オン時間設定回路と、
前記最小オン時間設定回路の出力信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲート端子に印加すべき第1、第2ゲート電圧を生成するドライバ回路と、
を備え、
前記最小オン時間設定回路は、
前記第1ゲート電圧と第2しきい値電圧を比較する電圧比較器と、
前記パルス幅変調信号によりセットされ、前記電圧比較器の出力信号によりリセットされるラッチ回路と、
前記ラッチ回路の出力信号と前記パルス幅変調信号の論理和を生成するORゲートと、を含み、当該ORゲートの出力信号を前記ドライバ回路へ出力することを特徴とする制御回路。 - 前記ドライバ回路は、前記第1ゲート電圧を所定の時定数をもって変化させる時定数回路を含むことを特徴とする請求項1に記載の制御回路。
- 前記時定数回路は、
電源電圧と接地間に直列に設けられたPチャンネルMOSトランジスタと、抵抗と、NチャンネルMOSトランジスタと、を含み、前記PチャンネルMOSトランジスタと抵抗との接続点の電圧を前記第1ゲート電圧として出力するインバータと、
前記スイッチングトランジスタのゲート容量と、
を含むことを特徴とする請求項2に記載の制御回路。 - 前記ドライバ回路は、
前記最小オン時間設定回路の出力信号の一方のエッジを遅延して前記第1ゲート電圧を生成する第1遅延回路と、
前記最小オン時間設定回路の出力信号の他方のエッジを遅延して前記第2ゲート電圧を生成する第2遅延回路と、
をさらに含むことを特徴とする請求項2に記載の制御回路。 - 前記ラッチ回路は、データ端子に所定レベルの電圧が入力され、クロック端子に前記パルス幅変調信号が入力され、リセット端子に前記電圧比較器の出力信号が入力されるDフリップフロップであることを特徴とする請求項1に記載の制御回路。
- 前記強制オフ回路は、
前記スイッチング電圧と前記第1しきい値電圧を比較し、前記スイッチング電圧が前記第1しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
前記同期整流用トランジスタがオンすべき期間において、前記比較部から出力される比較信号をラッチし、検出信号として出力するラッチ回路と、
前記ドライバ回路から出力される前記第2ゲート電圧が入力され、前記検出信号が前記所定レベルにラッチされている期間、前記第2ゲート電圧をローレベルに固定して前記同期整流用トランジスタのゲート端子に出力するスイッチと、
を含むことを特徴とする請求項1から5のいずれかに記載の制御回路。 - 降圧型スイッチングレギュレータの制御回路であって、
入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、2つのトランジスタの接続点の電圧をスイッチング電圧としてスイッチングレギュレータ出力回路に出力する出力段と、
前記スイッチングレギュレータ出力回路の出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号を生成するパルス幅変調器と、
前記スイッチング電圧をモニタし、第1しきい値電圧を上回ると前記同期整流用トランジスタをオフする強制オフ回路と、
前記スイッチングトランジスタのオン時間が所定の最小値より長くなるように、前記パルス幅変調信号のデューティ比を制限する最小オン時間設定回路と、
前記最小オン時間設定回路の出力信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲート端子に印加すべき第1、第2ゲート電圧を生成するドライバ回路と、
を備え、
前記強制オフ回路は、
前記スイッチング電圧と前記第1しきい値電圧を比較し、前記スイッチング電圧が前記第1しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
前記同期整流用トランジスタがオンすべき期間において、前記比較部から出力される比較信号をラッチし、検出信号として出力するラッチ回路と、
前記ドライバ回路から出力される前記第2ゲート電圧が入力され、前記検出信号が前記所定レベルにラッチされている期間、前記第2ゲート電圧をローレベルに固定して前記同期整流用トランジスタのゲート端子に出力するスイッチと、
を含むことを特徴とする制御回路。 - 前記第1しきい値電圧は、接地電位であることを特徴とする請求項6または7に記載の制御回路。
- 前記制御回路は、1つの半導体基板上に一体集積化されることを特徴とする請求項1から8のいずれかに記載の制御回路。
- 一端が接地された出力キャパシタと、前記出力キャパシタの他端にその一端が接続されたインダクタを含むスイッチングレギュレータ出力回路と、
前記スイッチングレギュレータ出力回路にスイッチング電圧を供給する請求項1から9のいずれかに記載の制御回路と、
を備えることを特徴とする降圧型スイッチングレギュレータ。 - 電池電圧を出力する電池と、
マイコンと、
前記電池電圧を降圧して前記マイコンに供給する請求項10に記載の降圧型スイッチングレギュレータと、
を備えることを特徴とする電子機器。
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