JP4717508B2 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents
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一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、3V〜4V程度であり、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。
たとえば、特許文献1、2には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。
この際、スイッチング電圧と所定のしきい値電圧を比較する比較部を、同期整流用トランジスタがオンしてから所定の遅延時間経過後にアクティブとすることにより、同期整流用トランジスタをオンに切り替えたときにスイッチング電圧が瞬時的に0Vを跨いでスイングする場合があるが、この態様によれば、オフすべきでない同期整流用トランジスタがオフするのを防止し、降圧型スイッチングレギュレータを安定に動作させることができる。
また、比較部は、第2ゲート電圧がローレベルからハイレベルに変化してから所定の遅延時間経過後にハイレベルとなるマスク信号を出力する遅延回路と、スイッチング電圧としきい値電圧とを比較するコンパレータと、遅延回路から出力されるマスク信号と、コンパレータの出力信号の論理積を出力するANDゲートと、を含んでもよい。当該ANDゲートの出力信号を比較信号として出力してもよい。
コンパレータの前段にレベルシフト回路を設けることにより、接地電位との電圧比較を正常に行うことができる。
マスク信号がローレベルの期間において、第1、第2バイポーラトランジスタのエミッタ端子間を短絡することにより、同期整流用トランジスタをオフからオンに切り替えた直後にスイッチング電圧が大きく変動した場合にコンパレータの入力電圧が変動するのを防止することができる。
図1は、第1の実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。電子機器300は、たとえば携帯電話端末であり、電池310、電源装置320、アナログ回路330、デジタル回路340、マイコン350、LED360を含む。
電池310は、たとえばリチウムイオン電池であり、電池電圧Vbatとして3〜4V程度を出力する。
アナログ回路330は、パワーアンプや、アンテナスイッチ、LNA(Low Noise Amplifier)、ミキサやPLL(Phase Locked Loop)などの高周波回路を含み、電源電圧Vcc=3.4V程度で安定動作する回路ブロックを含む。また、デジタル回路340は、各種DSP(Digital Signal Processor)などを含み、電源電圧Vdd=3.4V程度で安定動作する回路ブロックを含む。
マイコン350は、電子機器300全体を統括的に制御するブロックであり、電源電圧1.5Vで動作する。
LED360は、RGB3色のLED(Light Emitting Diode)を含み、液晶のバックライトや、照明として用いられ、その駆動には、4V以上の駆動電圧が要求される。
本実施形態に係る降圧型スイッチングレギュレータは、たとえば1.5Vで動作するマイコン350のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、本実施の形態に係る降圧型スイッチングレギュレータの構成について詳細に説明する。
出力キャパシタC1は一端が接地され、他端が負荷回路RLおよびインダクタL1に接続される。インダクタL1は、制御回路100と接続され、スイッチング電圧Vswが印加される。
以下、負荷回路RLに供給される電圧を出力電圧Vout、負荷回路RLに流れる電流を負荷電流Io、インダクタL1に流れる電流をILという。以下、インダクタL1に流れる電流ILは、負荷回路RLに向かって流れる向きを正方向とする。
同期整流用トランジスタM2は、NチャンネルMOSトランジスタであって、ソース端子は接地され、ドレイン端子はスイッチングトランジスタM1のドレイン端子およびスイッチング端子104と接続される。また、同期整流用トランジスタM2のバックゲート端子は接地されている。同期整流用トランジスタM2のバックゲート端子とドレイン端子間には、ボディダイオードD2が存在する。
抵抗R1、R2は、この出力電圧Voutを分圧し、R2/(R1+R2)倍した出力電圧Vout’を誤差増幅器22の反転入力端子へと出力する。誤差増幅器22の非反転入力端子には基準電圧Vrefが入力されており、出力電圧Vout’および基準電圧Vrefの誤差を増幅し、誤差電圧Verrとして出力する。
レベルシフト回路32は、PNP型の第1、第2バイポーラトランジスタQ1、Q2を含み、それぞれのベース端子に、スイッチング電圧Vswおよび接地電位が入力される。各バイポーラトランジスタQ1、Q2のコレクタ端子は接地されており、そのエミッタ端子からは、スイッチング電圧Vswおよび接地電位が順方向電圧Vf=0.7V程度、正方向にレベルシフトされた電圧が出力される。
第2コンパレータ34の非反転入力端子は、第1バイポーラトランジスタQ1のエミッタ端子が接続され、反転入力端子には、第2バイポーラトランジスタQ2のエミッタ端子が接続される。この第2コンパレータ34、レベルシフト回路32によりレベルシフトされたスイッチング電圧Vswと接地電位(0V)とを比較し、Vsw>0Vのときハイレベルを、Vsw<0Vのときローレベルを出力する。
第1ゲート電圧Vg1は、ハイレベルのときスイッチングトランジスタM1がオフ、ローレベルのときスイッチングトランジスタM1がオンする。すなわち、図中、Ton1で示されるのは、スイッチングトランジスタM1がオンの期間である。
上述したように、ドライバ回路10と、同期整流用トランジスタM2の間には、強制オフスイッチSW1が設けられており、比較部30から出力される検出信号Vsensがローレベルの期間、Vg2’=Vg2となる。また、検出信号Vsensがハイレベルの期間、同期整流用トランジスタM2のゲート電圧Vg2’は、ドライバ回路10から出力されるゲート電圧Vg2の値に関わらずローレベル(0V)となり、同期整流用トランジスタM2は強制的にオフとなる。
スイッチング電圧Vswが、一旦正方向にスイングし、負電圧に戻ってからは、インダクタL1に正方向に流れる電流は徐々に減少するため、同期整流用トランジスタM2のドレインソース間電圧は徐々に低下し、スイッチング電圧Vswは徐々に上昇し、接地電位0Vに近づいていく。
時刻T2から遅延回路38により設定された遅延時間τが経過した時刻T3に、遅延回路38から出力されるマスク信号Vmskがハイレベルとなる。
時刻T6にドライバ回路10から出力される第1ゲート電圧Vg1がローレベルとなり、スイッチングトランジスタM1がオンすると、スイッチング電圧Vswは電池電圧Vbatとほぼ等しくなる。
図5は、第2の実施の形態に係る制御回路100の比較部30aの構成を示す回路図である。以降の図において、第1の実施の形態に係る制御回路100と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
本実施の形態に係る比較部30aは、図2の比較部30に加えて、第1、第2バイポーラトランジスタQ1、Q2のエミッタ端子間に接続され、遅延回路38から出力されるマスク信号Vmskがローレベルの期間、オン状態となるスイッチをさらに含む。
時刻T2に同期整流用トランジスタM2がオンすると、スイッチング電圧Vswは大きくスイングする。このとき、遅延回路38から出力されるマスク信号Vmskはローレベルであるため、スイッチSW2はオン状態となっている。第2コンパレータ34の反転入力端子には、接地電位が0.7V程度シフトされた電圧が入力される。スイッチSW2がオンすることにより、非反転入力端子に入力される電圧は、スイッチング電圧Vswがスイングしても、変動することなく一定値となる。その結果、第2コンパレータ34によるスイッチング電圧Vswのモニタが無効化され、比較信号Vcmpはローレベルを保ち続ける。
時刻T2から遅延時間τ経過後の時刻T3に、遅延回路38から出力されるマスク信号Vmskがハイレベルとなり、時刻T4にスイッチング電圧Vswが0Vより高くなると、比較信号Vcmpがハイレベルとなり、これにあわせて検出信号Vsensもハイレベルとなる。同時に、第2ゲート電圧Vg2’はローレベルとなって同期整流用トランジスタM2は強制的にオフとされる。
図7は、第3の実施の形態に係る制御回路100の構成の一部を示す回路図である。
制御回路100は、図2に示す比較部30の後段に、ANDゲート36から出力される比較信号Vcmp’をラッチするラッチ回路40を備える。
ORゲート44には、ラッチ回路40から出力される比較信号Vcmp’およびDフリップフロップ42の出力信号Vqが入力され、2つの信号の論理和を検出信号Vsensとして強制オフスイッチSW1に出力する。なお、ORゲート44を設けずに、Dフリップフロップ42の出力信号Vqを強制オフスイッチSW1に直接出力してもよい。
時刻T4に第2ゲート電圧Vg2’がローレベルとなると、スイッチングトランジスタM1、同期整流用トランジスタM2がともにオフとなり、ハイインピーダンス状態となる。このとき、インダクタL1によって電圧の振動が誘起され、スイッチング電圧Vswは、大きくスイングする。このとき、図8に示すように、スイッチング電圧Vswが接地電位0Vを跨いで変動すると、比較信号Vcmpもハイレベルとローレベルが切り替わることになる。
ここで、上述のように、本実施の形態に係る制御回路100では、比較部30およびDフリップフロップ42の出力の論理和にもとづいて、強制オフスイッチSW1を制御している。したがって、比較信号Vcmpの信号レベルが変動しても、Dフリップフロップ42の出力信号Vqはハイレベルにラッチされているため、ORゲート44の出力、すなわち検出信号Vsensはハイレベルのままとなる。その結果、スイッチング電圧Vswの変動にかかわらず、同期整流用トランジスタM2をオフし続けることができる。
本実施の形態に係る制御回路100によれば、スイッチング電圧Vswをモニタし、同期整流用トランジスタM2がオンすべき期間において、スイッチング電圧Vswが0Vより大きくなると、同期整流用トランジスタM2を強制的にオフする。その結果、軽負荷時にインダクタL1に流れる電流ILの向きが反転しても、同期整流用トランジスタM2を介して接地に向かって流れるのを防止し、効率の悪化を抑えることができる。
図9の制御回路100によれば、スイッチング電圧Vswをモニタし、同期整流用トランジスタM2がオンすべき期間において、スイッチング電圧Vswが0Vより大きくなると、同期整流用トランジスタM2を強制的にオフする。その結果、軽負荷時にインダクタL1に流れる電流ILの向きが反転しても、同期整流用トランジスタM2を介して接地に向かって流れるのを防止し、効率の悪化を抑えることができる。
また、比較部30aに遅延回路38を設けて、同期整流用トランジスタM2がオフからオンに切り替わる瞬間に発生するスイッチング電圧Vswのスイングを、マスク信号Vmskを用いて除外することにより、インダクタL1に流れる電流ILが正の期間に同期整流用トランジスタM2がオフするのを防止することができ、安定な降圧動作を行うことができる。
Claims (9)
- 降圧型スイッチングレギュレータの制御回路であって、
入力電圧と接地間に直列に接続されたスイッチングトランジスタと、同期整流用トランジスタと、を含み、2つのトランジスタの接続点の電圧を、スイッチング電圧として本制御回路の外部に接続されるインダクタの一端に印加する出力段と、
前記スイッチングレギュレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲート端子に印加すべき第1、第2ゲート電圧を生成するドライバ回路と、
前記第2ゲート電圧により前記同期整流用トランジスタがオフからオンに切り替えられる時刻から所定の遅延時間経過後にアクティブとなり、前記スイッチング電圧と所定のしきい値電圧を比較し、前記スイッチング電圧が所定のしきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
前記ドライバ回路から出力される前記第2ゲート電圧が入力され、前記比較部から所定レベルの比較信号が出力されると、前記第2ゲート電圧をローレベルに固定して前記同期整流用トランジスタのゲート端子に出力するスイッチと、
を備えることを特徴とする制御回路。 - 前記所定のしきい値電圧は、接地電位であることを特徴とする請求項1に記載の制御回路。
- 前記比較部は、
前記第2ゲート電圧がローレベルからハイレベルに変化してから所定の遅延時間経過後にハイレベルとなるマスク信号を出力する遅延回路と、
前記スイッチング電圧と前記しきい値電圧とを比較するコンパレータと、
前記遅延回路から出力されるマスク信号と、前記コンパレータの出力信号の論理積を出力するANDゲートと、を含み、
当該ANDゲートの出力信号を前記比較信号として出力することを特徴とする請求項1に記載の制御回路。 - 前記比較部は、
前記スイッチング電圧および前記しきい値電圧を、正方向に所定電圧だけレベルシフトするレベルシフト回路をさらに含み、
前記コンパレータは、前記レベルシフト回路によりレベルシフトされた前記スイッチング電圧と前記しきい値電圧とを比較することを特徴とする請求項3に記載の制御回路。 - 前記レベルシフト回路は、
ベース端子に前記スイッチング電圧が入力され、コレクタ端子が接地され、エミッタ端子から前記スイッチング電圧をレベルシフトした電圧を出力するPNP型の第1バイポーラトランジスタと、
ベース端子およびコレクタ端子が接地され、エミッタ端子から前記接地電位をレベルシフトした電圧を出力するPNP型の第2バイポーラトランジスタと、を含み、
前記比較部は、前記第1、第2バイポーラトランジスタのエミッタ端子間に接続され、前記遅延回路から出力されるマスク信号がローレベルの期間、オン状態となるスイッチをさらに含むことを特徴とする請求項4に記載の制御回路。 - 前記同期整流用トランジスタは、NMOSトランジスタであることを特徴とする請求項1に記載の制御回路。
- 前記制御回路は、1つの半導体基板上に一体集積化されることを特徴とする請求項1から6のいずれかに記載の制御回路。
- 一端が接地されたキャパシタと、
前記キャパシタの他端にその一端が接続されたインダクタと、
前記インダクタの他端に、前記スイッチング電圧を供給する請求項1から6のいずれかに記載の制御回路と、
を備え、前記キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。 - 電池電圧を出力する電池と、
マイコンと、
前記電池電圧を降圧して前記マイコンに供給する請求項8に記載の降圧型スイッチングレギュレータと、
を備えることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005143851A JP4717508B2 (ja) | 2005-05-17 | 2005-05-17 | 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005143851A JP4717508B2 (ja) | 2005-05-17 | 2005-05-17 | 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006325290A JP2006325290A (ja) | 2006-11-30 |
JP4717508B2 true JP4717508B2 (ja) | 2011-07-06 |
Family
ID=37544541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005143851A Active JP4717508B2 (ja) | 2005-05-17 | 2005-05-17 | 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4717508B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110932547B (zh) * | 2019-10-16 | 2022-06-21 | 重庆中易智芯科技有限责任公司 | 一种应用于高效率dc-dc转换器的自适应调制模式切换电路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000092824A (ja) * | 1998-09-10 | 2000-03-31 | Matsushita Electric Ind Co Ltd | スイッチングレギュレータおよびlsiシステム |
JP2002199708A (ja) * | 2000-12-22 | 2002-07-12 | Hitachi Ltd | Dc−dcコンバータ |
JP2002369505A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | Dc−dcコンバータおよびdc−dcコンバータの制御方法 |
-
2005
- 2005-05-17 JP JP2005143851A patent/JP4717508B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000092824A (ja) * | 1998-09-10 | 2000-03-31 | Matsushita Electric Ind Co Ltd | スイッチングレギュレータおよびlsiシステム |
JP2002199708A (ja) * | 2000-12-22 | 2002-07-12 | Hitachi Ltd | Dc−dcコンバータ |
JP2002369505A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | Dc−dcコンバータおよびdc−dcコンバータの制御方法 |
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JP2006325290A (ja) | 2006-11-30 |
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