JP2006333636A - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents

Abstract

【課題】 軽負荷時におけるスイッチングトランジスタのゲートに流れる無駄な電流を低減した降圧型スイッチングレギュレータを提供する。
【解決手段】 入力端子１０２と接地間に直列に接続されたスイッチングトランジスタＭ１と同期整流用トランジスタＭ２は接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部に接続されるインダクタＬ１の一端に印加する。ＰＷＭ制御部２０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の基準電圧に近づくようデューティ比が制御される第１ＰＷＭ信号Ｖｐｗｍ１を生成する。強制オフ回路５０は、スイッチング電圧Ｖｓｗをモニタし、接地電位を上回ると同期整流用トランジスタＭ２を強制的にオフする。最小オン時間設定回路６０は、スイッチングトランジスタＭ１のオン時間が所定の最小値より長くなるように、第２ＰＷＭ信号Ｖｐｗｍ２のデューティ比を制限する。
【選択図】 図２

Description

本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの制御技術に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイコンが搭載されている。こうしたマイコンの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。
一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であり、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。

降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、同期整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。

ここで、上述の電子機器に用いられるマイコンの消費電流は、動作時と待機時で大きく変化し、待機時にはわずかな電流しか流れないが、動作時にはある程度の電流が必要とされる。
たとえば、特許文献１、２には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。

特開２００４−３２８７５号公報 特開２００２−２５２９７１号公報

図１０（ａ）、（ｂ）はそれぞれ、同期整流方式スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、ＩＬは、インダクタに流れる電流を、Ｉｏは負荷電流を表しており、インダクタに流れる電流ＩＬの時間平均値が負荷電流Ｉｏとなる。図１０（ａ）に示すように、重負荷時においては、負荷電流Ｉｏが大きいため、インダクタに流れる電流ＩＬは正の値をとり続ける。ところが、図１０（ｂ）に示すように、軽負荷時において負荷電流Ｉｏが減少すると、インダクタに流れる電流ＩＬが斜線部のように負となり、インダクタに流れる電流ＩＬの向きが反転する。その結果、同期整流方式では、軽負荷時において、インダクタから同期整流用トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キャパシタから供給されるものであるため、電力を無駄に消費していることになる。

この問題を解決するために、インダクタに流れる電流をモニタし、インダクタに流れる電流の向きが反転すると、同期整流用トランジスタを強制的にオフすることにより、接地に対して電流が流れるのを防止する技術が知られている。ここで、パルス幅変調信号のデューティ比は、スイッチングトランジスタのオン時間と同期整流用トランジスタのオン時間の比で定まるため、同期整流用トランジスタが強制的にオフされ、そのオン時間が短くなると、スイッチングトランジスタのオン時間も短くなる。
軽負荷時においてパルス幅変調信号のパルス幅が非常に短くなると、スイッチングトランジスタのゲート電圧の振幅が小さくなり、スイッチングトランジスタがオンしない状態が持続してしまう。この場合も、スイッチングトランジスタのゲート容量を充放電するための電流が流れるため、回路には無駄な電流が流れることになる。

本発明はかかる課題に鑑みてなされたものであり、その目的は、同期整流方式の降圧型スイッチングレギュレータにおいて、軽負荷時に同期整流用トランジスタを介して接地に流れる電流を低減し、効率を改善した降圧型スイッチングレギュレータおよびその制御回路の提供にある。

本発明のある態様は、降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、２つのトランジスタの接続点の電圧をスイッチング電圧としてスイッチングレギュレータ出力回路に出力する出力段と、スイッチングレギュレータ出力回路の出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号を生成するパルス幅変調器と、スイッチング電圧をモニタし、第１しきい値電圧を上回ると同期整流用トランジスタをオフする強制オフ回路と、スイッチングトランジスタのオン時間が所定の最小値より長くなるように、パルス幅変調信号のデューティ比を制限する最小オン時間設定回路と、最小オン時間設定回路の出力信号にもとづき、スイッチングトランジスタおよび同期整流用トランジスタのゲート端子に印加すべき第１、第２ゲート電圧を生成するドライバ回路と、を備える。

この態様において、インダクタに流れる電流の向きが反転し、スイッチング電圧が第１しきい値電圧を上回ると、同期整流用トランジスタが強制的にオフされる。パルス幅変調信号のデューティ比は、スイッチングトランジスタのオン時間と同期整流用トランジスタのオン時間の比で定まるため、同期整流用トランジスタが強制的にオフされ、そのオン時間が短くなると、スイッチングトランジスタのオン時間も短くなる。スイッチングトランジスタのオン時間を所定の最小値以上に制限することにより、出力電圧が上昇し、パルス幅変調信号のデューティ比が０となる。その結果、スイッチングトランジスタのオンオフがその後しばらくの期間停止することになる。この期間、スイッチングトランジスタのゲート電圧を制御するためのゲートドライブ電流が流れなくなるため、回路の消費電流を低減し、高効率化を図ることができる。

最小オン時間設定回路は、第１ゲート電圧と第２しきい値電圧を比較する電圧比較器と、パルス幅変調信号によりセットされ、電圧比較器の出力信号によりリセットされるラッチ回路と、ラッチ回路の出力信号とパルス幅変調信号の論理和を生成するＯＲゲートと、を含み、当該ＯＲゲートの出力信号をドライバ回路へ出力してもよい。
第２しきい値電圧を、スイッチングトランジスタが確実にオンする電圧以下に設定することにより、第１ゲート電圧が低下してスイッチングトランジスタがオンしてから、第２しきい値電圧に達するまでの時間を、スイッチングトランジスタのオン時間の最小値に設定することができる。
また、ＯＲゲートを設け、パルス幅変調信号とラッチ回路の出力信号の論理和を出力することにより、パルス幅変調信号のパルス幅が最小値より長いときには、パルス幅変調信号をそのまま出力することができる。

ドライバ回路は、第１ゲート電圧を所定の時定数をもって変化させる時定数回路を含んでもよい。第１ゲート電圧を時定数を持って低下させることにより、上述の第２しきい値電圧に達するまでの時間を調節することができるため、スイッチングトランジスタのオン時間の最小値を調節することができる。

時定数回路は、電源電圧と接地間に直列に設けられたＰチャンネルＭＯＳトランジスタと、抵抗と、ＮチャンネルＭＯＳトランジスタと、を含み、Ｐチャンネルトランジスタと抵抗との接続点の電圧を第１ゲート電圧として出力するインバータと、スイッチングトランジスタのゲート容量と、を含んで構成してもよい。
第１ゲート電圧がハイレベルからローレベルに切り替わり、スイッチングトランジスタがオフからオンになるときに、スイッチングトランジスタのゲート容量から、抵抗およびＮチャンネルＭＯＳトランジスタを介して電流が引き抜かれる。このとき、抵抗とゲート容量がＣＲ時定数回路を構成するため、第１ゲート電圧を時定数を持って変化させることができる。この態様によれば、抵抗の値を調節することにより、スイッチングトランジスタのオン時間の最小値を調節することができる。

ドライバ回路は、最小オン時間設定回路の出力信号の一方のエッジを遅延して第１ゲート電圧を生成する第１遅延回路と、最小オン時間設定回路の出力信号の他方のエッジを遅延して第２ゲート電圧を生成する第２遅延回路と、をさらに含んでもよい。
この場合、第１ゲート電圧および第２ゲート電圧は、それぞれ最小オン時間設定回路の出力に遅れて変化するため、スイッチングトランジスタ、同期整流用トランジスタがいずれもオンしないデッドタイムを生成することができ、貫通電流が流れるのを防止することができる。

ラッチ回路は、データ端子に所定レベルの電圧が入力され、クロック端子にパルス幅変調信号が入力され、リセット端子に電圧比較器の出力信号が入力されるＤフリップフロップであってもよい。

強制オフ回路は、スイッチング電圧と第１しきい値電圧を比較し、スイッチング電圧が第１しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、同期整流用トランジスタがオンすべき期間において、比較部から出力される比較信号をラッチし、検出信号として出力するラッチ回路と、ドライバ回路から出力される第２ゲート電圧が入力され、検出信号が所定レベルにラッチされている期間、第２ゲート電圧をローレベルに固定して同期整流用トランジスタのゲート端子に出力するスイッチと、を含んでもよい。
第１しきい値電圧は、接地電位であってもよい。

この態様によると、比較部から出力される比較信号をラッチ回路によりラッチすることにより、同期整流用トランジスタを強制的にオフ状態にした後に、スイッチング電圧が０Ｖを跨いでスイングしても、同期整流用トランジスタをオフ状態に保つことができ、降圧型スイッチングレギュレータを安定に動作させることができる。

制御回路は、１つの半導体基板上に一体集積化されてもよい。

本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、一端が接地された出力キャパシタと、出力キャパシタの他端にその一端が接続されたインダクタを含むスイッチングレギュレータ出力回路と、スイッチングレギュレータ出力回路にスイッチング電圧を供給する上述の制御回路と、を備える。

この態様によると、制御回路により、インダクタに流れる電流の向きが反転するのを好適に防止することができ降圧型スイッチングレギュレータの効率を改善することができる。さらに、スイッチングトランジスタのオン時間を制限することにより、軽負荷時において、スイッチングトランジスタがオフした状態のまま、第１ゲート電圧が変動するのを防止することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池電圧を出力する電池と、マイコンと、電池電圧を降圧してマイコンに供給する上述の降圧型スイッチングレギュレータと、を備える。

この態様によると、マイコンに流れる電流が変動し、負荷電流が小さな軽負荷動作となった場合においても、効率よく降圧動作を行うことができ、電池の長寿命化を図ることができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る降圧型スイッチングレギュレータによれば、消費電流を低減することができる。

図１は、実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末であり、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０を含む。
電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。
アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。
マイコン３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。
ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。

電源装置３２０は、多チャンネルのスイッチング電源であり、各チャンネルごとに、電池電圧Ｖｂａｔを必要に応じて降圧、または昇圧するスイッチングレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。
本実施形態に係る降圧型スイッチングレギュレータは、たとえば１．５Ｖで動作するマイコン３５０のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、本実施の形態に係る降圧型スイッチングレギュレータの構成について詳細に説明する。

図２は、本実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。降圧型スイッチングレギュレータ２００は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路１００、スイッチングレギュレータ出力回路１１０を含む。制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、この制御回路１００に内蔵される。

スイッチングレギュレータ出力回路１１０は、インダクタＬ１、出力キャパシタＣ１を含む。出力キャパシタＣ１は一端が接地され、他端がインダクタＬ１の一端に接続される。インダクタＬ１の他端は、制御回路１００と接続され、制御回路１００から出力されるスイッチング電圧Ｖｓｗが印加される。

この降圧型スイッチングレギュレータ２００は、制御回路１００によってインダクタＬ１に流れる電流を制御し、出力キャパシタＣ１に電荷を充電することにより電池電圧Ｖｂａｔを降圧し、出力キャパシタＣ１に現れる電圧を負荷回路ＲＬに供給する。本実施例において、負荷回路ＲＬは、図１のマイコン３５０に相当する。
以下、負荷回路ＲＬに供給される電圧を出力電圧Ｖｏｕｔ、負荷回路ＲＬに流れる電流を負荷電流Ｉｏ、インダクタＬ１に流れる電流をＩＬという。また、インダクタＬ１に流れる電流ＩＬは、負荷回路ＲＬに向かって流れる向きを正方向とする。

制御回路１００は、入力・出力端子として、入力端子１０２、スイッチング端子１０４、電圧帰還端子１０６を備える。入力端子１０２には電池３１０が接続され、入力電圧として電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、電圧帰還端子１０６は、負荷回路ＲＬに印加される出力電圧Ｖｏｕｔが帰還される端子である。

制御回路１００は、ドライバ回路１０、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御部２０、強制オフ回路５０、最小オン時間設定回路６０、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を含む。

スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソース端子は入力端子１０２に接続され、ドレイン端子はスイッチング端子１０４に接続される。スイッチングトランジスタＭ１のバックゲート端子はソース端子と接続され、バックゲート端子とドレイン端子間には、ボディダイオード（寄生ダイオード）Ｄ１が存在する。
同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソース端子は接地され、ドレイン端子はスイッチングトランジスタＭ１のドレイン端子およびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲート端子は接地されている。同期整流用トランジスタＭ２のバックゲート端子とドレイン端子間には、ボディダイオードＤ２が存在する。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、電池電圧Ｖｂａｔが印加される入力端子１０２と接地間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部にスイッチング端子１０４を介して接続されるインダクタＬ１の一端に印加する。

ＰＷＭ制御部２０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の基準電圧に近づくように、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン時間のデューティ比を制御するパルス幅変調器であって、第１パルス幅変調信号（以下、第１ＰＷＭ信号Ｖｐｗｍ１という）を生成する。ＰＷＭ制御部２０には、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが、電圧帰還端子１０６を介して入力される。

抵抗Ｒ１、Ｒ２は、この出力電圧Ｖｏｕｔを分圧し、Ｒ２／（Ｒ１＋Ｒ２）倍した出力電圧Ｖｏｕｔ’を誤差増幅器２２の反転入力端子へと出力する。誤差増幅器２２の非反転入力端子には基準電圧Ｖｒｅｆが入力されており、出力電圧Ｖｏｕｔ’および基準電圧Ｖｒｅｆの誤差を増幅し、誤差電圧Ｖｅｒｒとして出力する。

発振器２６は、所定の周波数で発振し、三角波またはのこぎり波状の周期電圧Ｖｏｓｃを出力する。第１コンパレータ２４は、周期電圧Ｖｏｓｃと誤差電圧Ｖｅｒｒとを比較し、Ｖｏｓｃ＜Ｖｅｒｒのときハイレベルを、Ｖｏｓｃ＞Ｖｅｒｒのときローレベルとなる第１ＰＷＭ信号Ｖｐｗｍ１を出力する。この第１ＰＷＭ信号Ｖｐｗｍ１は、周期時間が一定で、出力電圧Ｖｏｕｔ’に応じてハイレベルとローレベルの期間が変化するパルス幅変調された信号となる。

最小オン時間設定回路６０は、スイッチングトランジスタＭ１のオン時間が所定の最小値より長くなるように、第１ＰＷＭ信号Ｖｐｗｍ１のデューティ比を制限した第２ＰＷＭ信号Ｖｐｗｍ２をドライバ回路１０へと出力する。詳しくは後述するが、最小オン時間設定回路６０は、第１ＰＷＭ信号Ｖｐｗｍ１のハイレベルの時間が最小値より長いときには、そのまま出力し、第１ＰＷＭ信号Ｖｐｗｍ１のハイレベルの時間が最小値より短いときには、ハイレベルの時間を、その最小値に設定して出力する。

ドライバ回路１０は、最小オン時間設定回路６０から出力される第２ＰＷＭ信号Ｖｐｗｍ２にもとづき、スイッチングトランジスタＭ１のゲート端子に印加すべき第１ゲート電圧Ｖｇ１と、同期整流用トランジスタＭ２のゲート端子に印加すべき第２ゲート電圧Ｖｇ２と、を生成する。スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がローレベルのときがオンし、ハイレベルのときオフする。同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２がハイレベルのときオンし、ローレベルのときオフする。
ドライバ回路１０は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がそれぞれオンする時間の比を、第２ＰＷＭ信号Ｖｐｗｍ２のハイレベルとローレベルのデューティ比にもとづいて設定し、２つのトランジスタを交互にオンオフさせる。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が同時にオンして貫通電流が流れるのを防止するため、ドライバ回路１０は、第１ゲート電圧Ｖｇ１がハイレベル、第２ゲート電圧Ｖｇ２がローレベルとなる期間（デッドタイム）を各周期ごとに設ける。ドライバ回路１０の構成については後述する。

強制オフ回路５０は、モニタ回路５２および強制オフスイッチＳＷ１を含む。この強制オフ回路５０は、スイッチング電圧Ｖｓｗをモニタし、所定のしきい値電圧を上回ると同期整流用トランジスタＭ２をオフする。本実施の形態において、しきい値電圧は接地電位に設定される。
モニタ回路５２は、スイッチング電圧Ｖｓｗと接地電位（０Ｖ）とを比較し、Ｖｓｗ＞０のとき、検出信号Ｖｓｅｎｓをハイレベルとし、Ｖｓｗ＜０のとき、検出信号Ｖｓｅｎｓをローレベルとする。

強制オフスイッチＳＷ１は、ドライバ回路１０と同期整流用トランジスタＭ２のゲート端子間に設けられ、モニタ回路５２から出力される検出信号Ｖｓｅｎｓにもとづいて、同期整流用トランジスタＭ２のゲート端子に印加すべき第２ゲート電圧Ｖｇ２’を出力する。この第２ゲート電圧Ｖｇ２’は、モニタ回路５２から出力される検出信号Ｖｓｅｎｓがハイレベルの期間、ローレベルとなり、検出信号Ｖｓｅｎｓがローレベルの期間、第２ゲート電圧Ｖｇ２がそのまま出力される。

図３は、強制オフ回路５０の内部構成を示す回路図である。モニタ回路５２は、比較部３０、ラッチ回路４０を含む。
比較部３０には、スイッチング電圧Ｖｓｗが入力される。比較部３０は、スイッチング電圧Ｖｓｗと接地電位とを比較し、スイッチング電圧Ｖｓｗが接地電位を上回るとハイレベルの比較信号Ｖｃｍｐを出力する。比較部３０は、レベルシフト回路３２、第２コンパレータ３４を含む。

レベルシフト回路３２は、ＰＮＰ型の第１、第２バイポーラトランジスタＱ１、Ｑ２を含み、それぞれのベース端子に、スイッチング電圧Ｖｓｗおよび接地電位が入力される。各バイポーラトランジスタＱ１、Ｑ２のコレクタ端子は接地されており、そのエミッタ端子からは、スイッチング電圧Ｖｓｗおよび接地電位が順方向電圧Ｖｆ＝０．７Ｖ程度、正方向にレベルシフトされた電圧が出力される。
第２コンパレータ３４の非反転入力端子は、第１バイポーラトランジスタＱ１のエミッタ端子が接続され、反転入力端子には、第２バイポーラトランジスタＱ２のエミッタ端子が接続される。この第２コンパレータ３４は、レベルシフト回路３２によりレベルシフトされたスイッチング電圧Ｖｓｗと接地電位（０Ｖ）とを比較し、Ｖｓｗ＞０Ｖのときハイレベルを、Ｖｓｗ＜０Ｖのときローレベルを出力する。

ラッチ回路４０には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２と、比較部３０から出力される比較信号Ｖｃｍｐが入力される。このラッチ回路４０は、同期整流用トランジスタＭ２がオンすべき期間、すなわち、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２がハイレベルの期間にアクティブとなり、比較部３０から出力される比較信号Ｖｃｍｐをラッチし、ラッチした信号を検出信号Ｖｓｅｎｓとして出力する。また、ラッチ回路４０は、第２ゲート電圧Ｖｇ２がハイレベルからローレベルとなると、ラッチした検出結果をリセットする。

ラッチ回路４０は、Ｄフリップフロップ４２およびＯＲゲート４４を含む。Ｄフリップフロップ４２のセット端子およびデータ端子には、ハイレベルに対応する電源電圧Ｖｄｄが入力され、リセット端子には第２ゲート電圧Ｖｇ２が入力される。また、Ｄフリップフロップ４２のクロック端子には、比較部３０から出力される比較信号Ｖｃｍｐが入力される。このラッチ回路４０は、第２ゲート電圧Ｖｇ２がハイレベルの期間に、比較信号Ｖｃｍｐがハイレベルとなると、出力端子からハイレベルの出力信号Ｖｑを出力する。ＯＲゲート４４には、比較部３０から出力される比較信号ＶｃｍｐおよびＤフリップフロップ４２の出力信号Ｖｑが入力され、２つの信号の論理和を検出信号Ｖｓｅｎｓとして強制オフスイッチＳＷ１に出力する。なお、ＯＲゲート４４を設けずに、Ｄフリップフロップ４２の出力信号Ｖｑを強制オフスイッチＳＷ１に直接出力してもよい。

強制オフスイッチＳＷ１は、インバータ５４、ＮＯＲゲート５６を含む。インバータ５４の入力端子には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２が入力される。インバータ５４は、第２ゲート電圧Ｖｇ２を反転し、ＮＯＲゲート５６の第１の入力端子へ出力する。ＮＯＲゲート５６の第２の入力端子にはラッチ回路４０から出力される検出信号Ｖｓｅｎｓが入力される。強制オフスイッチＳＷ１は、ＮＯＲゲート５６の出力信号を第２ゲート電圧Ｖｇ２’として出力する。

このように構成した強制オフスイッチＳＷ１によれば、第２ゲート電圧Ｖｇ２がハイレベルで、かつ、検出信号Ｖｓｅｎｓがローレベルの期間のみ、同期整流用トランジスタＭ２のゲート端子に実際に印加される第２ゲート電圧Ｖｇ２’がハイレベルとなり、同期整流用トランジスタＭ２がオンとなる。一方、それ以外の期間では第２ゲート電圧Ｖｇ２’がローレベルとなり、同期整流用トランジスタＭ２はオフとなる。

図４は、最小オン時間設定回路６０およびドライバ回路１０の構成を示す回路図である。最小オン時間設定回路６０は、Ｄフリップフロップ６２、ＯＲゲート６４、第３コンパレータ６６を含み、第１ゲート電圧Ｖｇ１および第１ＰＷＭ信号Ｖｐｗｍ１が入力される。第３コンパレータ６６は、第１ゲート電圧Ｖｇ１と所定のしきい値電圧Ｖｔｈ１を比較し、Ｖｇ１＞Ｖｔｈ１のときハイレベル、Ｖｇ１＜Ｖｔｈ１のときローレベルとなる第１信号ＳＩＧ１を出力する。

Ｄフリップフロップ６２のデータ端子およびセット端子には、電源電圧Ｖｄｄが入力され、クロック端子には第１ＰＷＭ信号Ｖｐｗｍ１が入力され、リセット端子には第３コンパレータ６６から出力される第１信号ＳＩＧ１が入力される。すなわち、Ｄフリップフロップ６２は、第１ＰＷＭ信号Ｖｐｗｍ１によりセットされ、第３コンパレータ６６の出力信号ＳＩＧ１によりリセットされる。ＯＲゲート６４は、Ｄフリップフロップ６２から出力される第２信号ＳＩＧ２と、第１ＰＷＭ信号Ｖｐｗｍ１の論理和を生成する。ＯＲゲート６４の出力は、第２ＰＷＭ信号Ｖｐｗｍ２としてドライバ回路１０へと出力される。

ドライバ回路１０は、第１インバータＩＮＶ１、第２インバータＩＮＶ２、第３インバータＩＮＶ３、第４インバータＩＮＶ４、第５インバータＩＮＶ５、第６インバータＩＮＶ６を含み、最小オン時間設定回路６０から出力される第２ＰＷＭ信号Ｖｐｗｍ２にもとづき、第１ゲート電圧Ｖｇ１、第２ゲート電圧Ｖｇ２を生成する。
第５インバータＩＮＶ５は、第２ＰＷＭ信号Ｖｐｗｍ２を反転した第３信号ＳＩＧ３を出力する。第５インバータＩＮＶ５から出力される第３信号ＳＩＧ３は、第１インバータＩＮＶ１および第６インバータＩＮＶ６に出力される。

第１インバータＩＮＶ１、第２インバータＩＮＶ２は、第１ゲート電圧Ｖｇ１を生成する。第１インバータＩＮＶ１、第２インバータＩＮＶ２は、最小オン時間設定回路６０の出力信号である第２ＰＷＭ信号Ｖｐｗｍ２の一方のエッジを遅延して第１ゲート電圧Ｖｇ１を生成する第１遅延回路である。

第１インバータＩＮＶ１は、トランジスタＭ１０、Ｍ１１、抵抗Ｒ１０、キャパシタＣ１０を含む。トランジスタＭ１０、抵抗Ｒ１０、トランジスタＭ１１は、電源電圧Ｖｄｄと接地間に直列に接続される。キャパシタＣ１０は、トランジスタＭ１１と並列に設けられる。第１インバータＩＮＶ１の出力信号を第４信号ＳＩＧ４という。
第２インバータＩＮＶ２は、電源電圧Ｖｄｄと接地間に直列に接続されたトランジスタＭ１２、抵抗Ｒ１２、トランジスタＭ１３を含む。第２インバータＩＮＶ２は、第４信号ＳＩＧ４を反転し、第１ゲート電圧Ｖｇ１として出力する。

第４信号ＳＩＧ４は、第３信号ＳＩＧ３がハイレベルからローレベルに変化すると、抵抗Ｒ１０およびキャパシタＣ１０で決められるＣＲ時定数に従って上昇する。第４信号ＳＩＧ４が第２インバータＩＮＶ２のしきい値電圧Ｖｔｈ２に達すると、第２インバータＩＮＶ２の出力である第１ゲート電圧Ｖｇ１は、ハイレベルからローレベルに遷移する。
すなわち、第１インバータＩＮＶ１、第２インバータＩＮＶ２は、遅延回路として機能する。その結果、第１ゲート電圧Ｖｇ１は、第３信号ＳＩＧ３ひいては第２ＰＷＭ信号Ｖｐｗｍ２が変化してから遅延時間ΔＴ１経過後に変化する。

第６インバータＩＮＶ６、第３インバータＩＮＶ３、第４インバータＩＮＶ４により第２ゲート電圧Ｖｇ２が生成される。
第６インバータＩＮＶ６は、第５インバータＩＮＶ５から出力される第３信号ＳＩＧ３を反転して第５信号ＳＩＧ５を生成し、第３インバータＩＮＶ３へと出力する。
第３インバータＩＮＶ３は、トランジスタＭ１４、Ｍ１５、抵抗Ｒ１４、キャパシタＣ１２を含み、第１インバータＩＮＶ１と同様に構成される。すなわち、第３インバータＩＮＶ３は、第５信号ＳＩＧ５を反転し、遅延して得られる第６信号ＳＩＧ６を、第４インバータＩＮＶ４へと出力する。第４インバータＩＮＶ４は、第６信号ＳＩＧ６を反転して第２ゲート電圧Ｖｇ２を生成する。

第１インバータＩＮＶ１、第２インバータＩＮＶ２と同様に、第３インバータＩＮＶ３、第４インバータＩＮＶ４も、遅延回路として機能する。第３インバータＩＮＶ３、第４インバータＩＮＶ４により生成される遅延時間をΔＴ２とする。
第１インバータＩＮＶ１から第４インバータＩＮＶ４により生成される遅延時間ΔＴ１、ΔＴ２は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもオンしないデッドタイムとなる。

また、ドライバ回路１０は、第１ゲート電圧Ｖｇ１を所定の時定数をもって変化させる時定数回路を含む。この時定数回路は、第２インバータＩＮＶ２と、スイッチングトランジスタＭ１のゲート容量と、を含んで構成される。

第１ゲート電圧Ｖｇ１がハイレベルからローレベルに切り替わり、スイッチングトランジスタＭ１がオフからオンになるときに、スイッチングトランジスタＭ１のゲート容量から、抵抗Ｒ１２およびトランジスタＭ１３を介して電流が引き抜かれる。このとき、抵抗１２とスイッチングトランジスタＭ１のゲート容量がＣＲ時定数回路を構成するため、第１ゲート電圧Ｖｇ１を時定数を持って変化させることができる。時定数の値は、抵抗Ｒ１２の抵抗値により調節することができる。

以下、本実施の形態に係る制御回路１００の動作を説明する。
図５は、本実施の形態に係る制御回路１００の動作状態を示すタイムチャートである。図５のタイムチャートは、負荷電流Ｉｏが小さい軽負荷時の動作を説明するものであり、同期整流用トランジスタＭ２を介してインダクタＬ１に流れる電流ＩＬが、ある時刻において０Ａとなる場合の動作を表している。
スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がハイレベルのときオフし、ローレベルのときオンする。すなわち、図中、Ｔｏｎ１で示されるのは、スイッチングトランジスタＭ１がオンの期間である。

第２ゲート電圧Ｖｇ２は、ドライバ回路１０により生成された同期整流用トランジスタＭ２に印加すべき電圧を示している。また、図中、第２ゲート電圧Ｖｇ２’は、実際に同期整流用トランジスタＭ２のゲート端子に印加される電圧を示している。同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２’がハイレベルのときオンし、ローレベルのときオフする。図中、Ｔｏｎ２で示されるのは、同期整流用トランジスタＭ２がオンの期間である。また、図中、Ｔｄで示すのは、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもオンしないデッドタイムである。

上述したように、ドライバ回路１０と、同期整流用トランジスタＭ２の間には、強制オフスイッチＳＷ１が設けられており、ラッチ回路４０から出力される検出信号Ｖｓｅｎｓがローレベルの期間、入力される第２ゲート電圧Ｖｇ２を第２ゲート電圧Ｖｇ２’としてそのまま出力する。また、検出信号Ｖｓｅｎｓがハイレベルの期間、同期整流用トランジスタＭ２のゲート電圧Ｖｇ２’は、ドライバ回路１０から出力されるゲート電圧Ｖｇ２の値に関わらずローレベルとなり、同期整流用トランジスタＭ２は強制的にオフとなる。

時刻Ｔ０〜Ｔ１の期間、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフとなっている。時刻Ｔ１に、スイッチングトランジスタＭ１の第１ゲート電圧Ｖｇ１がハイレベルとなり、スイッチングトランジスタＭ１がオフとなる。その後、時刻Ｔ１〜Ｔ２のデッドタイムの期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２はいずれもオフとなる。時刻Ｔ１にスイッチングトランジスタＭ１がオフになると、それまでインダクタＬ１に流れていた電流がスイッチングトランジスタＭ１から供給されなくなる。

ここで、インダクタＬ１に流れる電流ＩＬは連続でなければならない。いま、同期整流用トランジスタＭ２のバックゲート端子は接地されており、バックゲート端子とドレイン端子間には、図２に示すボディダイオードＤ２が存在する。したがって、時刻Ｔ１にスイッチングトランジスタＭ１がオフされてから、時刻Ｔ２に同期整流用トランジスタＭ２がオンするまでの期間、インダクタＬ１には、このボディダイオードＤ２を介して電流が供給される。この間、スイッチング端子１０４には、接地電位０Ｖからダイオードの順方向電圧Ｖｆ＝０．７Ｖだけ低いスイッチング電圧Ｖｓｗが現れる。

時刻Ｔ２において、第２ゲート電圧Ｖｇ２はローレベルからハイレベルに変化する。このとき、検出電圧Ｖｓｅｎｓはローレベルであるため、強制オフスイッチＳＷ１の出力である第２ゲート電圧Ｖｇ２’はハイレベルとなり、同期整流用トランジスタＭ２がオンする。同期整流用トランジスタＭ２がオンすることにより、同期整流用トランジスタＭ２のボディダイオードＤ２を介してインダクタＬ１に流れていた電流は、同期整流用トランジスタＭ２のドレイン電流として供給される。

この同期整流用トランジスタＭ２のドレイン電流がインダクタＬ１を介して出力キャパシタＣ１に流れることにより、出力キャパシタＣ１の出力電圧Ｖｏｕｔは徐々に上昇する。この間、インダクタＬ１に、同期整流用トランジスタＭ２から出力キャパシタＣ１に向かって流れる電流は徐々に減少する。同期整流用トランジスタＭ２を介してインダクタＬ１に流れる電流ＩＬが時間とともに減少すると、同期整流用トランジスタＭ２のドレインソース間電圧は徐々に低下していくため、スイッチング電圧Ｖｓｗは徐々に上昇し、接地電位０Ｖに近づいていく。

やがて時刻Ｔ３に、インダクタＬ１に流れる電流ＩＬが０Ａとなると、同期整流用トランジスタＭ２のドレインソース間電圧は０Ｖとなるため、スイッチング電圧Ｖｓｗは０Ｖとなる。このとき、比較部３０から出力される比較信号Ｖｃｍｐはローレベルからハイレベルに切り替わる。比較信号Ｖｃｍｐがハイレベルとなると、ラッチ回路４０から出力される検出信号Ｖｓｅｎｓもハイレベルとなる。その結果、強制オフスイッチＳＷ１によって同期整流用トランジスタＭ２のゲート電圧Ｖｇ２’はローレベルに固定され、同期整流用トランジスタＭ２はオフとなる。

また、Ｄフリップフロップ４２のクロック端子にハイレベルの比較信号Ｖｃｍｐが入力されると、Ｄフリップフロップ４２の出力信号Ｖｑはハイレベルとなる。Ｄフリップフロップ４２のデータ端子にはハイレベルが入力されているため、Ｄフリップフロップ４２の出力信号Ｖｑは、次にリセットされるまでの間、ハイレベルに保たれる。こうしてＤフリップフロップ４２を含むラッチ回路４０は、比較部３０から出力される比較信号Ｖｃｍｐをラッチする。

時刻Ｔ３に第２ゲート電圧Ｖｇ２’がローレベルとなると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフとなり、ハイインピーダンス状態となる。このとき、インダクタＬ１によって電圧の振動が誘起され、スイッチング電圧Ｖｓｗは、図５に示すように大きくスイングする。このとき、スイッチング電圧Ｖｓｗが接地電位０Ｖを跨いで変動すると、比較信号Ｖｃｍｐもハイレベルとローレベルが切り替わることになる。

ここで、上述のように、本実施の形態に係る制御回路１００では、比較部３０からの比較信号ＶｃｍｐおよびＤフリップフロップ４２の出力信号Ｖｑの論理和にもとづいて、強制オフスイッチＳＷ１を制御している。したがって、比較信号Ｖｃｍｐの信号レベルが変動しても、Ｄフリップフロップ４２の出力信号Ｖｑはハイレベルにラッチされているため、ＯＲゲート４４の出力、すなわち検出信号Ｖｓｅｎｓはハイレベルのままとなる。その結果、スイッチング電圧Ｖｓｗの変動にかかわらず、同期整流用トランジスタＭ２をオフし続けることができる。

時刻Ｔ４に、ドライバ回路１０は、第２ゲート電圧Ｖｇ２をローレベルに切り替える。第２ゲート電圧Ｖｇ２がローレベルとなると、Ｄフリップフロップ４２はリセットされ、その出力信号Ｖｑはローレベルとなる。その後、時刻Ｔ５に第１ゲート電圧Ｖｇ１がローレベルとなり、スイッチングトランジスタＭ１がオンする。

本実施の形態に係る制御回路１００は、軽負荷時において、時刻Ｔ０〜Ｔ５を一周期として、この動作を繰り返すことにより、電池電圧Ｖｂａｔを降圧し、所望の出力電圧Ｖｏｕｔを負荷回路ＲＬに対して供給する。
ここで、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔは、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン時間の比にもとづいて決定される。したがって、軽負荷時において、同期整流用トランジスタＭ２が強制的にオフされると、同期整流用トランジスタＭ２のオン時間Ｔｏｎ２が短くなると、それに伴ってスイッチングトランジスタＭ１のオン時間Ｔｏｎ１も短くなる。

図６は、軽負荷時における降圧型スイッチングレギュレータ２００の動作状態を示す時間波形図であり、最小オン時間設定回路６０を動作させなかった場合の電圧、電流波形を示す図である。このとき、最小オン時間設定回路６０は、入力された第１ＰＷＭ信号Ｖｐｗｍ１を第２ＰＷＭ信号Ｖｐｗｍ２としてそのまま出力する。時刻Ｔ０〜Ｔ１の重負荷状態において、第１ゲート電圧Ｖｇ１、第２ゲート電圧Ｖｇ２は、第２ＰＷＭ信号Ｖｐｗｍ２にもとづき交互にハイレベルとローレベルを繰り返す。上述したように、第１ゲート電圧Ｖｇ１は第２ＰＷＭ信号Ｖｐｗｍ２がローレベルからハイレベルに切り替わってから遅延時間ΔＴ１経過後にローレベルとなる。また、第２ゲート電圧Ｖｇ２は、第２ＰＷＭ信号Ｖｐｗｍ２がハイレベルからローレベルに切り替わってから遅延時間ΔＴ２経過後にハイレベルとなる。
図中、ΔＴ１、ΔＴ２の期間は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもオフとなるデッドタイムであり、図５のＴｄに相当する。また、上述したように、第２インバータＩＮＶ２には、抵抗Ｒ１２が設けられているため、第１ゲート電圧Ｖｇ１は、所定の時定数をもって低下していく。

時刻Ｔ１に負荷電流Ｉｏが減少し、軽負荷状態となる。インダクタＬ１に流れる電流ＩＬが負になると、強制オフ回路５０により、同期整流用トランジスタＭ２が強制的にオフ状態とされる。軽負荷状態においては、第２ゲート電圧Ｖｇ２’がハイレベルとなる期間、すなわち同期整流用トランジスタＭ２のオン時間Ｔｏｎ２は、第１ＰＷＭ信号Ｖｐｗｍ１がローレベルの期間に比べて短くなる。

ここで、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔは、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン時間の比にもとづいて決定される。制御回路１００は、出力電圧Ｖｏｕｔが一定値に保たれるように帰還制御を行っており、同期整流用トランジスタＭ２のオン時間Ｔｏｎ２が短くなるに従って、スイッチングトランジスタＭ１のオン時間Ｔｏｎ１も徐々に短くなっていく。図６の時刻Ｔ１以降は、この様子を示している。

スイッチングトランジスタＭ１のオン時間Ｔｏｎ１、すなわち第１ゲート電圧Ｖｇ１がローレベルの時間は徐々に短くなっていき、第１ゲート電圧Ｖｇ１の振幅が小さくなっていく。第１ゲート電圧Ｖｇ１の振幅が小さくなると、スイッチングトランジスタＭ１がオンしない状態となり、やがてスイッチングトランジスタＭ１がオフのまま、第１ゲート電圧Ｖｇ１がわずかに変動する状態となる。第１ゲート電圧Ｖｇ１が変化するためには、スイッチングトランジスタＭ１のゲート容量を充放電する必要があるため、無駄なゲートドライブ電流を消費することになる。

本実施の形態に係る制御回路１００は、この無駄な電流を好適に低減することができる。図７は、軽負荷時における本実施の形態に係る制御回路１００の動作状態を示す図であり、最小オン時間設定回路６０を動作させたときの電圧波形を示す図である。

図６の最小オン時間設定回路６０を動作させない場合と同様、時刻Ｔ１以降の軽負荷状態において、同期整流用トランジスタＭ２が強制的にオフされ、スイッチングトランジスタＭ１のオン時間が徐々に短くなっていく。上述したように、最小オン時間設定回路６０は、スイッチングトランジスタＭ１のオン時間が所定の最小値より長くなるように、第１ＰＷＭ信号Ｖｐｗｍ１のデューティ比を制限した第２ＰＷＭ信号Ｖｐｗｍ２をドライバ回路１０へと出力する。そのため、スイッチングトランジスタＭ１のオン時間は、図中Ｔｍｉｎで示される最小値以下にならないよう制限される。

スイッチングトランジスタＭ１のオン時間が、ＰＷＭ制御部２０から出力される第１ＰＷＭ信号Ｖｐｗｍ１より長く設定されると、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔは上昇する一方、誤差電圧Ｖｅｒｒは低下することになる。その結果、Ｖｅｒｒ＜Ｖｏｓｃとなり、第１ＰＷＭ信号Ｖｐｍｗ１はローレベルとなる。第１ＰＷＭ信号Ｖｐｗｍ１がローレベルとなると、スイッチングトランジスタＭ１のゲートに印加される第１ゲート電圧Ｖｇ１はハイレベルに固定される。

このように、本実施の形態に係る制御回路１００によれば、スイッチングトランジスタＭ１のオン時間に最小値Ｔｍｉｎを設定することにより、軽負荷時において、第１ＰＷＭ信号Ｖｐｗｍ１が完全にローレベルとなる状態を実現することができる。その結果、スイッチングトランジスタＭ１がオフしたままの状態で、第１ゲート電圧Ｖｇ１が変動するのを抑制することができ、ドライバ回路１０において、スイッチングトランジスタＭ１のゲート容量を充放電するための電流を低減することができる。

その後、負荷電流Ｉｏによって出力キャパシタＣ１の電荷が放電され、出力電圧Ｖｏｕｔが低下していくと、誤差電圧Ｖｅｒｒが上昇していき、再びスイッチング動作が再開される。

図８は、軽負荷時において、最小オン時間設定回路６０がスイッチングトランジスタＭ１のオン時間を制限する様子を示す図である。図８は、図７における時刻Ｔ１以降のある期間を拡大して示している。
図８において、時刻Ｔ１にＶｏｓｃ＜Ｖｅｒｒとなり、第１ＰＷＭ信号Ｖｐｗｍ１がハイレベルとなる。第１ＰＷＭ信号Ｖｐｗｍ１がハイレベルになると、Ｄフリップフロップ６２の出力である第２信号ＳＩＧ２はハイレベルとなる。このとき、ＯＲゲート６４から出力される第２ＰＷＭ信号Ｖｐｗｍ２もハイレベルとなる。

第２ＰＷＭ信号Ｖｐｗｍ２がハイレベルとなると、第３信号ＳＩＧ３がローレベルとなり、第１インバータＩＮＶ１の出力である第４信号ＳＩＧ４がＣＲ時定数をもって徐々に上昇する。時刻Ｔ２に、第４信号ＳＩＧ４が、第２インバータＩＮＶ２のしきい値電圧Ｖｔｈ２に達すると、第１ゲート電圧Ｖｇ１はハイレベルからローレベルとなる。図中、ΔＴ１で示すのが、第１インバータＩＮＶ１、第２インバータＩＮＶ２により生成される遅延時間である。また、第２インバータＩＮＶ２に設けられた抵抗Ｒ１２と、スイッチングトランジスタＭ１のゲート容量でＣＲ時定数回路が形成されるため、第１ゲート電圧Ｖｇ１は、ある傾きをもって降下していく。

時刻Ｔ３に、Ｖｇ１＜Ｖｄｄ−Ｖｔとなり、スイッチングトランジスタＭ１のゲートソース間電圧（Ｖｄｄ−Ｖｇ１）が、ＭＯＳＦＥＴのしきい値電圧Ｖｔを上回ると、スイッチングトランジスタＭ１がオンする。
時刻Ｔ４に、第１ゲート電圧Ｖｇ１が第３コンパレータ６６のしきい値電圧Ｖｔｈ１まで降下すると、第３コンパレータ６６から出力される第１信号ＳＩＧ１により、Ｄフリップフロップ６２がリセットされ、第２信号ＳＩＧ２がローレベルとなる。このとき、第２ＰＷＭ信号Ｖｐｗｍ２もローレベルとなる。第２ＰＷＭ信号Ｖｐｗｍ２がローレベルとなると、第１ゲート電圧Ｖｇ１はハイレベルとなり、スイッチングトランジスタＭ１はオフする。

すなわち、スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１が（Ｖｄｄ−Ｖｔ）まで降下した時刻Ｔ３から、しきい値電圧Ｖｔｈ１に達する時刻Ｔ４までの期間オンとなる。したがって、軽負荷時におけるスイッチングトランジスタＭ１のオン時間は、第１ゲート電圧Ｖｇ１がしきい値電圧Ｖｔｈ１まで低下するまでの時間τに依存する。時間τは、第３コンパレータ６６のしきい値電圧Ｖｔｈ１および第２インバータＩＮＶ２の抵抗Ｒ１２により調節することができる。

図８に示されるように、スイッチングトランジスタＭ１のオン時間は、最小オン時間設定回路６０によって、図中Ｔｍｉｎで示される最小値以上となるように制限されることになる。

図９は、重負荷時における最小オン時間設定回路６０の状態を示す動作波形図である。重負荷時においては、図８に示した軽負荷時と異なり、第１ＰＷＭ信号Ｖｐｗｍ１のハイレベルの期間が十分に長い。ここで、ＯＲゲート６４の出力である第２ＰＷＭ信号Ｖｐｗｍ２は、この第１ＰＷＭ信号Ｖｐｗｍ１と、Ｄフリップフロップ６２の出力である第２信号ＳＩＧ２の論理和であり、重負荷時において、第２ＰＷＭ信号Ｖｐｗｍ２のハイレベルの期間は、最小オン時間設定回路６０において設定される最小値Ｔｍｉｎよりも長い。そのため、重負荷状態において、第２ＰＷＭ信号Ｖｐｗｍ２と第１ＰＷＭ信号Ｖｐｗｍ１のハイレベルの期間は一致し、最小オン時間設定回路６０は第１ＰＷＭ信号Ｖｐｗｍ１をそのまま出力することができる。

このように、本実施の形態に係る制御回路１００によれば、軽負荷状態において、スイッチングトランジスタＭ１のオン時間の最小値を設定することにより、第１ゲート電圧Ｖｇ１が小さな振幅で変動するのを防止し、消費電流を低減することができる。
また、この制御回路１００は、強制オフ回路５０にラッチ回路４０を備えており、スイッチング電圧Ｖｓｗが０Ｖより大きくなったときハイレベルとなる比較信号Ｖｃｍｐをラッチする。その結果、スイッチング電圧Ｖｓｗが０Ｖを跨いで変動する場合においても、強制オフスイッチＳＷ１の出力は切り替えられず、同期整流用トランジスタＭ２はオフ状態を保ち続けることができ、安定な降圧動作を行うことができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、制御回路１００を含む降圧型スイッチングレギュレータ２００により駆動される負荷回路としてマイコンを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状態で動作するさまざまな負荷回路に対して、駆動電圧を供給することができる。

実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。

また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。 実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。 強制オフ回路の内部構成を示す回路図である。 最小オン時間設定回路およびドライバ回路の構成を示す回路図である。 図２の制御回路の動作状態を示すタイムチャートである。 軽負荷時における図２の降圧型スイッチングレギュレータの動作状態を示す時間波形図であり、最小オン時間設定回路を動作させない場合の電圧および電流波形を示す図である。 軽負荷時における図２の制御回路の動作状態を示す図であり、最小オン時間設定回路を動作させたときの電圧波形を示す図である。 軽負荷時において、最小オン時間設定回路がスイッチングトランジスタのオン時間を制限する様子を示す図である。 重負荷時における最小オン時間設定回路の状態を示す動作波形図である。 図１０（ａ）、（ｂ）はそれぞれ、同期整流方式スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。

符号の説明

１００ 制御回路、 １０２ 入力端子、 ２００ 降圧型スイッチングレギュレータ、 １０ ドライバ回路、 ３０ 比較部、 ４０ ラッチ回路、 ４２ Ｄフリップフロップ、 ４４ ＯＲゲート、 ５０ 強制オフ回路、 ６０ 最小オン時間設定回路、 ６２ Ｄフリップフロップ、 ６４ ＯＲゲート、 Ｌ１ インダクタ、 Ｖｇ１ 第１ゲート電圧、 Ｖｇ２ 第２ゲート電圧、 Ｍ１ スイッチングトランジスタ、 Ｍ２ 同期整流用トランジスタ、 ３００ 電子機器、 ３１０ 電池、 ３５０ マイコン。

Claims (11)

1. 降圧型スイッチングレギュレータの制御回路であって、
   入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、２つのトランジスタの接続点の電圧をスイッチング電圧としてスイッチングレギュレータ出力回路に出力する出力段と、
   前記スイッチングレギュレータ出力回路の出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号を生成するパルス幅変調器と、
   前記スイッチング電圧をモニタし、第１しきい値電圧を上回ると前記同期整流用トランジスタをオフする強制オフ回路と、
   前記スイッチングトランジスタのオン時間が所定の最小値より長くなるように、前記パルス幅変調信号のデューティ比を制限する最小オン時間設定回路と、
   前記最小オン時間設定回路の出力信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲート端子に印加すべき第１、第２ゲート電圧を生成するドライバ回路と、
   を備えることを特徴とする制御回路。
2. 前記最小オン時間設定回路は、
   前記第１ゲート電圧と第２しきい値電圧を比較する電圧比較器と、
   前記パルス幅変調信号によりセットされ、前記電圧比較器の出力信号によりリセットされるラッチ回路と、
   前記ラッチ回路の出力信号と前記パルス幅変調信号の論理和を生成するＯＲゲートと、を含み、当該ＯＲゲートの出力信号を前記ドライバ回路へ出力することを特徴とする請求項１に記載の制御回路。
3. 前記ドライバ回路は、前記第１ゲート電圧を所定の時定数をもって変化させる時定数回路を含むことを特徴とする請求項２に記載の制御回路。
4. 前記時定数回路は、
   電源電圧と接地間に直列に設けられたＰチャンネルＭＯＳトランジスタと、抵抗と、ＮチャンネルＭＯＳトランジスタと、を含み、前記Ｐチャンネルトランジスタと抵抗との接続点の電圧を前記第１ゲート電圧として出力するインバータと、
   前記スイッチングトランジスタのゲート容量と、
   を含むことを特徴とする請求項３に記載の制御回路。
5. 前記ドライバ回路は、
   前記最小オン時間設定回路の出力信号の一方のエッジを遅延して前記第１ゲート電圧を生成する第１遅延回路と、
   前記最小オン時間設定回路の出力信号の他方のエッジを遅延して前記第２ゲート電圧を生成する第２遅延回路と、
   をさらに含むことを特徴とする請求項３に記載の制御回路。
6. 前記ラッチ回路は、データ端子に所定レベルの電圧が入力され、クロック端子に前記パルス幅変調信号が入力され、リセット端子に前記電圧比較器の出力信号が入力されるＤフリップフロップであることを特徴とする請求項２に記載の制御回路。
7. 前記強制オフ回路は、
   前記スイッチング電圧と前記第１しきい値電圧を比較し、前記スイッチング電圧が前記第１しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
   前記同期整流用トランジスタがオンすべき期間において、前記比較部から出力される比較信号をラッチし、検出信号として出力するラッチ回路と、
   前記ドライバ回路から出力される前記第２ゲート電圧が入力され、前記検出信号が前記所定レベルにラッチされている期間、前記第２ゲート電圧をローレベルに固定して前記同期整流用トランジスタのゲート端子に出力するスイッチと、
   を含むことを特徴とする請求項１から６のいずれかに記載の制御回路。
8. 前記第１しきい値電圧は、接地電位であることを特徴とする請求項７に記載の制御回路。
9. 前記制御回路は、１つの半導体基板上に一体集積化されることを特徴とする請求項１から６のいずれかに記載の制御回路。
10. 一端が接地された出力キャパシタと、前記出力キャパシタの他端にその一端が接続されたインダクタを含むスイッチングレギュレータ出力回路と、
    前記スイッチングレギュレータ出力回路にスイッチング電圧を供給する請求項１から６のいずれかに記載の制御回路と、
    を備えることを特徴とする降圧型スイッチングレギュレータ。
11. 電池電圧を出力する電池と、
    マイコンと、
    前記電池電圧を降圧して前記マイコンに供給する請求項１０に記載の降圧型スイッチングレギュレータと、
    を備えることを特徴とする電子機器。

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