JP6923779B2 - Ｄｃ−ｄｃコンバータ及び制御回路 - Google Patents

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Description

ＤＣ−ＤＣコンバータ回路のスイッチングは、入力ＤＣ電圧を出力ＤＣ電圧又は電流に変換して、負荷を駆動させるために用いられる。多くのＤＣ−ＤＣコンバータ回路は、入力電圧を出力電圧に変換するために典型的には交互に始動される、ハイサイドスイッチ及びローサイドスイッチを用いる。ハイサイドスイッチに関連するキャパシタンスの放電に起因して、ハイサイドスイッチの電圧が非ゼロのときにスイッチング損失が生じ得る。高効率を達成するために、スイッチの電圧がゼロであるか又はゼロに近いとき、ハイサイドスイッチをオンにすることが望ましい。ハイサイドスイッチ電圧はゼロ電圧スイッチング（ＺＶＳ）について測定され得るが、ハイサイドスイッチ電圧は非常に高い可能性がある。例えば、ハイサイドスイッチは、パワーコンバータ入力レールに、及び、共振コンバータのためにパワーコンバータ入力レール電圧まで又はこの電圧を超えて共振可能なスイッチングノードに、接続され得る。結果として、ゼロ電圧スイッチングを実装するためにハイサイドスイッチの電圧を測定することは、コンパレータへの高入力電圧に適応するための高電圧コンパレータを必要とし、高電圧コンパレータは典型的には低速な応答時間に悩まされる。この点で、ローサイドデバイスがオフにされた後にパワーコンバータ入力レールに向けてスイッチングノードが共振しているとき、短いインタバルの間に比較を行なわなければならないため、ＺＶＳ検出コンパレータは、リアルタイムスイッチング制御（低伝搬遅延）で用いるために高速でなければならない。また、連続時間コンパレータは、高速動作のための高電力消費量を有する。別の手法は、検出信号を低減させる分圧器を用いることであるが、この手法は大きな分圧器コンポーネントを必要とし得、サイズ制約のために、典型的に、分圧器抵抗器をコントローラ集積回路（ＩＣ）の外部にあるものとする必要がある。また、分圧器抵抗器は、ＺＶＳ検出を実装するために電力を消費する。別の手法は、スイッチングノードを参照する補助ダイオード及びカレントミラーを用いる近ＺＶＳ検出を提供するが、この手法は付加回路を必要とし、サイズ及び電力消費に関して費用がかかる。
説明する例において、ＤＣ−ＤＣコンバータ及び制御回路が、出力電圧を制御するためのハイサイド信号及びローサイド信号を提供する。コンパレータ回路が、ハイサイドスイッチングデバイスの電圧を比較し、低電圧コンポーネントを使用可能にするためにスイッチングノードを参照する。コンパレータ回路は、ハイサイドスイッチの電圧をサンプリングするため、及び、ハイサイドスイッチの電圧の極性を示すコンパレータ信号を生成するために、ハイサイドドライバをオンにする信号のエッジに従ってクロックされる。制御回路は、ゼロ電圧スイッチングを容易にするために、コンパレータ信号に従って、ローサイドスイッチングデバイスのターンオフとハイサイドスイッチングデバイスのターンオンとの間の遅延時間を選択的に調整する。更なる例において、コンパレータ回路は、クロックドコンパレータからコンパレータ信号を受信するため、及び、レベルシフトされたコンパレータ信号を制御回路に提供するための、レベルシフト回路を含む。
ハイサイドスイッチングデバイスの電圧を測定するためにスイッチノード電圧を参照するクロックドコンパレータと、ゼロ電圧スイッチングを実装するためにレベルシフトされたコンパレータ信号を制御回路に提供するための低電力レベルシフタ回路とを含むコントローラ集積回路（ＩＣ）を備えるＤＣ−ＤＣバックコンバータを示す概略図である。
図１における制御回路からのドライバ出力信号、及び、ＤＣ−ＤＣコンバータにおいてハイサイドスイッチ及びローサイドスイッチを動作させるためのスイッチング制御信号を示す波形図である。
コンパレータ信号に従って、ローサイドスイッチのターンオフとハイサイドスイッチのターンオンとの間の遅延時間を選択的に調整することによって、ゼロ電圧スイッチングを実装するための制御回路動作を示す表である。
図１のコントローラＩＣにおいて用いられ得る例示のクロックドコンパレータ回路の更なる詳細を示す概略図である。
図１のコントローラＩＣにおいて用いられ得る例示の低電力レベルシフタ回路を示す概略図である。
ハイサイド及びローサイドスイッチング制御信号と、ローサイドスイッチのターンオフとハイサイドスイッチのターンオンとの間の無駄時間（dead time）の間のハイサイドスイッチの電圧をサンプリングするために、図１におけるクロックドコンパレータを用いる対応するスイッチング電圧曲線とを示す波形図である。
第１及び第２の補助スイッチ、補助インダクタ、ハイサイドスイッチングデバイスの電圧を測定するためにスイッチノード電圧を参照するクロックドコンパレータ、及び、ゼロ電圧スイッチングを実装するためにレベルシフトされたコンパレータ信号を制御回路に提供するための低電力レベルシフタ回路を含むコントローラ集積回路（ＩＣ）を備える別のＤＣ−ＤＣバックコンバータを示す概略図である。
スイッチング制御信号、並びに図７のＤＣ−ＤＣコンバータにおけるスイッチング動作の間の電圧及び電流信号曲線を示す波形図である。
図面において、全体を通じて同様の参照番号は同様の要素を指し、様々な特徴は必ずしも一定の縮尺で描画されていない。本説明において、「含んでいる」、「含む」、「有している」、「有する」、「備える」、又はそれらの変形は、「含む」という用語と同様に包括的であり、したがって、「〜を含むがそれに限定されない」ことを意味するものと解釈されるべきである。また、「結合する」という用語は、間接的又は直接的な、電気的又は機械的接続、或いはそれらの組み合わせを含む。例えば、第１のデバイスが第２のデバイスに結合するか又は第２のデバイスと結合される場合、その接続は、直接的電気接続を介するもの、或いは一つ又は複数の仲介デバイス及び接続を介する間接的電気接続を介するものであり得る。
図１は、入力電圧ＶＩＮを有する入力電圧ノード１０３と、基準電圧ＧＮＤを有する接地又は他の基準電圧ノード１０５との間のスイッチ回路１０２において接続される、第１及び第２のスイッチングデバイス又はスイッチＳ１及びＳ２を含む、スイッチングＤＣ−ＤＣコンバータ回路１００を示す。上側又はハイサイドの第１のスイッチングデバイスＳ１は、入力電圧ノード１０３とスイッチングノード１０４との間に結合され、下側又はローサイドの第２のスイッチングデバイスＳ２は、スイッチングノード１０４と基準電圧ノード１０５との間に結合される。第１及び第２のスイッチＳ１及びＳ２の交番スイッチングは、スイッチングノード１０４と出力ノード又は端子１０６との間に接続される出力インダクタＬを選択的に充電及び放電するために、スイッチングノード１０４におけるスイッチノード電圧ＶＳＷを制御する。インダクタＬからの電流フローは、制御された出力電圧ＶＯで負荷１０８を駆動し、出力キャパシタＣＯが、図示されるように出力ノード１０６と基準電圧ノード１０５との間に接続される。ＤＣ−ＤＣコンバータ回路１００はまた、スイッチング回路１０２を動作させるためにスイッチング制御信号ＳＣ１及びＳＣ２を提供するためのドライバ回路要素１１０、並びに、ライン１２６及び１２８上でハイサイド及びローサイドドライバ信号ＨＳＤ及びＬＳＤをドライバ回路要素１１０に提供する制御回路１２０を含む。
制御回路１２０のゼロ電圧スイッチング動作を容易にするために、ＩＣ１０１は、下記で更に説明するように、スイッチングノード１０４を参照するコンパレータ回路も含む。また、ＩＣ１０１は、電力回路又は電源１４０を含み、電力回路又は電源１４０は、入力電圧ノード１０３から電力を受け取り、基準電圧ノード１０５の基準電圧ＧＮＤに関連して第１の供給電圧ノード１４２において第１の供給電圧ＶＢＩＡＳを提供する。ダイオードＤ１が、第１の供給電圧ノード１４２に接続されるアノード、及び、ノード１４４とスイッチングノード１０４との間に接続されるキャパシタＣ１の第２の供給電圧ＶＢＯＯＴを提供するために第２の供給電圧ノード１４４に接続されるカソードを有する。図示された例において、制御回路１２０は、第１の供給電圧ＶＢＩＡＳによって電力供給され、基準ノード電圧ＧＮＤを参照する。第１の供給ノード１４２からの充電電力は、ローサイドスイッチＳ２がオンであるとき、キャパシタＣ１を充電するためにダイオードＤ１を介して流れる。Ｄ１は、スイッチングノード電圧ＶＳＷに関連する充電されたキャパシタ電圧が第２の供給電圧ＶＢＩＡＳを超えるとき、キャパシタＣ１から電流が流れ出るのを阻止するために逆バイアスされる。このようにして、第２の供給電圧ＶＢＯＯＴは、ハイサイドドライバ信号ＨＳＤに従って、ハイサイドスイッチングデバイスＳ１を確実にオンに及びオフにするのに適切なレベルでドライバ回路１１２、１１４に電力供給するために、浮動スイッチングノード１０４に対して低い電圧供給（例えば、３〜５ボルト）を提供する。また、第２の供給電圧ＶＢＯＯＴは、入力電圧レベルＶＩＮとは無関係である。
一例において、スイッチング回路１０２はコントローラＩＣ１０１の外部にある。他の実施形態において、スイッチＳ１及びＳ２はコントローラＩＣ１０１の内部にあり得る。図示された例におけるＩＣ１０１は、第１のスイッチングデバイスＳ１の制御端子１１３に第１のスイッチング制御信号ＳＣ１を、及び第２のスイッチングデバイスＳ２の制御端子１１７に第２のスイッチング制御信号ＳＣ２を提供するための、内部ドライバ回路要素１１０を提供する。他の実施形態において、ドライバ回路要素１１０はコントローラＩＣ１０１の外部にあり得る。図１の例において、ドライバ回路要素１１０は、信号ＳＣ１を第１のスイッチＳ１に提供する反転１次ドライバ１１２と、制御回路１２０からの第１のドライバ信号ＨＳＤに従ってドライバ１１２に制御信号を提供するインバータ１１４とを備える、第１のドライバ回路を含む。
ドライバ回路１１２及び１１４は、スイッチＳ１をオンに又はオフにするために、ノード１０４におけるスイッチングノード電圧ＶＳＷに対して適切なレベルでハイサイドの第１のスイッチＳ１のゲート制御電圧を制御する。ドライバ回路１１２及び１１４は、スイッチングノード１０４を参照し、第１のスイッチＳ１を駆動させるための制御信号ＳＣ１を提供するために第２の供給電圧ＶＢＯＯＴによって電力供給される。ドライバ１１２は、ＮＭＯＳスイッチングデバイスＳ１をオンにするために、スイッチングノード１０４に対して高いレベルで（例えば、ＶＢＯＯＴで又はＶＢＯＯＴ付近で）、制御回路１２０からの第１のドライバ信号ＨＳＤに従って信号ＳＣ１を提供する。ドライバ回路１１２は、Ｓ１をオフにするために、低レベルで（例えば、スイッチングノード電圧ＶＳＷ付近で）ＳＣ１を提供する。
第２のドライバ回路は、第２のインバータ１１８からの入力信号に従って第２のスイッチング制御信号ＳＣ２を提供する第２の反転１次ドライバ１１６を含む。制御回路１２０は、Ｓ２をオンにするために基準ノード１０５に対して高いレベルで（例えば、ＶＩＮ又はＶＢＩＡＳで、或いはＶＩＮ又はＶＢＩＡＳ付近で）、及び、Ｓ２をオフにするためにＧＮＤ付近の低レベルで、１次ドライバ１１６にＳＣ２信号を提供させるために、第２の（ローサイド）ドライバ信号ＬＳＤを提供する。制御回路１２０は、ドライバ回路要素１１０と、用いられる特定のスイッチングデバイスＳ１及びＳ２に従った、駆動されるスイッチングデバイスのタイプとの反転論理又は非反転論理に従って、アクティブハイ又はアクティブローのドライバ信号ＨＳＤ及びＬＳＤを提供し得る。例えば、制御回路１２０は、図示されるように、ＮＭＯＳデバイスＳ１及びＳ２をオンにするためにドライバ回路要素１１０を介してアクティブハイドライバ信号を提供することが可能であるか、又は、他の実装が、ＰＭＯＳデバイスをオンにするためにアクティブロードライバ信号を提供することなどが可能である。スイッチングデバイスＳ１及びＳ２は、図示される例においてＮＭＯＳトランジスタである。他の実施形態において、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、バイポーラトランジスタなど、又はそれらの組み合わせなどの他のタイプのハイサイド及びローサイドのスイッチを用いることができる。
制御回路１２０は、出力電圧信号ＶＯをレギュレートするか又はその他の方法で制御するために第１及び第２のドライバ信号ＨＳＤ及びＬＳＤを提供する、任意の適切な回路とし得る。一例において、制御回路１２０は、出力レギュレータ回路１２２を含み、出力レギュレータ回路１２２は、入力ライン１２１上のセットポイント電圧信号ＶＳＰと入力ライン１２３上のフィードバック電圧信号ＶＦＢとの間の差を最小にするために、出力ライン１２６及び１２８上にＨＳＤ及びＬＳＤ信号を生成することによって、閉ループ電圧レギュレーションを提供する。図１の例において、抵抗器ＲＦ１及びＲＦ２によって形成される抵抗分圧器回路が、出力電圧信号ＶＯからのフィードバック信号ＶＦＢを提供する。ハイサイド及びローサイドスイッチングデバイスＳ１及びＳ２のバックタイプＤＣ−ＤＣコンバータ構成に関連して図示されているが、例えば、ブーストコンバータ、バックブーストコンバータ、Ｃｕｋコンバータ、Ｈブリッジコンバータ、ハーフブリッジコンバータ、ＬＬＣコンバータなどの、ハイサイド及びローサイドスイッチングデバイスを有する任意の形態のスイッチングコンバータにおいて、他の実施形態が用いられ得る。
また、制御回路１２０は、ゼロ電圧スイッチング（ＺＶＳ）回路１２４を含み、ＺＶＳ回路１２４は、レベルシフトされたコンパレータ信号ＬＳＣＭＰをコンパレータ回路１３０の出力１３８から受信する入力１２５を備える。本例において、ＬＳＣＭＰ信号は、スイッチング回路１０２の所与のスイッチングサイクルにおいてＳ１がオンにされるとき、第１のスイッチングデバイスＳ１の電圧の極性を示す第１及び第２の識別可能な状態を有するブール電圧信号である。このコンパレータ信号に基づき、ＺＶＳ回路要素１２４は、後続のスイッチングサイクルにおけるＳ２ターンオフとＳ１ターンオンとの間の遅延を選択的に調整する。これらの事象間の相対的タイミングの調整又は適合は、直接的又は間接的とし得る。一実装において、ＺＶＳ回路１２４は、現在のスイッチングサイクルにおいてスイッチング電圧が負であること（ＶＩＮ＜ＶＳＷ）を信号ＬＳＣＭＰが示すとき、次のサイクルについて遅延を減少させ、スイッチング電圧が正であること（ＶＩＮ＞ＶＳＷ）を信号ＬＳＣＭＰが示すとき、次のサイクルについて遅延を増加させる。或る実施形態において、クロックドコンパレータ回路１３２は、スイッチノード電圧ＶＳＷを、入力電圧ＶＩＮより低い電圧などの閾値電圧ＶＴＨと比較して、ＶＴＨ＜ＶＳＷであるか又はＶＴＨ＞ＶＳＷであるかを判定する。一例において、ゼロ電圧スイッチング制御回路要素１２４は、ターンオン時にゼロ又はゼロ付近でＳ１のドレインソース電圧をレギュレートするためにＳ２をオフにした後のＳ１のターンオンのタイミングを調整することによって、内部制御ループとして動作する。本例において、出力レギュレーション回路要素１２２は、出力電圧ＶＯをレギュレートするために外部制御ループとして動作する。
図２は、ＤＣ−ＤＣコンバータ１００のスイッチングサイクルの図示された部分において、制御回路１２０によって生成されるドライバ出力信号ＨＳＤ２０２及びＬＳＤ２０４を図示する波形図２００を示す。波形図２００は、それぞれ、ハイサイドスイッチＳ１及びローサイドスイッチＳ２を動作させるための、対応するスイッチング制御信号ＳＣ１ ２０６及びＳＣ２ ２０８も示す。ＬＳＤ信号波形２０４の立ち下がりエッジが、第２のドライバ回路要素１１８、１１６に、Ｓ２をオフにするために第２のスイッチング制御信号ＳＣ２におけるわずかに遅延する立ち下がりエッジを提供させる。制御回路１２０は、ＬＳＤ信号波形２０４の立ち下がりエッジと、ＨＳＤ波形２０２の後続の立ち上がりエッジとの間の無駄時間を調整する（例えば、増加又は減少させる）ために、ＬＳＣＭＰ信号に従って、ゼロ電圧スイッチング回路要素又はコンポーネント１２４を実装する。ハイサイドドライバ信号波形２０４の立ち上がりエッジは、第１のドライバ回路要素１１２、１１４に、Ｓ１をオンにするために第１のスイッチング制御信号ＳＣ１における後続の立ち上がりエッジを提供させる。図２の例に示されるように、ドライバ及びスイッチング制御信号波形２０２及び２０６の立ち上がりエッジは、インバータ１１４及び出力ドライバ１１２の回路応答時間に基づいて、概して固定される遅延時間２１２、時間的にオフセットされる。ローサイドドライバ信号及びスイッチング制御信号波形２０４と２０８との間に、同様のタイムラグが存在する。第１及び第２のドライバ回路が実質的に同様であり、同様の応答時間を有する場合、ドライバ信号無駄時間２１０は、ＳＣ２ ２０８の立ち下がりエッジとＳＣ１ ２０６の後続の立ち上がりエッジとの間のスイッチング制御信号無駄時間２１４とほぼ等しい。
図３は、ハイサイドの第１のスイッチングデバイスＳ１に関してゼロ電圧スイッチングを実装するための、これらのＺＶＳ回路１２４の動作を示す表３００を示す。動作において、本例におけるＺＶＳ回路１２４は、スイッチングノード電圧ＶＳＷと閾値電圧ＶＴＨとの間の電圧差の極性を識別する。いくつかの例において、閾値電圧は入力電圧ＶＩＮであり、回路１２４は、コンパレータ信号ＣＭＰの極性に従って（又は、レベルシフトされたコンパレータ信号ＬＳＣＭＰの極性に等しく従って）、ターンオン又はターンオン付近でのスイッチＳ１の電圧ＶＩＮ−ＶＳＷを識別する。このことから、ＺＶＳ回路１２４は、閾値電圧信号ＶＴＨがスイッチングノード電圧信号ＶＳＷよりも大きいか又は小さいかを判定する。図示された例において、ＣＭＰ（及びそのため、ＬＳＣＭＰ）が低く、コンパレータ回路がＳ１ドレインソース電圧をサンプリングする時点でＶＴＨ＜ＶＳＷであるとき、回路１２４は、ハイサイド及びローサイドドライバ信号２０２及び２０４間の対応する遅延２１０を変更することによって、スイッチング制御信号ＳＣ１とＳＣ２との間の遅延２１４を減少させる。それとは逆に、ＣＭＰ及びＬＳＣＭＰが高である（サンプリングされたコンパレータ入力がＶＴＨ＞ＶＳＷを示す）とき、ＺＶＳ回路１２４は、ドライバ信号遅延２１０を増加させて、スイッチング制御信号遅延時間２１４における対応する増加を生じさせる。コンパレータ信号ＣＭＰ又はＬＳＣＭＰに従って、ローサイドスイッチのターンオフとハイサイドスイッチのターンオンとの間の遅延時間２１４を選択的に調整することによって、ＺＶＳ回路１２４は、ハイサイドスイッチＳ１がオンにされるときＳ１の有効ドレインソース電圧を０Ｖ又は０Ｖ付近でレギュレートする内部閉ループを実装する。
コンパレータ回路１３０は、スイッチングノード１０４を参照し、第２の供給電圧ＶＢＯＯＴによって電力供給される。したがって、ＩＣ１０１は、高電圧コンパレータ回路要素及び／又は分圧器回路を犠牲にすることなく、スイッチングの間、ハイサイドスイッチ電圧を評価する能力を提供する。更に、コンパレータ回路１３０は、クロックドコンパレータ回路１３２を含み、クロックドコンパレータ回路１３２は、入力電圧ＶＩＮ（又は、ＶＩＮから導出される閾値電圧ＶＴＨ）及びスイッチングノード電圧ＶＳＷのサンプリングを開始するためにクロック入力を受信する。図示された例において、コンパレータ回路１３０は、更に、第１のドライバ信号ＨＳＤの第１のエッジに応答して電圧ＶＴＨ及びＶＳＷをサンプリングする。他の例において、異なるクロック入力信号がクロックドコンパレータ回路１３２に提供され得る。回路１３０は、出力ノード１３４においてコンパレータ信号ＣＭＰを生成する。コンパレータ信号ＣＭＰは、閾値電圧ＶＴＨがスイッチングノード１０４のスイッチングノード電圧ＶＳＷよりも低いことを示す第１の状態ＬＯ、及び、閾値電圧ＶＴＨがスイッチングノード電圧ＶＳＷより高いことを示す第２の状態ＨＩを有する。制御回路１２０は、第１のスイッチングデバイスＳ１のゼロ電圧スイッチングＺＶＳを容易にするために、コンパレータ信号ＣＭＰに従って、第２のスイッチングデバイスＳ２のターンオフと第１のスイッチングデバイスＳ１のターンオンとの間の遅延時間２１４を選択的に調整する。また、図示されたコンパレータ回路要素１３０は、制御回路１２０の入力１２５に接続された出力１３８に、レベルシフトされたコンパレータ信号ＬＳＣＭＰを提供するためのレベルシフト回路１３６を含む。したがって、制御回路１２０は、第１のスイッチングデバイスＳ１のターンオンで又はターンオン付近でのＳ１のサンプル電圧の極性を示す第１及び第２の状態を有する、基準電圧ノード１０５（ＧＮＤ）を参照する信号ＬＳＣＭＰを受信する。
図４は、図１のコントローラＩＣ１０１において用いるために適切な例示のクロックドコンパレータ回路１３２の更なる詳細を示す。図示された例において、クロックドコンパレータ回路１３２は、制御回路１２０の出力ノード１２６に接続されるクロック入力と、第１のドライバ信号ＨＳＤを受信するため及びインバータ信号ＨＳＤ’を生成するためインバータ４１４とを含む。回路１３２は更に、スイッチングノード１０４の電圧ＶＳＷを参照する相補的コンパレータ信号ＣＭＰ及びＣＭＰ’を提供するため出力１３４及び４１０の対を含む。クロックドコンパレータ回路１３２は、ＰＭＯＳトランジスタＭ２及びＭ３を含む差動対回路４０２を含む。本例において、クロックドコンパレータ回路１３２は、ＨＳＤ’信号の立ち下がりエッジによってクロックされるサンプル動作を実施する。ＰＭＯＳトランジスタＭ１が、ＨＳＤ’信号が低であるとき、差動対回路４０２におけるＭ２及びＭ３のソースをノード１４４における第２の供給電圧ＶＢＯＯＴと接続する。
差動対回路４０２は、ノード１０３において入力電圧ＶＩＮでの又は入力電圧ＶＩＮよりも低い固定電圧として、電圧供給４１２によって提供される閾値電圧ＶＴＨを有するＮＭＯＳトランジスタＭ０を介して結合される第１の入力を含む。Ｍ０は、ＶＢＯＯＴへのそのゲートの接続によってバイアスされて、Ｍ０が閾値電圧ＶＴＨをＭ２のゲートに接続するようになっている。Ｍ０は、或る実装において省くことができる。含まれる場合、トランジスタＭ０は、入力ノード１０３（ＶＩＮ）において存在し得る高電圧、又は閾値電圧ＶＴＨから、Ｍ２のゲート酸化物を保護する。Ｍ３のゲートは、Ｍ２及びＭ３によって形成される差動対の第２の入力を形成する。この入力は、電圧信号ＶＳＷを受信するためにスイッチングノード１０４に接続される。Ｍ２及びＭ３のドレイン端子は、ＰＭＯＳトランジスタＭ４及びＭ５を含むＣＭＯＳラッチ回路４０４に接続され、ＮＭＯＳトランジスタは、ＣＭＯＳインバータＭ４／Ｍ６及びＭ５／Ｍ７の交差結合対を形成するＭ６及びＭ７である。第１のＣＭＯＳインバータの入力は、Ｍ４及びＭ６のゲートを接合するラッチ回路出力ノード４０５によって形成され、Ｍ５及びＭ７のドレインを接合する第２のＣＭＯＳインバータの出力に接続される。第２のＣＭＯＳインバータの入力は、Ｍ５及びＭ７のゲートに接続され、このノードは、Ｍ４及びＭ６のドレインにおいて第１のＣＭＯＳインバータの出力ノードに接続される。ＮＭＯＳトランジスタＭ８及びＭ９は、（ＨＳＤの立ち上がりエッジに応答して）ＨＳＤ’が高であるときラッチ状態をリセットするために、個々のＣＭＯＳインバータ入力とスイッチングノード１０４との間に接続される。
（例えば、ＶＢＯＯＴの又はＶＢＯＯＴ付近の）高いＨＳＤ’信号レベルが、ラッチ回路４０４をリセットし、Ｍ１をオフにして、差動対回路４０２から電力を除去する。この状態において、Ｍ９はオンにされているので、ノード４０５におけるラッチ出力電圧信号ＬＯＵＴは低である。クロック信号ＨＳＤ’が低に向かうとき、Ｍ１はオンとなり、リセットトランジスタＭ８及びＭ９がオフにされる。差動対回路４０２を第２の供給ノード１４４に接続することが、トランジスタＭ２及びＭ３を電力供給し、２つの電圧ＶＴＨ及びＶＳＷのうちの高い方が、ラッチ回路４０４に印加される差動信号の状態を制御する。ＨＳＤ’信号の立ち下がりエッジにおいてＶＴＨ＞ＶＳＷである場合、Ｍ３はＭ２の前にオンとなり、第２のＣＭＯＳインバータＭ５、Ｍ７は、ラッチ出力ノード４０５を高にする（例えば、ＬＯＵＴはＶＢＯＯＴであるか又はＶＢＯＯＴ付近である）。そうではなく、ＨＳＤ’信号の立ち下がりエッジにおいてＶＴＨ＜ＶＳＷである場合、Ｍ２はＭ３の前にオンとなり、第１のＣＭＯＳインバータＭ４、Ｍ６は、ラッチ出力ノード４０５を低くする（例えば、ＬＯＵＴはＶＳＷであるか又はＶＳＷ付近である）。このようにして、ラッチ回路出力４０５は、信号ＨＳＤ’の立ち下がりエッジに応答して、差動対回路４０２の状態を表すラッチ出力電圧信号ＬＯＵＴを提供する。
また、クロックドコンパレータ回路１３２は、相補的出力信号ＣＭＰ及びＣＭＰ’をレベルシフト回路１３６に提供するため、及び、ＨＳＤが高くなった後にラッチの状態を保存するため、Ｄフリップフロップ４０６を含む。図示された例において、出力ライン１３４上のＣＭＰ信号は、ＨＳＤ’信号の立ち下がりエッジに応答してラッチ回路４０４によって確立されるＬＯＵＴ信号の状態を表す。フリップフロップ４０６のＤ出力は、ラッチ出力電圧信号ＬＯＵＴを受信する。フリップフロップ４０６は、ＨＳＤ信号の立ち下がりエッジの後にフリップフロップ４０６をクロックするために、インバータ４０８を介してクロック信号ＨＳＤ’の相補を受信するために接続されるクロック入力を含む。フリップフロップ４０６のＱ出力は、信号ＨＳＤの第２の（立ち下がり）エッジによってクロックされるコンパレータ信号ＣＭＰを提供し、ＣＭＰ信号はスイッチングノード１０４を参照する。この例において、ＣＭＰ信号は、電流スイッチングサイクルについて、ＶＴＨ＞ＶＳＷのとき高であり、ＶＴＨ＜ＶＳＷのとき低である。クロックドコンパレータ回路１３２は、回路４０２及び４０４における低電圧ＭＯＳトランジスタの使用に起因して動作においてわずかな電力を引き出し、ＺＶＳ制御についてハイサイドスイッチＳ１の電圧を感知するために高速応答を提供する。
図５は、図１のコントローラＩＣ１０１において用いられ得る例示の低電力レベルシフト回路１３６を示す。レベルシフト回路１３６は、基準電圧ノード１０５を参照し、第２の供給電圧ノード１４４によって電力供給される。レベルシフト回路１３６は、ライン１３４上でコンパレータ信号ＣＭＰを、ライン４１０上でその相補ＣＭＰ’を受信するために、クロックドコンパレータ回路１３２に接続される入力を含む。レベルシフト回路出力１３８は、基準電圧ノード１０５を参照する、レベルシフトされたコンパレータ信号ＬＳＣＭＰを提供する。第１のＰＭＯＳトランジスタＭ１０が、第１の抵抗器Ｒ１を介して第２の供給電圧ＶＢＯＯＴに、及び抵抗器Ｒ３に接続される。Ｍ１０のゲートは、クロックドコンパレータ回路出力ノード１３４からコンパレータ信号ＣＭＰを受信する。相補的コンパレータ出力信号ＣＭＰ’は、クロックドコンパレータ１３２のライン４１０に接続される第２のＰＭＯＳトランジスタＭ１１のゲートに提供される。第２の抵抗器Ｒ２が、Ｍ１１のソースを第２の供給電圧ＶＢＯＯＴに接続し、第４の抵抗器Ｒ４が、Ｍ１１のドレインをノード１０５において基準電圧ＧＮＤに接続する。ＰＭＯＳトランジスタＭ１２及びＮＭＯＳトランジスタＭ１４が、Ｍ１０のドレインと基準電圧ノード１０５との間で互いに直列に接続され、Ｍ１２のゲートはＭ１１のドレインに接続される。ＰＭＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１５が、Ｍ１１のドレインと基準電圧ノード１０５との間で直列に接続され、Ｍ１３及びＭ１５のドレインは、信号ＬＳＣＭＰを提供するために出力ノード１３８に接続される。Ｍ１４及びＭ１５のゲートは、共に、及びカレントミラー回路を形成するために、Ｍ１４のドレインに、接続される。
ＣＭＰが高でありＣＭＰ’が低である（ＶＴＨ＞ＶＳＷ）とき、Ｍ１１はオンとなり、抵抗ドライバ回路Ｒ２／Ｒ４はＭ１３のソースにおいて電圧信号を提供し、一方、Ｍ１０はオフであり、Ｍ１３のゲートに印加される電圧は基準電圧ＧＮＤに近い。これによってＭ１３がオンとなり、ＣＭＰ信号のようなレベルシフトされたコンパレータ出力信号ＬＳＣＭＰは高である。ＣＭＰが低でＣＭＰ’が高である（ＶＴＨ＜ＶＳＷ）とき、Ｍ１０はオンとなり、抵抗ドライバ回路Ｒ１／Ｒ３はＭ１２のソースにおいて電圧信号を提供し、一方、Ｍ１１はオフであり、Ｍ１２のゲートに印加される電圧は低である。これによってＭ１２がオンとなり、レベルシフトされたコンパレータ出力信号ＬＳＣＭＰは低である。したがって、出力信号ＬＳＣＭＰは、ＣＭＰ信号の状態に対応するブール論理レベルで提供される。抵抗分割器ネットワークＲ１／Ｒ３及びＲ２／Ｒ４は、レベルシフト比を提供し、出力段Ｍ１３及びＭ１５は、基準電圧ＧＮＤを参照するレベルシフトされたコンパレータ出力信号ＬＳＣＭＰを提供する。
図６は、Ｓ２がオフとなり、無駄時間遅延２１４の後、Ｓ１がオンとなる時間の関数として、ハイサイド及びローサイドスイッチング制御信号６０１（ＳＣ１）及び６０２（ＳＣ２）の例を図示するグラフ６００を示す。また、図６は、Ｓ２のターンオフとＳ１のターンオンとの間の無駄時間２１４の間の、対応するスイッチング電圧曲線６１２、６２２、及び６３２を示すグラフ６１０、６２０、及び６３０を示す。図１のクロックドコンパレータ１３２は、ＨＳＤ信号の立ち下がりエッジに応答して、無駄時間２１４の間のハイサイドスイッチＳ１に関連する電圧ＶＴＨ及びＶＳＷをサンプリングする。図６において、時間６０４は、ゼロ電圧スイッチング回路１２４が入力１２５におけるＬＳＣＭＰ信号の状態を評価する時点を示す。グラフ６１０は理想的な無駄時間の利用を示し、この場合、スイッチングノード電圧曲線６１２ＶＳＷは、０と最終電圧（例えば、およそＶＩＮ）との間をオーバーシュートなく平滑に遷移し、スイッチングノード電圧ＶＳＷは、クロックコンパレータ回路が電圧ＶＴＨ及びＶＳＷをサンプリングする時間６０４において、閾値電圧ＶＴＨにほぼ等しい。
動作において、ゼロ電圧スイッチング回路１２４の一例は、Ｓ１がオンにされるとき０Ｖであるか又は０Ｖ付近であるようにＳ１の電圧をレギュレートするために、コンパレータ信号ＬＳＣＭＰに従って閉ループ様式で動作する。グラフ６２０は、無駄時間２１４が過剰である例示的状況を示し、ハイサイドスイッチＳ１がオンにされるとき、スイッチングノード電圧曲線６２２が入力電圧を超え（ＶＩＮ＜ＶＳＷ）させる。この場合、制御回路１２０は、ＤＣ−ＤＣコンバータ１００の次のスイッチング制御サイクルにおいて、遅延時間２１４（図２）を選択的に減少させる。グラフ６３０は、Ｓ１がオンにされるとき、入力電圧がスイッチングノード電圧よりも大きい（ＶＩＮ＞ＶＳＷ）別の状況を示す。この場合、制御回路１２０は、先行する制御回路におけるコンパレータ信号ＬＳＣＭＰに基づき、所与の制御サイクルにおいて遅延時間２１４を選択的に増加させる。このようにして、次のスイッチングサイクルにおいて電力コンバータがＺＶＳに近くなるように適合させるために、クロックドコンパレータ出力信号ＣＭＰ又はＬＳＣＭＰが用いられる。この制御手法における１つのサイクルレイテンシは、高速レベルシフタの必要性をなくし、ハイサイドドライバ回路要素１１２、１１４の供給をバイアスするために、ブートストラップされた第２の供給電圧ＶＢＯＯＴの使用を可能にする。第２の供給電圧ＶＢＯＯＴからコンパレータ回路１３０に電力供給し、コンパレータ回路１３０がスイッチングノード１０４を参照することにより、コンパレータの応答時間が改善し、分圧器及び高電圧カスコードデバイスを用いる他の手法よりもコスト及び回路複雑性が減少する。これらの説明する例は、低電圧コンポーネントを用いて構築され得、高電圧高スルーレート信号上のミリボルトの差を解決し得る、極端に高速の低電力クロックドコンパレータ手法を提供する。また、説明する例のクロックドコンパレータ手法は、ハイサイドデバイスＳ１のゼロ電圧スイッチングを容易にするために、依然として低伝搬遅延を維持しつつ、電力消費を減少させる。説明する回路及び技法は、ナノ秒タイミングが重要であり、任意の付加的な供給電流がシステム全体の効率を低下させる、高効率電力コンバータなどの、様々な異なる適用例において用いることができる。
別の実施形態が図７及び図８に図示されており、バックタイプのＤＣ−ＤＣコンバータ回路７００が、上記で概して説明したような浮動クロックドコンパレータ／レベルシフタ回路１３０を備えるＩＣ１０１を含む。また、ＤＣ−ＤＣコンバータ回路７００は、第１及び第２の補助スイッチＳＡ１及びＳＡ２を備える補助スイッチング回路７０２と、ハイサイドスイッチＳ１の近ゼロ電圧スイッチングを更に容易にするためにスイッチ回路１０２と接続される補助インダクタＬＡとを含む。図７において、主スイッチ及び補助スイッチは、エンハンスメントモードのｎチャネルＭＯＳＦＥＴであるが、他のタイプ及び形式のスイッチも用いることができる。また、図示されるスイッチＳ１、Ｓ２、ＳＡ１、及びＳＡ２のボディダイオードが、図７に示されている。第１の補助スイッチＳＡ１は、入力電圧ノード１０３に接続されるドレイン端子と、補助インダクタＬＡの上側端子に及び第２の補助スイッチＳＡ２のドレイン端子に接続されるソース端子とを有する。補助インダクタＬＡの第２の端子が、スイッチングノード１０４に接続される。第２の補助スイッチＳＡ２のソース端子は、基準電圧ノード１０５に接続される。本例におけるＩＣは、前述のように、ノード１２６及び１２８上にハイサイド及びローサイドのドライバ信号を提供する制御回路７２０を含む。また、図７における制御回路７２０は、それぞれ、補助スイッチＳＡ１及びＳＡ２を動作させるための補助制御信号を提供するために、出力ノード７０４及び７１０を含む。第１の補助ドライバ回路７０６が、ノード７０４から第１の補助制御信号を受信し、第１の補助スイッチＳＡ１のゲート制御端子に接続される出力７０８において、第１の補助スイッチング制御信号ＳＣＡ１を提供する。第２の補助ドライバ回路７１２が、ノード７１０から第２の補助制御信号を受信する。第２のドライバ回路７１２は出力ノード７１４を有し、出力ノード７１４は、第２の補助スイッチング制御信号ＳＣＡ２を第２の補助スイッチＳＡ２のゲート制御端子に提供する。
図８は、図７のＤＣ−ＤＣコンバータ回路７００における様々な信号波形及び制御信号を示すグラフ８００、８１０、８２０、８３０、８４０、８５０、及び８６０を提供する。グラフ８００は、それぞれ、第１及び第２のバックコンバータスイッチＳ１及びＳ２を動作させるための、第１のスイッチング制御信号ＳＣ１を示す曲線８０１と、第２のスイッチング制御信号ＳＣ２（アクティブハイ）を示す曲線８０２とを含む。グラフ８１０は、第１の補助スイッチング制御信号ＳＣＡ１を示す曲線８１１と、第２の補助スイッチング制御信号ＳＣＡ２を示す曲線８１２とを含む。回路は、第１及び第２の１次スイッチング状態で動作する。第１のスイッチング状態において、Ｓ１はオン又は閉であり、Ｓ２はオフ又は開である。第２の１次スイッチング状態において、Ｓ２はオンでありＳ１はオフである。ゼロ電圧スイッチング制御は、有利にも、第２の１次スイッチング状態から第１の１次スイッチング状態への遷移の間、スイッチングを駆動して、図１に関連して上記で説明した例のように、Ｓ１がオンにされるときＳ１の電圧がゼロであるか又はゼロ付近であるようにする。
図８におけるグラフ８２０は、主インダクタ電流ＩＬを示す曲線８２１を含み、曲線８２２が、図７における補助インダクタＬＡを介して流れる補助インダクタ電流ＩＬＡを示す。グラフ８３０は、Ｓ１のドレインソース電圧を示す曲線８３１と、ハイサイドスイッチＳ１を介して流れる電流ＩＳ１を表す曲線８３２とを示す。グラフ８４０は、スイッチノード電圧ＶＳＷ（すなわち、ローサイドスイッチＳ２の電圧）を表す曲線８４１と、ローサイドスイッチＳ２を介して流れる電流ＩＳ２を示す曲線８４２とを示す。グラフ８５０は、第１の補助スイッチＳＡ１の電圧ＶＤＳＡ１を例示する第１の曲線８５１と、第１の補助スイッチＳＡ１を介して流れる電流ＩＳＡ１を示す曲線８５２とを含む。グラフ８６０は、第２の補助スイッチＳＡ２の電圧ＶＤＳＡ２を例示する曲線８６１と、第２の補助スイッチＳＡ２を介して流れる電流ＩＳＡ２を示す曲線８６２とを提供する。
図８において、波形及び信号は、図７において主インダクタＬから出力負荷１０８へエネルギーを伝達するための、Ｓ２のターンオフからＳ１のターンオンへの遷移の間の時間の関数として図示されている。図８における時間Ｔ０の前に、Ｓ２はオンにされており、スイッチＳ１、ＳＡ１、及びＳＡ２は、ＤＣ−ＤＣコンバータスイッチングサイクルのかなりの部分についてオフとなっている。時間Ｔ０において、ＳＡ１は制御回路７２０によってオンにされ（曲線８１１はＶＯＦＦレベルからＶＯＮレベルへと遷移する）、グラフ８２０の曲線８２２に示される電流ＩＬＡは、時間Ｔ１において、出力インダクタ電流ＩＬのレベルまで上昇する。Ｔ１において、制御回路７２０はＳ２をオフにする（曲線８０２はＶＯＮレベルからＶＯＦＦレベルへと遷移する）。Ｔ１からＴ２まで、補助インダクタ電流ＩＬＡは増加し続け（曲線８２２）、補助インダクタＬＡは、ローサイドスイッチＳ２及びハイサイドスイッチＳ１に関連するスイッチノードキャパシタンスと共振する。この共振は、曲線８４１において増加として示されるように、スイッチノード電圧ＶＳＷ（ＶＤＳ２）を増加させる。
時間Ｔ２において、制御回路７２０は第１の補助スイッチＳＡ１をオフにし、スイッチノード電圧（曲線８４１）は、Ｔ２と時間Ｔ３との間で入力電圧レベルＶＩＮまで共振し続ける。また、制御回路７２０は、Ｔ２においてスイッチＳＡ２をオフにし、曲線において示されるように、ＳＡ２を介して負の電流ＩＳＡ２を流れさせる。Ｔ２とＴ３との間で、負のＩＳＡ２はゼロに向かって傾斜し、補助インダクタ電流ＩＬＡは出力インダクタ電流レベルＩＬに向かって再び減少し始める。
時間Ｔ３において、制御回路７２０はハイサイドスイッチＳ１をオンにする。制御回路７２０はＴ１とＴ３との間でタイミングを直接的又は間接的に制御し、好ましくは、Ｓ１の電圧（曲線８３１のＶＤＳ１）がゼロに達するか又はゼロを交差する地点又はその付近で、Ｔ３においてスイッチＳ１をオンにする。これは、一例において、制御回路７２０がＴ０とＴ１との間の時間を直接制御することによって、間接的に制御可能である。前述のように、浮動スイッチコンパレータ及びレベルシフティング回路要素１３０は、有利なことに、電流コンバータスイッチングサイクルにおける閾値電圧ＶＴＨとスイッチノード電圧ＶＳＷとの間の測定された電圧の極性（例えば、電圧ＶＳＷが閾値レベルＶＴＨを上回るか下回るか）に基づいて、後続のＤＣ−ＤＣコンバータスイッチング制御サイクルについて、図８における時間Ｔ３を制御回路７２０に調整させるために、出力レギュレータ１２２のＺＶＳ回路１２４による使用のためコンパレータ信号ＣＭＰ及びＬＳＣＭＰを提供する。図８の曲線８６２に示されるように、補助スイッチ電流ＩＳＡ２は、Ｔ３とＴ４との間でゼロに向かって傾斜し続け、補助インダクタ電流ＩＬＡがゼロに向かって降下し続ける一方で、ハイサイドスイッチ電流ＩＳ１はＴ３からＴ４へと上昇する。補助電流ＩＬＡ（曲線８２２）がゼロに達した後、制御回路７２０は第２の補助スイッチＳＡ２をオフにする（例えば、曲線８１２はＶＯＦＦレベルに戻る）。上記の実施形態において説明したように、反転されたハイサイドスイッチング信号ＨＳＤ’がコンパレータ回路１３２をクロックするために用いられ、制御回路７２０は、レベルシフト回路１３６からレベルシフトされたコンパレータ回路ＬＳＣＭＰを受け取る。ＬＳＣＭＰ信号の状態に基づいて、制御回路７２０は、Ｓ２のターンオフとＳ１のターンオンとの間（例えば、図８におけるＴ１とＴ３との間、又はＴ０とＴ１との間）の遅延時間を選択的に調整する。図７の例において、補助スイッチＳＡ１及びＳＡ２並びに補助インダクタＬＡの動作は、主スイッチングノード１０４をソフトスイッチングすることによって、ＤＣ−ＤＣコンバータ７００のスイッチング損失の大部分を緩和又はなくす。また、回路要素１３０を介するＴ１とＴ３との間（又は、Ｔ０とＴ１との間）の遅延時間の制御された調整は、Ｓ１をオンにするためのゼロ電圧スイッチング又は近ゼロ電圧スイッチングを容易にする。
特許請求の範囲内で、説明された実施形態における改変が可能であり、他の実施形態が可能である。

Claims (20)

  1. 出力電圧信号を制御するためのＤＣ−ＤＣコンバータ回路であって、
    入力電圧ノードとスイッチングノードとの間に結合され、第１のスイッチング制御信号に従って動作可能である第１のスイッチングデバイスと、
    前記スイッチングノードと基準電圧ノードとの間に結合され、第２のスイッチング制御信号に従って動作可能である第２のスイッチングデバイスと、
    前記基準電圧ノードの基準電圧に関連して第１の供給電圧を提供するための第１の供給電圧ノードと、
    前記スイッチングノードに関連して第２の供給電圧を提供するために、ダイオードを介して前記第１の供給電圧ノードに接続される第２の供給電圧ノードと、
    前記スイッチングノードに基準化されて前記第２の供給電圧によって電力供給される第１のドライバ回路であって、第１のドライバ信号に従って前記第１のスイッチング制御信号を提供する、前記第１のドライバ回路と、
    前記第１の供給電圧によって電力供給される第２のドライバ回路であって、第２のドライバ信号に従って前記第２のスイッチング制御信号を提供する、前記第２のドライバ回路と、
    前記基準電圧ノードに基準化されて前記第１の供給電圧によって電力供給される制御回路であって、フィードバック信号に従って出力電圧信号をレギュレートするために前記第１及び第２のドライバ信号を提供し、レベルシフトされたコンパレータ信号の論理状態に従って前記第２のスイッチングデバイスのターンオフと前記第１のスイッチングデバイスのターンオンとの間の遅延時間を調整する、前記制御回路と、
    前記スイッチングノードに基準化されて前記第２の供給電圧によって電力供給され、前記第１のドライバ信号の第１のエッジに応答して前記スイッチングノードのスイッチングノード電圧をサンプリングし、閾値電圧が前記スイッチングノード電圧より小さいことを示す第１の状態と、前記閾値電圧が前記スイッチングノード電圧より大きいことを示す第２の状態とを有するコンパレータ信号を生成するコンパレータ回路であって、
    前記第１のドライバ信号を受信するために前記制御回路に接続されるクロック入力と、前記スイッチングノードに基準化される前記コンパレータ信号を提供するための出力とを含むクロックドコンパレータ回路と、
    前記コンパレータ信号を受信するために前記クロックドコンパレータ回路に接続される入力と、前記基準電圧ノードに基準化される前記レベルシフトされたコンパレータ信号を提供するための出力とを含むレベルシフト回路と、
    を含む、前記コンパレータ回路と、
    を含む、ＤＣ−ＤＣコンバータ回路。
  2. 請求項１に記載のＤＣ−ＤＣコンバータ回路であって、
    前記クロックドコンパレータ回路が、
    前記閾値電圧を受け取るように結合される第１の入力と、前記スイッチングノードと結合される第２の入力とを含む差動対回路と、
    前記第１のドライバ信号の前記第１のエッジに応答して前記差動対回路を前記第２の供給電圧ノードに選択的に結合する第１のトランジスタと、
    前記差動対回路に結合されるＣＭＯＳラッチ回路であって、前記第１のドライバ信号の前記第１のエッジに応答して前記差動対回路の状態を表すラッチ出力電圧信号を提供するための出力を含む、前記ＣＭＯＳラッチ回路と、
    を含む、ＤＣ−ＤＣコンバータ回路。
  3. 請求項２に記載のＤＣ−ＤＣコンバータ回路であって、
    前記クロックドコンパレータ回路が、
    前記ラッチ出力電圧信号を受信するための入力と、前記第１のドライバ信号の第２のエッジによってクロックされて前記スイッチングノードに基準化される前記コンパレータ信号を提供するための出力とを含むフリップフロップを更に含む、ＤＣ−ＤＣコンバータ回路。
  4. 請求項２に記載のＤＣ−ＤＣコンバータ回路であって、
    前記レベルシフト回路が、前記基準電圧ノードに基準化されて前記第２の供給電圧ノードによって電力供給される、ＤＣ−ＤＣコンバータ回路。
  5. 請求項１に記載のＤＣ−ＤＣコンバータ回路であって、
    前記制御回路が、前記第１の状態を示す先行する制御サイクルにおける前記コンパレータ信号に応答して所与の制御サイクルにおける前記遅延時間を減少させ、前記第２の状態を示す前記先行する制御サイクルにおける前記コンパレータ信号に応答して前記所与の制御サイクルにおける前記遅延時間を増加させるように配置される、ＤＣ−ＤＣコンバータ回路。
  6. 請求項１に記載のＤＣ−ＤＣコンバータ回路であって、
    前記制御回路と前記コンパレータ回路とが単一の集積回路に製作される、ＤＣ−ＤＣコンバータ回路。
  7. 請求項６に記載のＤＣ−ＤＣコンバータ回路であって、
    前記第１のドライバ回路と前記第２のドライバ回路とが前記集積回路に製作される、ＤＣ−ＤＣコンバータ回路。
  8. 請求項７に記載のＤＣ−ＤＣコンバータ回路であって、
    前記第１のスイッチングデバイスと前記第２のスイッチングデバイスとが前記集積回路に製作される、ＤＣ−ＤＣコンバータ回路。
  9. 請求項７に記載のＤＣ−ＤＣコンバータ回路であって、
    負荷において前記出力電圧信号を制御するためのバックコンバータを形成するために前記スイッチングノードと前記負荷との間に接続されるインダクタを更に含む、ＤＣ−ＤＣコンバータ回路。
  10. ＤＣ−ＤＣコンバータの出力電圧信号を制御するために、入力電圧ノードと基準電圧ノードとの間に結合される第１及び第２のスイッチングデバイスを動作させるためのＤＣ−ＤＣコントローラであって、
    前記基準電圧ノードの基準電圧に関連して第１の供給電圧を提供するための第１の供給電圧ノードと、
    前記第１の供給電圧ノードに接続されるアノードと、前記ＤＣ−ＤＣコンバータのスイッチングノードに関連して第２の供給電圧を提供するために第２の供給電圧ノードに接続されるカソードとを含むダイオードと、
    前記基準電圧ノードに基準化されて前記第１の供給電圧によって電力供給される制御回路であって、前記出力電圧信号を制御するために前記第１及び第２のスイッチングデバイスをそれぞれ動作させるために第１及び第２のドライバ信号を提供し、レベルシフトされたコンパレータ信号の論理状態に従って前記第２のスイッチングデバイスのターンオフと前記第１のスイッチングデバイスのターンオンとの間の遅延時間を調整する、前記制御回路と、
    前記スイッチングノードに基準化されて前記第２の供給電圧によって電力供給され、前記第１のドライバ信号の第１のエッジに応答して前記第１のスイッチングデバイスに接続される前記スイッチングノードのスイッチングノード電圧をサンプリングし、閾値電圧が前記スイッチングノードのスイッチングノード電圧より小さいことを示す第１の状態と、前記閾値電圧が前記スイッチングノード電圧より大きいことを示す第２の状態とを有するコンパレータ信号を生成するコンパレータ回路であって、
    前記第１のドライバ信号を受信するために前記制御回路に接続されるクロック入力と、前記スイッチングノードに基準化される前記コンパレータ信号を提供するための出力とを含むクロックドコンパレータ回路と、
    前記コンパレータ信号を受信するための入力と、前記基準電圧ノードに基準化される前記レベルシフトされたコンパレータ信号を提供するための出力とを含むレベルシフト回路と、
    を含む、前記コンパレータ回路と、
    を含む、ＤＣ−ＤＣコントローラ。
  11. 請求項１０に記載のＤＣ−ＤＣコントローラであって、
    前記クロックドコンパレータ回路が、
    前記閾値電圧を受信するように結合される第１の入力と、前記スイッチングノードと結合される第２の入力とを含む差動対回路と、
    前記第１のドライバ信号の前記第１のエッジに応答して、前記差動対回路を前記第２の供給電圧ノードに選択的に結合する第１のトランジスタと、
    前記差動対回路に結合されるＣＭＯＳラッチ回路であって、前記第１のドライバ信号の前記第１のエッジに応答して前記差動対回路の状態を表すラッチ出力電圧信号を提供するための出力を含む、前記ＣＭＯＳラッチ回路と、
    を含む、ＤＣ−ＤＣコントローラ。
  12. 請求項１１に記載のＤＣ−ＤＣコントローラであって、
    前記ラッチ出力電圧信号を受信するための入力と、前記第１のドライバ信号の第２のエッジによってクロックされて前記スイッチングノードに基準化される前記コンパレータ信号を提供するための出力とを含むフリップフロップを更に含む、ＤＣ−ＤＣコントローラ。
  13. 請求項１１に記載のＤＣ−ＤＣコントローラであって、
    前記レベルシフト回路が、前記基準電圧ノードに基準化されて前記第２の供給電圧ノードによって電力供給される、ＤＣ−ＤＣコントローラ。
  14. 請求項１０に記載のＤＣ−ＤＣコントローラであって、
    前記制御回路が、前記第１の状態を示す先行する制御サイクルにおける前記コンパレータ信号に応答して所与の制御サイクルにおける前記遅延時間を減少させ、前記第２の状態を示す前記先行する制御サイクルにおける前記コンパレータ信号に応答して前記所与の制御サイクルにおける前記遅延時間を増加させるように配置される、ＤＣ−ＤＣコントローラ。
  15. 集積回路（ＩＣ）であって、
    基準電圧ノードの基準電圧に関連して第１の供給電圧ノードに第１の供給電圧を提供するための電源と、
    前記第１の供給電圧ノードに接続されるアノードと、ＤＣ−ＤＣコンバータのスイッチングノードに関連して第２の供給電圧を提供するために第２の供給電圧ノードに接続されるカソードとを含むダイオードと、
    前記基準電圧ノードに基準化されて前記第１の供給電圧によって電力供給される制御回路であって、前記ＤＣ−ＤＣコンバータの出力電圧信号を制御するためにハイサイド及びローサイドのスイッチングデバイスをそれぞれ動作させるために第１及び第２のドライバ信号を提供し、レベルシフトされたコンパレータ信号の論理状態に従って前記ローサイドスイッチングデバイスのターンオフと前記ハイサイドスイッチングデバイスのターンオンとの間の遅延時間を調整する、前記制御回路と、
    前記スイッチングノードに基準化されて前記第２の供給電圧によって電力供給され、前記第１のドライバ信号の第１のエッジに応答して前記スイッチングノードのスイッチングノード電圧をサンプリングし、閾値電圧が前記スイッチングノード電圧より小さいことを示す第１の状態と、前記閾値電圧が前記スイッチングノード電圧より大きいことを示す第２の状態とを有するコンパレータ信号を生成するコンパレータ回路であって、
    前記第１のドライバ信号を受信するために前記制御回路に接続されるクロック入力と、前記スイッチングノードに基準化される前記コンパレータ信号を提供するための出力とを含むクロックドコンパレータ回路と、
    前記コンパレータ信号を受信するための入力と、前記基準電圧ノードに基準化される前記レベルシフトされたコンパレータ信号を提供するための出力とを含むレベルシフト回路と、
    を含む、前記コンパレータ回路と、
    を含む、集積回路。
  16. 請求項１５に記載のＩＣであって、
    前記スイッチングノードに基準化されて前記第２の供給電圧によって電力供給される第１のドライバ回路であって、前記第１のドライバ信号に従って前記ハイサイドスイッチングデバイスを動作させるために第１のスイッチング制御信号を提供する、前記第１のドライバ回路と、
    前記基準電圧ノードに基準化されて前記第１の供給電圧によって電力供給される第２のドライバ回路であって、前記第２のドライバ信号に従って前記ローサイドスイッチングデバイスを動作させるために第２のスイッチング制御信号を提供する、前記第２のドライバ回路と、
    を更に含む、ＩＣ。
  17. 請求項１６に記載のＩＣであって、
    前記ハイサイドスイッチングデバイスと前記ローサイドスイッチングデバイスとが前記ＩＣに製作される、ＩＣ。
  18. 請求項１５に記載のＩＣであって、
    前記クロックドコンパレータ回路が、
    前記閾値電圧を受信するように結合される第１の入力と、前記スイッチングノードと結合される第２の入力とを含む差動対回路と、
    前記第１のドライバ信号の前記第１のエッジに応答して前記差動対回路を前記第２の供給電圧ノードに選択的に結合する第１のトランジスタと、
    前記差動対回路に結合されるＣＭＯＳラッチ回路であって、前記第１のドライバ信号の前記第１のエッジに応答して前記差動対回路の状態を表すラッチ出力電圧信号を提供するための出力を含む、前記ＣＭＯＳラッチ回路と、
    を含む、ＩＣ。
  19. 請求項１５に記載のＩＣであって、
    前記レベルシフト回路が、前記基準電圧ノードに基準化されて前記第２の供給電圧ノードによって電力供給される、ＩＣ。
  20. 請求項１５に記載のＩＣであって、
    前記制御回路が、前記第１の状態を示す先行する制御サイクルにおける前記コンパレータ信号に応答して所与の制御サイクルにおける前記遅延時間を減少させ、前記第２の状態を示す前記先行する制御サイクルにおける前記コンパレータ信号に応答して前記所与の制御サイクルにおける前記遅延時間を増加させるように配置される、ＩＣ。
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