KR20110122841A

KR20110122841A - 반도체 장치 및 반도체 장치의 동작 제어 방법

Info

Publication number: KR20110122841A
Application number: KR1020117021068A
Authority: KR
Inventors: 히로히사 아베; 쳉 홍
Original assignee: 가부시키가이샤 리코
Priority date: 2009-03-17
Filing date: 2010-01-13
Publication date: 2011-11-11
Also published as: KR101430298B1; JP5381195B2; CN102356538B; CN102356538A; JP2010220395A; WO2010106723A1; US20120001551A1; US8754580B2

Abstract

반도체 장치는 입력 전압이 인가되는 입력 단자와, 출력 전압이 취득되는 출력 단자와, 외부로부터 그 반도체 장치에 인가되는 전압 설정 신호의 듀티 사이클에 대응하는 값을 갖는 출력 전압을 입력 전압으로부터 생성하도록 구성된 전원 회로 유닛과, 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 미리 정해진 신호 레벨을 갖는지의 여부를 판정하는 판정 회로를 포함한다. 이 판정 회로는 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 미리 정해진 신호 레벨을 갖지 않는 경우 전원 회로 유닛을 작동시킨다. 전원 회로 유닛은 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 미리 정해진 신호 레벨을 갖는 경우 작동이 정지된다.

Description

반도체 장치 및 반도체 장치의 동작 제어 방법{SEMICONDUCTOR APPARATUS AND METHOD OF CONTROLLING OPERATION THEREOF}

본 발명은 출력 전압이 전압 설정 신호의 튜티 사이클에 따라 변하는 전원 회로를 구비한 반도체 장치에 관한 것이다.

휴대 전화기의 LCD 패널의 배면광으로서 사용되는 LED용 전원 회로를 내장한 반도체 장치에서는, 예컨대 장치의 사이즈를 줄이기 위해서는 IC 패키지의 사이즈를 최소화해야 한다. 그렇기 때문에, IC 패키지에 사용되는 단자 수를 줄이는 것이 중요하다. 이 단자 수를 삭감하는 한 방법으로서, 단일 IC 단자에 복수의 기능을 할당함으로써 단자 수를 줄일 수 있다.

예컨대, 통상의 반도체 장치에서는, 반도체 장치의 외부 단자인 클록 신호 입력 단자를 통해 클록 신호를 삼각파 발진 회로에 공급하여, 스위칭 조절기의 PWM(Pulse Wave Modulation) 제어에 사용되는 삼각파 전압을 생성한다(예컨대, 일본 특허 출원 공개 제2006-101663호 참조). 이 클록 신호는 클록 펄스 검출 회로에도 공급된다. 클록 펄스 검출 회로는 그 클록 신호가 소정 시간 계속 로우 레벨이면 스탠바이 신호를 생성하여, 스위칭 조절기의 동작을 종료한다. 따라서, 클록 신호 입력 단자는 스위칭 조절기의 스탠바이 신호 입력 단자를 겸한다. 그러나, 그러한 시스템은 삼각파 발진 회로의 클록 신호가 반도체 장치에서 생성되지 않는 경우에는 사용할 수 없다.

따라서, 삼각파 발진 회로의 클록 신호를 반도체 장치 내부에서 생성하는 스위칭 조절기와 같이 단자 수가 삭감된 전원 회로를 포함하는 반도체 장치가 필요하다. 또한, 그러한 반도체 장치의 동작을 제어하는 방법도 필요하다.

본 발명의 일 양태에 있어서, 반도체 장치는 입력 전압이 인가되는 입력 단자와, 출력 전압이 취득되는 출력 단자와, 외부로부터 그 반도체 장치에 인가되는 전압 설정 신호의 듀티 사이클에 대응하는 값을 갖는 출력 전압을 입력 전압으로부터 생성하도록 구성된 전원 회로 유닛과, 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 미리 정해진 신호 레벨을 갖는지의 여부를 판정하도록 구성된 판정 회로 유닛을 포함한다. 이 판정 회로 유닛은 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖지 않는다고 판정할 경우, 상기 전원 회로 유닛을 작동시키고, 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖는다고 판정할 경우, 상기 전원 회로 유닛의 동작을 정지시킨다.

본 발명의 다른 양태에 있어서, 반도체 장치의 동작을 제어하는 방법은 외부로부터 그 반도체 장치에 인가된 전압 설정 신호의 듀티 사이클에 대응하는 값을 갖는 출력 전압을, 상기 반도체 장치의 입력 단자에 인가된 입력 전압으로부터 상기 반도체 장치의 출력 단자에 생성하는 단계와, 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 미리 정해진 신호 레벨을 갖는지의 여부를 판정하는 판정 단계와, 상기 판정 단계에서 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖지 않는다고 판정할 경우 상기 반도체 장치의 출력 단자에 출력 전압을 공급하는 단계와, 상기 판정 단계에서 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖는다고 판정할 경우 상기 출력 단자에 출력 전압을 공급하지 않는 단계를 포함한다.

본 발명의 다른 목적, 특징 및 이점은 이하의 설명과 첨부하는 도면을 참조할 경우에 명백해질 것이다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 반도체 장치에 있는 전원 회로의 예를 나타내는 도면이다.
도 3은 도 2의 전원 회로에 있는 듀티/전압 변환 회로의 내부 회로 구조를 나타내는 도면이다.
도 4는 도 3의 듀티/전압 변환 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1의 반도체 장치에 있는 판정 회로의 예를 나타내는 도면이다.
도 6은 도 5의 판정 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1의 반도체 장치에 있는 판정 회로의 다른 예를 나타내는 도면이다.

이제, 전체적으로 같은 도면부호가 동일 또는 대응하는 부분을 나타내는 도면을 참조하여, 본 발명의 실시형태를 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 반도체 장치(1)의 블록도이다. 반도체 장치(1)는 전원 회로(2), 판정 회로(3), 및 각종 단자를 포함한다. 그 단자는 전원 입력 단자(IN), 전압 설정 신호(클록) 입력 단자(SETi), 출력 단자(OUT), 및 접지 단자(GND)를 포함한다. 전원 입력 단자(IN)는 입력 전압(Vin)을 수신한다. 전압 설정 신호 입력 단자(SETi)는 클록 신호인 전압 설정 신호(Vset)를 수신한다. 접지(GND)는 접지 전위에 접속된다.

전원 회로(2)는 전압 설정 신호(Vset)의 듀티 사이클에 따라 출력 전압(Vout)을 생성하여 출력 단자(OUT)를 통해 그 출력 전압(Vout)을 출력한다. 판정 회로(3)는 로우 레벨 또는 하이 레벨에 있는 전압 설정 신호(Vset)의 기간이 미리 정해진 제1 시간을 초과하는지의 여부를 판정한다. 판정 회로(3)는 그 기간이 미리 정해진 제1 시간 미만이라고 판정하면, 하이 레벨의 인에이블 신호(EN)를 출력하여 전원 회로(2)를 작동시킨다. 판정 회로(3)는 로우 레벨 또는 하이 레벨에 있는 전압 설정 신호(Vset)의 기간이 미리 정해진 제1 시간 이상이라고 판정하면, 디세이블 신호로서 기능하는 로우 레벨의 인에이블 신호(EN)를 출력하여 전원 회로(2)의 동작을 종료한다.

도 2는 도 1의 전원 회로(2)의 예를 나타내는 회로도이다. 이 예에 있어서, 전원 회로(2)가 발광 다이오드(1, 2)에 전원을 공급하여, 도 1의 반도체 장치(1)는 피드백 단자(FB)를 포함한다. 전원 회로(2)는 전원 입력 단자(IN)에 인가된 입력 전압(Vin)을, 출력 단자(OUT)에서 출력 전압(Vout)으로서 취득되는 미리 정해진 전압까지 승압하도록 구성된 비동기 정류 방식의 승압형 스위칭 조절기를 구성한다. 전원 회로(2)는 듀티/전압 변환 회로(11), 오차 증폭 회로(12), PWM 비교기(13), 미리 정해진 삼각파 전압(Vt)을 생성하는 삼각파 발진 회로(14), 버퍼 회로(15), 스위칭 트랜지스터(M1), 인덕터(L1), 정류 소자인 다이오드(D1), 출력 커패시터(C1), 저항(R1)을 포함한다. 오차 증폭 회로(12), PWM 비교기(13), 삼각파 발진 회로(14), 버퍼 회로(15) 및 저항(R1)은 제어 회로 유닛을 구성한다.

듀티/전압 변환 회로(11)의 입력단은 전압 설정 신호 입력 단자(SETi)에 접속된다. 듀티/전압 변환 회로(11)의 출력단은 오차 증폭 회로(12)의 비반전 입력단에 접속된다. 오차 증폭 회로(12)의 반전 입력단이 피드백 단자(FB)에 접속되어 피드백 전압(Vfb)이 그 오차 증폭 회로(12)의 반전 입력단에 인가된다. 피드백 단자(FB)와 접지(GND)의 사이에는 저항(R1)이 접속된다. 오차 증폭 회로(12)의 출력단은 PWM 비교기(13)의 비반전 입력단에 접속된다. PWM 비교기(13)의 반전 입력단은 삼각파 발진 회로(14)로부터 삼각파 전압(Vt)을 수신한다. PWM 비교기(13)의 출력단은 버퍼 회로(15)를 통해 스위칭 트랜지스터(M1)의 게이트에 접속된다.

스위칭 트랜지스터(M1)의 소스는 접지(GND)에 접속된다. 입력 전압(Vin)과 스위칭 트랜지스터(M1)의 드레인과의 사이에는 인덕터(L1)가 접속된다. 스위칭 트랜지스터(M1)의 드레인에는 다이오드(D1)의 애노드가 접속된다. 다이오드(D1)의 캐소드는 출력 단자(OUT)에 접속된다. 출력 단자(OUT)와 접지(GND)의 사이에는 출력 커패시터(C1)가 접속된다. 출력 단자(OUT)와 피드백 단자(FB)의 사이에는 LED(1, 2)가 직렬로 접속된다.

듀티/전압 변환 회로(11)는 입력된 전압 설정 신호(Vset)의 듀티 사이클을 전압으로 변환하여 그것을 참조 전압(Vr)으로서 출력한다. 도 3은 듀티/전압 변환 회로(11)의 내부 회로 구조예를 도시한다. 이 예는 인버터 회로(16), 저항(R2, R3), 및 커패시터(C2, C3)를 포함한다. 인버터 회로(16)의 입력단은 전압 설정 신호(Vset)를 수신한다. 인버터 회로(16)의 출력단은 저항(R2)의 일단에 접속된다. 저항(R2)의 타단은 커패시터(C2)의 일단과 저항(R3)의 일단에 접속된다. 커패시터(C2)의 타단은 접지(GND)에 접속된다. 저항(R3)의 타단과 접지(GND)의 사이에는 커패시터(C3)가 접속된다. 저항(R3)과 커패시터(C3)와의 접속부는 듀티/전압 변환 회로(11)의 출력단과 연속되어 그 접속부에서 참조 전압(Vr)이 취득된다.

저항(R2)과 커패시터(C2)의 조합, 및 저항(R3)과 커패시터(C3)의 조합은 각각 로우패스 필터를 구성한다. 따라서, 인버터 회로(16)의 출력 신호는 직렬 접속된 2단 로우패스 필터에 공급되어 그 출력부에서 참조 전압(Vr)을 생성한다.

도 4는 도 3에 도시한 듀티/전압 변환 회로(11)의 동작을 설명하기 위한 타이밍도이다. 도 4에서 도면부호 "VA"는 도 3의 저항(R2)과, 커패시터(C2)와, 저항(R3)과의 접속부(A)의 전압 파형을 나타낸다. 접속부(A)는 제1단 로우패스 필터의 출력단이다. 도 4로부터 알 수 있듯이, 전압 설정 신호(Vset)의 주기 P1∼P8이 나타내는 바와 같이, 전압 설정 신호(Vset)가 하이 레벨인 시간 기간이 증가하면 참조 전압(Vr)이 상승한다. 주기 P8에서는 하이 레벨의 듀티 사이클이 100%가 되고 참조 전압(Vr)은 최대값을 갖는다. 주기 P10에서는 하이 레벨의 전압 설정 신호(Vset)의 듀티 사이클이 100% 미만이 되고 참조 전압(Vr)은 저하한다. 도 3에 도시한 회로는 일례일 뿐이며, 듀티/전압 변환 회로(11)로는 클록 신호인 전압 설정 신호(Vset)의 듀티 사이클을 전압으로 변환할 수 있는 임의의 회로가 제공될 수 있다.

다시 도 2를 참조하면, 듀티/전압 변환 회로(11)로부터의 참조 전압(Vr)은 오차 증폭 회로(12)의 비반전 입력단에 인가되고, 오차 증폭 회로(12)의 반전 입력단에는 피드백 전압(Vfb)이 인가된다. 피드백 전압(Vfb)은 반도체 장치(1)의 외부 단자에 접속되어 있는 LED(1, 2)에 공급된 전류를 저항(R1)을 이용해 전압으로 변환하여 취득된다. 오차 증폭 회로(12)는 참조 전압(Vr)과 피드백 전압(Vfb)과의 차전압을 증폭해 오차 전압(Ve)을 생성하여, PWM 비교기(13)의 비반전 입력단에 인가한다.

PWM 비교기(13)의 반전 입력단은 삼각파 발진 회로(14)로부터의 삼각파 전압(Vt)을 수신한다. PWM 비교기(13)는 삼각파 전압(Vt)이 오차 전압(Ve) 미만인 기간에서는 하이 레벨의 신호를 출력한다. 이 하이 레벨 신호는 버퍼 회로(15)를 통해 스위칭 트랜지스터(M1)의 게이트에 인가되어, 스위칭 트랜지스터(M1)를 턴온한다. 이에, 전원 입력 단자(IN)로부터 인덕터(L1) 및 스위칭 트랜지스터(M1)를 통해 접지(GND)에 전류가 흘러 인덕터(L1)에 에너지가 축적된다.

삼각파 전압(Vt)이 오차 전압(Ve) 이상인 경우, PWM 비교기(13)는 로우 레벨의 신호를 출력하여, 스위칭 트랜지스터(M1)를 턴오프한다. 그 결과, 인덕터(L1)에 공급된 전류가 차단되고, 인덕터(L1)에는 역기전력이 발생한다. 따라서, 인덕터(L1)와 스위칭 트랜지스터(M1)의 드레인과의 접속부의 전압이 입력 전압(Vin)보다 높게 된다. 그 접속부에서의 높은 전압이 다이오드(D1)를 통해 출력 커패시터(C1)를 충전하여, 출력 전압(Vout)은 입력 전압(Vin)보다 높은 전압까지 승압된다.

이에, 전원 회로(2)가 피드백 전압(Vfb)이 참조 전압(Vr)과 실질적으로 같아지도록 출력 전압(Vout)을 제어하기 때문에, 참조 전압(Vr)을 변화시킴으로써 LED(1, 2)에 공급되는 전류를 바꿀 수 있다. 따라서, 참조 전압(Vr)에 의해서 LED(1, 2)의 휘도를 조정할 수 있다. 도 2에는 도시하지 않지만, 오차 증폭 회로(12), 삼각파 발진 회로(14) 및 PWM 비교기(13)에는 인에이블 신호(EN)가 인가된다. 그래서, 인에이블 신호(EN)가 로우 레벨이라면, 오차 증폭 회로(12), 삼각파 발진 회로(14) 및 PWM 비교기(13)가 동작을 중단함으로써, 전원 회로(2)의 동작이 정지하고 출력 단자(OUT)에의 전류 출력이 종료된다.

도 5는 판정 회로(3)의 예를 도시한다. 이 예에서, 판정 회로(3)는 PMOS 트랜지스터(M21, M23∼M25), 공핍형 NMOS 트랜지스터(M22), 인버터 회로(21∼24), 저항(R21, R22), 및 커패시터(C21, C22)를 포함한다. 커패시터(C21)는 제1 커패시터라고 할 수 있다. PMOS 트랜지스터(M21), 공핍형 NMOS 트랜지스터(M22), 및 저항(R21)은 제1 충전/방전 회로를 구성한다. 커패시터(C22)는 제2 커패시터라고 할 수 있다. PMOS 트랜지스터(M23), 저항(R22), 및 인버터 회로(21)는 제2 충전/방전 회로를 구성한다. 인버터(22∼24)는 2치화 회로를 구성한다. PMOS 트랜지스터(M24, M25)는 유지 회로를 구성한다.

PMOS 트랜지스터(M21)의 소스는 입력 전압(Vin)에 접속된다. PMOS 트랜지스터(M21)의 드레인과 접지(GND)의 사이에는 공핍형 NMOS 트랜지스터(M22)가 접속된다. PMOS 트랜지스터(M21)의 게이트는 공핍형 NMOS 트랜지스터(M22)의 게이트에 접속되고, 이들 게이트의 접속부는 접지(GND)에 접속된다. PMOS 트랜지스터(M21)의 드레인과 PMOS 트랜지스터(M23)의 게이트와의 사이에는 저항(R21)이 접속된다. PMOS 트랜지스터(M23)의 게이트와 접지(GND)의 사이에는 커패시터(C21)가 접속된다.

입력 전압(Vin)과 인버터 회로(21)의 플러스측 전원 입력단과의 사이에는 PMOS 트랜지스터(M23)와 저항(R22)이 병렬로 접속된다. 인버터 회로(21)의 입력단은 전압 설정 신호(Vset)를 수신한다. 인버터 회로(21)의 출력단과 접지(GND)의 사이에는 커패시터(C22)가 접속된다. 인버터 회로(21)의 출력단은 인버터 회로(22)의 입력단에 접속된다. 입력 전압(Vin)과 인버터 회로(22)의 입력단과의 사이에는, PMOS 트랜지스터(M24, M25)가 직렬로 접속된다. PMOS 트랜지스터(M24)의 게이트는 전압 설정 신호(Vset)를 수신한다. PMOS 트랜지스터(M25)의 게이트는 인버터 회로(22)의 출력단에 접속된다. 인버터 회로(22)의 출력단은 인버터 회로(23)의 입력단에 접속된다. 인버터 회로(23)의 출력단은 인버터 회로(24)의 입력단에 접속된다. 인버터 회로(24)의 출력단은 인에이블 신호(EN)가 취득되는 판정 회로(3)의 출력단을 구성한다.

도 6은 판정 회로(3)의 동작을 설명하기 위한 타이밍도이다. 도 6에서 도면부호 "VB"는 도 5에 도시하는 바와 같이, PMOS 트랜지스터(M23)의 게이트와, 저항(R21)과, 커패시터(C21)가 접속되어 있는 접속부(B)의 전압을 나타낸다. 도면부호 "VC"는 도 5에 도시하는 바와 같이, 인버터 회로(21)의 출력단과, 인버터 회로(22)의 입력단과, PMOS 트랜지스터(M25)와, 커패시터(C22)가 접속되어 있는 접속부(C)의 전압을 나타낸다.

도 6의 타이밍도를 참조하면, 시각 t0에서 전원 입력 단자(IN)에 입력 전압(Vin)이 인가되고, 그에 따라 PMOS 트랜지스터(M21)는 그 게이트가 접지되어 있기 때문에 즉시 턴온한다. 그러면, PMOS 트랜지스터(M21)를 통해, 제로 바이어스되는 공핍형 NMOS 트랜지스터(M22)와 저항(R21)에 전류가 흐른다. 저항(R21)에 공급된 전류가 커패시터(C21)를 충전하기 때문에, 접속부(B)의 전압(VB)은 서서히 상승한다. 전압(VB)이 PMOS 트랜지스터(M23)의 임계 전압(V1)에 도달할 때까지 PMOS 트랜지스터(M23)가 온 상태이기 때문에, 인버터 회로(21)에는 PMOS 트랜지스터(M23)를 통해 전원 전압으로서 입력 전압(Vin)이 인가된다.

전압 설정 신호(Vset)는 도 6에 도시하는 바와 같이, 입력 전압(Vin)이 입력되고 나서 잠시 동안 로우 레벨로 유지된다. 그렇기 때문에, 인버터 회로(21)는 하이 레벨의 신호를 출력하고, 커패시터(C22)는 이 하이 레벨 출력 전압에 의해 충전된다. 이 때, 인버터 회로(21)에 전원을 공급하는 PMOS 트랜지스터(M23)가 온 상태이기 때문에, 커패시터(C22)는 급속하게 충전되고, 접속부(C)의 전압(VC)이 상승하여 입력 전압(Vin)과 실질적으로 같아진다.

인버터 회로(22)에의 입력 전압이 접속부(C)의 전압(VC)이기 때문에, 인버터 회로(22)의 입력단에는 하이 레벨의 신호가 인가된다. 그래서, 인버터 회로(22)는 PMOS 트랜지스터(M25)의 게이트에 인가되는 로우 레벨의 신호를 출력한다. 그 결과, PMOS 트랜지스터(M25)는 턴온한다. PMOS 트랜지스터(M24)의 게이트에 전압 설정 신호(Vset)가 공급되기 때문에, PMOS 트랜지스터(M24)도 온 상태이다. 따라서, 접속부(C)는 PMOS 트랜지스터(M24, M25)를 통해 입력 전압(Vin)에 접속된다. 그 결과, 인버터 회로(21)의 출력 신호와 PMOS 트랜지스터(M24, M25)에 의해 접속부(C)는 입력 전압(Vin)의 입력과 동시에 하이 레벨을 갖는다.

인버터 회로(22)가 전술한 바와 같이 로우 레벨의 신호를 출력하기 때문에, 인버터 회로(23)는 하이 레벨의 신호를 출력하고, 인버터 회로(24)는 로우 레벨의 신호를 출력한다. 따라서, 판정 회로(3)의 출력 신호인 인에이블 신호(EN)는 로우 레벨이 된다. 로우 레벨의 인에이블 신호(EN)가 디세이블 신호로서 작용하여, 이 경우에 전원 회로(2)의 동작을 정지시킨다. 즉, 입력 전압(Vin)이 입력된 직후, 판정 회로(3)는 디세이블 신호를 출력하고, 전원 회로(2)는 동작하지 않는다. 다음에, 시각 t1에서, 접속부(B)의 전압(VB)이 PMOS 트랜지스터(M23)의 임계 전압(V1)을 초과하여 PMOS 트랜지스터(M23)를 턴오프시킨다. 그 결과, 인버터 회로(21)의 전원 입력단과 전원 입력 단자(IN)의 사이에는 저항(R22)만이 접속된 상태가 된다.

시각 t2에서, 전압 설정 신호(Vset)가 하이 레벨이고, PMOS 트랜지스터(M24)가 턴오프하여, 접속부(C)와 입력 전압(Vin)과의 접속을 끝낸다. 또한, 인버터 회로(21)가 그 인버터 회로(21)의 출력단을 통해 로우 레벨의 신호를 출력하기 때문에, 커패시터(C22)가 급속하게 방전되어, 접속부(C)는 로우 레벨이 된다. 그 로우 레벨의 신호가 인버터 회로(22∼24)를 통해 출력되기 때문에, 판정 회로(3)의 출력 신호인 인에이블 신호(EN)는 하이 레벨이 된다. 그 결과, 전원 회로(2)가 동작하기 시작한다. 이 경우, 인버터 회로(22)가 하이 레벨의 신호를 출력하기 때문에, PMOS 트랜지스터(M25)는 턴오프된다.

시각 t3에서, 전압 설정 신호(Vset)가 로우 레벨로 되돌아가고, 인버터 회로(21)의 출력 신호는 하이 레벨이 되려고 한다. 그러나, PMOS 트랜지스터(M23)가 오프 상태이고 커패시터(C22)가 저항(R22)을 통해 충전되기 때문에, 전압(VC)의 상승 속도는 매우 느리다. 이 때, PMOS 트랜지스터(M24)가 턴온하여도, 인버터 회로(22)의 출력 신호는 하이 레벨로 유지된다. 그렇기 때문에, PMOS 트랜지스터(M25)가 오프되어, 입력 전압(Vin)과 접속부(C) 사이의 접속이 이루어지지 않는다. 그 결과, 다음에 전압 설정 신호(Vset)가 하이 레벨이 되기 전에 전압(VC)이 인버터 회로(22)의 입력 임계 전압(V2)에 도달하지 않기 때문에, 인에이블 신호(EN)는 하이 레벨로 유지된다. 이 후, 전압 설정 신호(Vset)가 하이 레벨과 로우 레벨을 반복하거나, 하이 레벨로 유지된다면, 하이 레벨의 인에이블 신호(EN)가 계속 출력된다.

다음에, 시각 t4에서, 전압 설정 신호(Vset)가 로우 레벨이 되고 그 로우 레벨로 유지되면, 전압(VC)은 상승하기 시작한다. 시각 t5에서, 전압(VC)이 인버터 회로(22)의 입력 임계 전압(V2)을 초과하고, 인버터 회로(22)의 출력 신호는 로우 레벨로 반전된다. 그러면, 인에이블 신호(EN)는 로우 레벨에 되돌아가 디세이블 신호가 되어, 전원 회로(2)의 동작을 끝낸다. 또한, PMOS 트랜지스터(M25)가 턴온한다. PMOS 트랜지스터(M24)는 전압 설정 신호(Vset)가 로우 레벨이 된 시점에서 이미 턴온되었다. 그렇기 때문에, PMOS 트랜지스터(M24, M25) 양쪽이 온 상태라서 접속부(C)는 입력 전압(Vin)에 접속되고 전압(VC)은 즉시 입력 전압(Vin)까지 상승한다.

시각 t5 이후의 상태는 시각 t1과 시각 t2 사이의 상태와 동일하다. 즉, 전압 설정 신호(Vset)가 다시 하이 레벨이 되면, 시각 t2에 대해 설명한 바와 동일한 동작이 이루어져 인에이블 신호(EN)가 출력되고, 전원 회로(2)가 작동한다. 공핍형 NMOS 트랜지스터(M22)는 입력 전압(Vin)의 인가 종료 시에, 저항(R21)을 통해 커패시터(C21)를 급속하게 방전시키는 기능을 한다.

전술한 설명에서는, 출력 전압(Vout)이 전압 설정 신호(Vset)의 하이 레벨의 듀티 사이클에 따라서 변한다. 이와 달리, 출력 전압(Vout)은 전압 설정 신호(Vset)의 로우 레벨의 듀티 사이클에 따라서 변할 수도 있다. 이 경우, 전압 설정 신호(Vset)가 미리 정해진 시간 동안 하이 레벨을 갖는 경우에 출력되는 인에이블 신호(EN)에 의해 전원 회로(2)의 동작이 종료될 수 있다.

또, 도 5를 참조하여, 커패시터(C21)는 PMOS 트랜지스터(M21) 및 저항(R21)을 통해 입력 전압(Vin)에 접속될 경우에 충전된다고 설명하였다. 이와 달리, 도 7에 도시하는 바와 같이, 커패시터(21)는 PMOS 트랜지스터(M21)만을 통해 충전될 수도 있다. 도 7에서는 도 5와 같은 구성요소에는 같은 도면부호 또는 기호를 지정하며 그에 대한 설명은 생략한다. 도 7의 회로 구조가 도 5의 회로 구조와 다른 점은, 입력 전압(Vin)과 접속부(B) 사이에 PMOS 트랜지스터(M21)가 접속되고, PMOS 트랜지스터(M21)의 게이트에 인버터 회로(23)의 출력 신호, 즉 인에이블 신호(EN)의 신호 레벨이 반전된 신호(ENB)가 입력된다는 것이다.

도 7을 참조하면, 전원 입력 단자(IN)에 입력 전압(Vin)이 인가되지 않을 경우, 커패시터(C21)는 방전되고, 접속부(B)는 로우 레벨이다. 입력 전압(Vin)의 인가 시에, PMOS 트랜지스터(M23)는 즉시 턴온하고, 입력 전압(Vin)의 인가 시에 전압 설정 신호(Vset)가 로우 레벨이기 때문에, 도 5의 경우에서와 같이 인버터 회로(21)의 출력 신호는 즉시 하이 레벨로 상승한다. 그러면, 신호(ENB)가 하이 레벨을 갖고, 인에이블 신호(EN)는 로우 레벨을 가지게 되어, 전원 회로(2)의 동작이 끝난다.

전압 설정 신호(Vset)가 하이 레벨을 갖는 경우, 커패시터(C22)는 급속하게 방전되기 때문에, 접속부(C)의 전압(VC)은 로우 레벨까지 급속하게 저하한다. 그 결과, 신호(ENB)가 로우 레벨을 가지게 되고 PMOS 트랜지스터(M21)는 턴온한다. 이어서 커패시터(C21)가 급속하게 충전되고 접속부(B)가 하이 레벨을 갖기 때문에, PMOS 트랜지스터(M23)는 턴오프한다. 인에이블 신호(EN)가 하이 레벨을 갖기 때문에, 전원 회로(2)는 동작하기 시작한다.

전압 설정 신호(Vset)가 로우 레벨을 갖는 경우, PMOS 트랜지스터(M23)는 오프 상태이기 때문에, 인버터 회로(21)에는 저항(R22)을 통해 전원이 공급되고, 커패시터(C22)의 충전 시간이 길어진다. 전압 설정 신호(Vset)가 로우 레벨을 갖는 기간 내에 접속부(C)의 전압(VC)이 하이 레벨을 갖지 않으면, 신호(ENB)는 로우 레벨을 유지하고, 인에이블 신호(EN)는 하이 레벨을 유지하기 때문에, 전원 회로(2)는 동작을 계속한다.

도 7의 회로에서는, 인에이블 신호(EN)가 로우 레벨이고 전원 회로(2)의 동작이 정지되면, 신호(ENB)는 하이 레벨을 갖고 PMOS 트랜지스터(M21)는 턴오프된다. 이 때문에, 도 7의 회로에서는 도 5의 경우에 계속해서 PMOS 트랜지스터(M21)와 공핍형 NMOS 트랜지스터(M22)를 통과하는 전류를 차단할 수 있다. 따라서, 스탠바이 기간 동안의 소비 전류를 저감할 수 있다.

따라서, 본 발명의 제1 실시형태에 따르면, 반도체 장치의 판정 회로(3)는 전압 설정 신호(Vset)가 인가되는지의 여부를 판정한다. 판정 회로(3)는 전압 설정 신호(Vset)의 존재를 판정하면, 하이 레벨의 인에이블 신호(EN)를 출력하여 전원 회로(2)를 작동시킨다. 한편, 판정 회로(3)는 전압 설정 신호(Vset)가 존재하지 않는다고 판정하면, 로우 레벨의 인에이블 신호(EN)를 출력하여, 전원 회로(2)의 동작을 정지시킨다. 이런 식으로, 인에이블 신호가 입력되는 별도의 외부 단자를 반도체 장치에 설치할 필요 없이 반도체 장치의 단자 수를 줄인다.

판정 회로(3)는 입력 전압(Vin)이 입력된 직후의 시각 t0과 시각 t1 사이의 미리 정해진 제2 시간에 디세이블 신호를 생성하여 전원 회로(2)에 출력한다. 그렇기 때문에, 전압 설정 신호(Vset)가 출력되는 전에 전원 회로(2)가 작동하는 것을 막을 수 있어, 잘못된 출력 전압(Vout)의 출력을 방지할 수 있다. 더욱이, 전압 설정 신호(Vset)의 듀티 사이클을 100%까지 사용할 수 있다.

전술한 제1 실시형태에서는 전원 회로(2)가 비동기 정류 방식의 승압형 스위칭 조절기인 것으로 설명하였다. 그러나, 이것은 일례일 뿐이며, 이와 다르게 전원 회로(2)가 동기 정류 방식의 승압형 스위칭 조절기일 수도 있다. 이 경우, 다이오드(D1)를 동기 정류용 PMOS 트랜지스터로 대체할 수도 있고, 그 동기 정류용 트랜지스터의 게이트에는 스위칭 트랜지스터(M1)의 게이트 신호의 신호 레벨이 반전된 신호가 공급될 수 있어, 동기 정류용 트랜지스터는 스위칭 트랜지스터(M1)와 상반된 스위칭 동작을 수행한다.

일 실시형태에 있어서, 전원 회로(2)는 제1 실시형태에서와 같이 승압형 스위칭 조절기가 아니라, 강압형 스위칭 조절기나, 반전형 스위칭 조절기일 수도 있다. 다른 실시형태에서는, 전원 회로(2)가 시리즈 조절기 등의 선형 조절기를 포함할 수도 있다. 이 경우, 전원 회로(2)는 제어 전극에 인가된 제어 신호에 따라 동작을 수행하여 출력 전압(Vout)을 제어하는 출력 트랜지스터를 포함할 수 있고 오차 증폭 회로(12)는 듀티/전압 변환 회로(11)로부터의 참조 전압(Vr)과 그 출력 전압(Vout)에 비례한 피드백 전압(Vfb)과의 전압차를 증폭하도록 구성된다. 오차 증폭 회로(12)가 생성한 오차 전압(Ve)에 기초하여, 출력 전압(Vout)이 미리 정해진 전압으로 유지되도록 출력 트랜지스터의 전류 출력을 제어할 수 있다.

소정의 실시형태에 대하여 본 발명을 상세하게 설명하였지만, 이하의 특허청구범위에 기재하여 정해지는 발명의 범위와 기술 사상 내에서 변형 및 변경이 가능하다.

본 출원은 2009년 3월 17일에 출원한 일본 우선권 출원 제2009-064448호에 기초하며, 이 우선권 출원의 전체 내용은 인용에 의해 본 명세서에 원용된다.

Claims

반도체 장치에 있어서,
입력 전압이 인가되는 입력 단자와,
출력 전압이 취득되는 출력 단자와,
외부로부터 상기 반도체 장치에 인가되는 전압 설정 신호의 듀티 사이클에 대응하는 값을 갖는 출력 전압을 상기 입력 전압으로부터 생성하도록 구성된 전원 회로 유닛과,
상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 미리 정해진 신호 레벨을 갖는지의 여부를 판정하도록 구성된 판정 회로 유닛
을 포함하고,
상기 판정 회로 유닛은 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖지 않는다고 판정할 경우, 상기 전원 회로 유닛을 작동시키고, 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖는다고 판정할 경우, 상기 전원 회로 유닛의 동작을 정지시키는 것인 반도체 장치.
제1항에 있어서, 상기 판정 회로 유닛은 상기 입력 단자에 입력 전압의 인가가 시작되고 나서 미리 정해진 제2 시간 동안 상기 전원 회로 유닛의 동작을 정지시키는 것인 반도체 장치.
제1항 또는 제2항에 있어서, 상기 전원 회로 유닛은,
자신의 제어 전극에 인가된 제어 신호에 따라 상기 출력 전압을 제어하도록 구성된 출력 트랜지스터와,
상기 전압 설정 신호의 듀티 사이클을 전압으로 변환함으로써 참조 전압을 생성하도록 구성된 듀티/전압 변환 회로 유닛과,
상기 출력 단자에서의 출력 전압에 비례한 피드백 전압이 상기 참조 전압과 같아지게 상기 출력 트랜지스터를 제어하도록 구성된 제어 회로 유닛
을 포함하는 것인 반도체 장치.
제3항에 있어서, 상기 출력 트랜지스터는 상기 제어 전극에 인가된 제어 신호에 따라 스위칭 동작을 수행하며,
상기 전원 회로 유닛은 상기 출력 트랜지스터의 스위칭 동작에 의해 상기 입력 전압이 충전되는 인덕터와, 상기 출력 트랜지스터가 턴오프될 경우 상기 인덕터를 방전하도록 구성된 정류 소자를 포함하고,
상기 제어 회로 유닛은 상기 피드백 전압이 상기 참조 전압과 같아지게 상기 출력 트랜지스터의 스위칭 동작을 제어하도록 구성된 스위칭 조절기를 포함하는 것인 반도체 장치.
제3항에 있어서, 상기 듀티/전압 변환 회로 유닛은 상기 전압 설정 신호가 인가되는 로우패스 필터를 포함하는 것인 반도체 장치.
제1항 또는 제2항에 있어서, 상기 출력 전압은 상기 출력 단자를 통해 발광 다이오드에 인가되는 것인 반도체 장치.
제6항에 있어서, 상기 전원 회로 유닛은 상기 전압 설정 신호의 듀티 사이클에 따라서 상기 발광 다이오드의 휘도를 조정하도록 구성되는 것인 반도체 장치.
제1항 또는 제2항에 있어서, 상기 판정 회로 유닛은,
제1 커패시터와,
상기 제1 커패시터를 상기 입력 단자에 인가된 입력 전압으로 충전하도록 구성되고, 상기 입력 전압이 입력 단자에 인가되지 않는 경우에는 상기 제1 커패시터를 방전하도록 구성된 제1 충전/방전 회로와,
제2 커패시터와,
상기 전압 설정 신호의 신호 레벨에 따라 상기 제2 커패시터를 충전 또는 방전하도록 구성되고, 상기 제1 커패시터의 단자 전압에 따라서 상기 제2 커패시터의 충전 속도를 변경하도록 구성된 제2 충전/방전 회로와,
상기 제2 커패시터의 단자 전압을 2치화함으로써, 상기 전원 회로 유닛의 작동을 제어하기 위한 신호를 생성하도록 구성된 2치화 회로와,
상기 제2 커패시터의 방전 결과로서 상기 2치화 회로의 출력 신호의 신호 레벨이 반전되면 상기 2치화 회로의 출력 신호의 신호 레벨을 유지하도록 구성되며, 상기 전압 설정 신호의 신호 레벨에 따라 상기 입력 전압으로 상기 제2 커패시터를 충전함으로써 상기 2치화 회로의 출력 신호의 신호 레벨을 유지하는 유지 회로
를 포함하고,
상기 제2 충전/방전 회로는 상기 제1 커패시터의 단자 전압이 미리 정해진 값을 초과할 경우 상기 제2 커패시터의 충전 속도를 저하시키도록 구성되는 것인 반도체 장치.
반도체 장치의 동작을 제어하는 방법에 있어서,
외부로부터 상기 반도체 장치에 인가된 전압 설정 신호의 듀티 사이클에 대응하는 값을 갖는 출력 전압을, 상기 반도체 장치의 입력 단자에 인가된 입력 전압으로부터 상기 반도체 장치의 출력 단자에 생성하는 단계와,
상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 미리 정해진 신호 레벨을 갖는지의 여부를 판정하는 판정 단계와,
상기 판정 단계에서 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖지 않는다고 판정할 경우 상기 반도체 장치의 출력 단자에 출력 전압을 공급하는 단계와,
상기 판정 단계에서 상기 전압 설정 신호가 미리 정해진 제1 시간 이상 계속 상기 미리 정해진 신호 레벨을 갖는다고 판정할 경우 상기 출력 단자에 출력 전압을 공급하지 않는 단계
를 포함하는 반도체 장치의 동작 제어 방법.
제9항에 있어서, 상기 입력 단자에 입력 전압의 인가가 시작되고 나서 미리 정해진 제2 시간 동안 상기 출력 단자에 출력 전압을 공급하지 않는 단계를 더 포함하는 반도체 장치의 동작 제어 방법.
제9항 또는 제10항에 있어서, 상기 출력 단자를 통해 발광 다이오드에 출력 전압을 인가하는 단계를 더 포함하고, 상기 발광 다이오드의 휘도는 상기 전압 설정 신호의 듀티 사이클에 따라서 조정되는 것인 반도체 장치의 동작 제어 방법.