DE3307568A1 - Anordnung und verfahren zur schnellen analog-digital-umwandlung - Google Patents

Description

RCA 76 060 Ks/Ri

U.S. Serial Nos. 354,204-/413,4-22

Piled: March 3/August 31, 1982

RGA Corporation New York, N.T., V.St.v.A.

Anordnung mid Verfahren zur schnellen An alo g-Digital-Umwandlung

Die Erfindung betrifft eine Anordnung und ein Verfahren zur Umwandlung analoger Daten in Digitalform und bezieht sich insbesondere auf Analog/Digital-Wandler, in denen die Bits des Digitalwortes sequentiell entwickelt werden.

Die Geschwindigkeit, mit der analoge Signale in entsprechende Digitalwörter umgewandelt werden können, ist begrenzt durch die Geschwindigkeit, mit welcher Signale verglichen werden können. Es gibt derzeit Analog/Digital-Wandler (A/D-Wandler), in denen durch sogenannte "Blitzumwandlung" (Flash Conversion) sehr hohe Umwandlungsgeschwindigkeiten erreicht werden. In einem solchen Blitzwandler wird für jeden möglichen Ausgangszustand ein gesonderter Vergleicher verwendet, wobei eine entsprechende Anzahl analoger Vergleichsspannungen entwickelt werden muß. Das heißt, ein A/D-Wandler für N Bits benötigt 2 -1 Vergleicher und 2 -1 Vergleichsspannungen. So erfordert z.B. ein 8-Bit-Blitzwandler 255 Vergleicher, deren jeder das Analogsignal mit einem Teil m/256 der Referenzspannung vergleicht (wobei m eine ganze Zahl aus der Zahlenreihe 1 bis 255 ist). Digitale Kombinations-

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Logikschaltungen entwickeln das resultierende 8-Bit-Digitalwort aus den digitalen Ausgangspegeln der 255 Vergleicher.

Blitzwandler erzeugen einen neuen digitalen Abfragewert für jede Periode eines Abfrage-Taktsignals. Wegen der erforderlichen Vielzahl von Vergleichern und Vergleichsspannungen benötigen Blitzwandler sehr viel Platz auf einer integrierten Schaltung. Hierdurch wird die integrierte Schaltung teurer und schwieriger herzustellen. Außerdem können solche Blitzwandler für ihren Betrieb beträchtliche Mengen an elektrischer Leistung verbrauchen.

Andererseits benötigen A/D-Wandler, die nach der Methode der schrittweisen Näherung arbeiten, nur einen Vergleicher und bestimmen die Bits des Digitalworts zeitlich nacheinander. Wenn die Bits bestimmt sind, werden sie einem Digital/Analog-Wandler (D/A-Wandler) in einer Rückkopplungsverbindung angelegt, um die Vergleichsspannung für das nächste Bit zu entwickeln. Diese mit schrittweiser Näherung arbeitenden "iterativen" A/D-Wandler sind viel langsamer als die erwähnten Blitzwandler, weil für jede volle Umwandlung N Taktperioden erforderlich sind, so daß die Umwandlungsgeschwindigkeit nur 1/N der Taktfrequenz beträgt.

Die Aufgabe der Erfindung besteht darin, ein System zur A/D-Umwandlung anzugeben, welches mit weniger Vergleichern und Vergleichsspannungen auskommt und dennoch für jede Periode der Abfrage-Taktfrequenz einen neuen digitalen Abfragewert liefert. Die wesentlichen Merkmale einer Anordnung und eines Verfahrens zur Lösung dieser Aufgabe gemäß der Erfindung sind in den Patentansprüchen 1 und 11 aufgeführt. Vorteilhafte Ausgestaltungen sind in jeweiligen Unteransprüchen gekennzeichnet.

Gemäß der Erfindung enthält eine Anordnung zur Analog/

Digital-Wandlung eine Abfrageeinrichtung, die an einzelnen Ausgängen Abfragewerte eines analogen Signals liefert, welche mit Hilfe eines Taktsignals verzögert sind. Eine Speichereinrichtung empfängt Bitsignale, die durch eine Vielzahl von Vergleichern abhängig von den abgefragten Analogsignalen und von jeweiligen Referenzsignalen erzeugt werden. Die Referenzsignale werden ihrerseits abhängig von den gespeicherten Bitsignalen entwickelt. Eine Ausgangseinrichtung entwickelt das Digitalwort aus den von den Vergleichern erzeugten Bitsignalen.

Die Erfindung wird nachstehend an Ausfuhrungsbeispielen anhand von Zeichnungen näher erläutert.

Figuren 1 und 5 zeigen, teilweise in Blockform, erfindungsgemäße Anordnungen;

Figuren 2 und 7 zeigen jeweils Signalverläufe zur Veranschaulichung des Betriebs der Anordnung nach Fig. 1 bzw. nach Fig. 5;

Fig. 3 ist ein Schaltbild eines Teils der Anordnung nach Fig. 1;

Fig. M- ist ein Flußdiagramm des Betriebs der Anordnung nach Fig. Λ ;

Fig. 6 zeigt schematisch die Energieniveaus der Elektronen unter einer mit unfestem Potential betriebenen Elektrode in der Anordnung nach Fig. 5.

Das in der Fig. 1 dargestellte Ausführungsbeispiel der Erfindung ist ein A/D-Wandler, der ein Analogsignal in ein 4—Bit-Digitalwort innerhalb einer Zeitspanne umwandelt, die durch vier Perioden eines Abfragetaktsignals CS bestimmt ist. Während jeder Taktperiode wird an Parallel-Bitausgängen, die mit B1 bis B8 bezeichnet sind, ein 4—

· β ι

» P β» Dt

Bit-Digitalwort entwickelt, das den Betrag des Analogsignals darstellt, welches vier Taktperioden vorher an den Analogeingang 110 angelegt wurde. Dieses Analogsignal sei z.B. ein analoges Videosignal.

Obwohl für eine vollständige Digital/Analog-Umwandlung vier Taktperioden benötigt werden, erscheinen die ausgangsseitigen digitalen Abfragewerte an den Ausgangsklemmen B1 bis B8 mit der Wiederholfrequenz des Taktsignals.

Dies ist deswegen so, weil während jeder Taktperiode vier Umwandlungen erfolgen, d.h. es werden in paralleler Weise vier getrennte Vergleiche durchgeführt,- um folgende Bits zu erzeugen: Das Bit für die höchstwertige Stelle (oberstes Bit oder MSB) des jeweils letzten (d.h. jüngsten) Abfragewertes des Analogsignals; das zweitoberste Bit des vorletzten Abfragewertes; das drittoberste Bit des drittletzten Abfragewertes; das Bit für die niedrigstwertige Stelle (unterstes Bit oder LSB) des viertletzten Abfragewertes des Analogsignals.

Die Arbeitsweise des A/D-Wandlers nach Fig. 1 sei im einzelnen anhand der in Fig. 2 dargestellten Wellenformen beschrieben. Ein Abfragetaktgeber 114· erzeugt das Taktsignal GS in einer Phase 01, die in Fig. 2b dargestellt ist, und in einer Phase 02, welche die invertierte Form der Phase 01 ist. Am Eingang der Anordnung befindet sich eine angezapfte analoge Verzögerungsleitung 112 in Form einer Ladungsübertragungsschaltung in MOS-Bauweise (Metall-Oxid-Balbleiter-Bauweise) mit mindestens vier Ausgangsanzapfungen, deren Abstände einander gleich sind und jeweils einer Periode des Abfragetaktsignals entsprechen. Die Verzögerungsleitung 112 fragt das an der Eingangsklemme 110 vorhandene Analogsignal während derjenigen Zeit ab, in welcher das Taktsignal 01 hoch ist, indem ein erster interner Schaltungsknoten auf die Spannung des Analogsignals aufgeladen wird. Wenn die Phase 01 des Taktsignals niedrig und die Phase 02 hoch

* · · 11 * U W (ί

I ·· «<t te V WW

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wird, dann wird die am ersten internen Knoten vorhandene Ladung an einen zweiten internen Knoten übertragen.

Die Verzögerungsleitung 112 enthält eine Vielzahl solcher ersten und zweiten internen Knoten, entlang denen die· Ladung abhängig vom Taktsignal GS übertragen wird. Jede Ausgangsanzapfung empfängt das abgefragte Analogsignal von einem der ersten internen Knoten, wenn die Taktphase 01 hoch ist, und von einem entsprechenden Exemplar der zweiten internen Knoten, wenn die Taktphase 02 hoch ist. Deswegen ist das an jeder Ausgangsanzapfung gelieferte abgefragte Analogsignal während beider Hälften der Taktperiode vorhanden. Der analoge Spannungsabfragewert "bewegt" sich mit aufeinanderfolgenden Perioden des Taktsignals CS über die Anzapfungen T1 bis TA.

Der in einer ersten Taktperiode erscheinende Analogwert wird also abgefragt und während dieser Taktperiode an der ersten Anzapfung T1 gehalten, während der zweiten Taktperiode an der zweiten Anzapfung T2, während der dritten Taktperiode an der dritten Anzapfung T3, usw.. In der Fig. 2a ist.als Beispiel ein Analogsignal dargestellt, das während der Taktperiode 2 den Wert "7", während der Taktperiode 3 denWert "14-" und während der Takt-Perioden 1 und 4· bis 7 den Wert "0" hat. Die Folge der diesem Analogsignal entsprechenden Abfragewerte erscheint an der Anzapfung T1, wie es in der Fig. 2c dargestellt ist. Diese Folge läuft bei aufeinanderfolgenden Perioden des Abfragetaktes GS entlang der Verzögerungsleitung 112 zu den aufeinanderfolgenden Anzapfungen T2, T3 und T4-, wie es die Figuren 2d, 2e und 2f veranschaulichen.

Das unterste Bit (LSB) des digitalen Abfragewertes hat den Stellenwert 2 =1, das nächsthöhere Bit den Stellenwert 2¹=2, usw. bis zum obersten Bit (MSB), das den Stellenwert 2^=8 hat. Aus Gründen der Anschaulichkeit werden in den Zeichnungen und in der nachfolgenden Beschreibung

» * β * ♦ O

• m 9 «ι · # · *

α β

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für die verschiedenen SctLaltiingselemente Buchstabenabkürzungen verwendet (C für Vergleicher, SR für Schieberegister, B für Bitausgänge und D/A für Digital/Analog-Wandler), denen jeweils eine Zahl nachgestellt ist, die dem dezimalen Gewicht (Stellenwert) desjenigen Bits entspricht, an dessen Erzeugung sie jeweils beteiligt sind. So erzeugen z.B. die Elemente C8, SR-8, B8 und D/A-8 das oberste oder höchstwertige Bit (MSB), das bei dem hier als Beispiel beschriebenen 4-Bit-System das Dezimalgewicht 8 hat.

Vier Vergleicher C8, C4, C2 und C1 empfangen an ihren .nicht-invertierenden .Eingängen die abgefragten Analogwerte von den Anzapfungen T1, T2, T3 und T4-. Der Ver- gleicher C8 bestimmt das oberste Bit, der Vergleicher C4 das zweitoberste Bit, der Vergleicher C2 das drittoberste Bit und der Vergleicher C1 das unterste Bit (LSB) für die Digitalform der Abfragewerte. Jeder Vergleicher empfängt an seinem invertierenden Eingang eine Vergleichsspannung, die von einem digitalen Vergleichswort abgeleitet wird. Für jeden Vergleicher hat das digitale Wort einen hohen Pegel ("1") in der zu bestimmenden Bitstelle, einen niedrigen Pegel ("0") in allen niedrigerwertigen oder tieferliegenden Bitstellen (falls vorhanden) und die tatsächlichen Bitwerte ("1" oder "0") für alle höherwertigen oder darüberliegenden Bitsteilen (falls vorhanden). Die "tatsächlichen Bitwerte" sind hier diejenigen Werte oder Pegel der Bits eines DigitalWortes, die während vorangegangener Perioden des Abfragetaktes als Teil des sequentiellen Umwandlungsprozesses entwickelt wurden.

Zu diesem Zweck werden die an den Ausgängen der Vergleicher erscheinenden Bitsignale mit Hilfe des Taktsignals CS in zugeordnete Schieberegister SR-8, SR-4 und SR-2 eingespeichert. Im einzelnen gelangen die Bitsignale vom Vergleicher C8 zu einem dreistufigen Schieberegister SR-8,

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die Bitsignale vom Vergleicher C4- zu einem zweistufigen Schieberegister SR-4- und die Bitsignale vom Vergleicher G 2 zu einem einstufigen Schieberegister SR-2. Für das unterste Bit, das vom Vergleicher C1 direkt entwickelt wird, ist keine Speichereinrichtung erforderlich.

Die einzelnen Bits des digitalen Abfragewertes werden während aufeinanderfolgender Taktintervalle in der Reihenfolge abnehmenden Stellenwertes entwickelt, d.h. zuerst das oberste Bit, dann das zweitoberste Bit, usw. bis zum untersten Bit. Dementsprechend haben die Schieberegister für die einzelnen Bits eine Länge, die sich von Bit zu Bit mit zunehmendem Stellenwert um jeweils eine Stufe erhöht, d.h. dem untersten Bit für B1 ist kein Schieberegister zugeordnet, dem nächsthöheren Bit für B2 ist ein einstufiges Schieberegister zugeordnet, usw. bis zum obersten Bit für B8, dem ein dreistufiges Schieberegister zugeordnet ist. Infolgedessen sind Bits, die dem gleichen analogen Abfragewert entsprechen, immer eine gleiche Anzahl an Schieberegisterstufen von den Ausgangsklemmen B8, B4·, B2 und B1 entfernt, so daß dort ein digitales 4—Bit-Abfragewort in Parallelform entwickelt wird. Jede der Ausgangsklemmen B8, B4- und B2 ist mit dem Ausgang der letzten Schiebestufe des ihr zugeordneten Schieberegisters verbunden.

Das heißt in anderen Worten, die Anzahl der Taktperioden um welche die digitale Verzögerung in den jeweiligen Schieberegistern erfolgt, ist so gewählt, daß die Gesamtanzahl von Taktperioden der durch die analoge Verzögerungsleitung 112 und durch die Schieberegister SR eingeführten Verzögerung für jedes Bit die gleiche ist. Wenn I eine ganze Zahl und 2Γ das Gewicht des in einem gegebenen Schieberegister gespeicherten Bitsignals ist, dann hat dieses Schieberegister I Schiebestufen. Ist J eine ganze Zahl, welche die Anzahl von Taktperioden der einer Ausgangsanzapfung der Verzögerungsleitung 112 zu-

β β β

» β O »

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geordneten Verzögerung darstellt, dann ist die Summe I-tJ für irgendein Bit, welches die ihm zugeordnete Anzapfung und das ihm zugeordnete Schieberegister durchläuft, genauso groß wie die entsprechende Summe für jedes andere Bit. So wird beispielsweise das oberste Bit um 4- Taktperioden verzögert, nämlich um eine Periode in der Verzögerungsleitung 112 und um 3 Perioden im Schieberegister SR-8; und das unterste Bit wird um 4- Taktperioden in der Verzögerungsleitung 10 und dann in keinem Schieberegister mehr verzögert. Das heißt, die Summe I+J ist bei der Ausführungsform nach Pig. 1 immer gleich 4.

Die Vergleichsspannungen für die invertierenden Eingänge der Vergleicher 08, 04, 02 und 01 werden durch zugeordnete Digital/Analog-Wandler D/A-8, D/A-4-, D/A-2 und D/A-1 erzeugt. Jeder D/A-Wandler empfängt tatsächliche Bitwerte (Einsen und Nullen) an seinen bewerteten oder gewichteten Eingangsanschlüssen, die mit 8, 4, 2 und 1 entsprechend den geweiligen Gewichten oder Bitstellen bezeichnet sind. Jeder D/A-Wandler empfängt eine "1" an dem Eingangsanschluß, welcher derjenigen Bitstelle entspricht, für die er eine Vergleichsspannung liefert; an den jeweils niedrigerwertigen Eingängen empfängt er Nullen und an den jeweils höherwertigen Eingängen tatsächliche Bitwerte.

Der Wandler D/A-2 beispielsweise erzeugt die Vergleichsspannung für das zweite Bit (Gewicht 2). Somit empfängt der Eingangsanschluß "2" dieses Wandlers eine "1", und der Eingangsanschluß "1" empfängt eine "0". Der Eingangsanschluß "4" des Wandlers D/A-2 empfängt den vorher be- stimmten tatsächlichen Wert des mit "vier"gewichteten Bits von der vorletzten Stufe des Schieberegisters SR-4, und der Eingangsanschluß "8" empfängt den vorher bestimmten tatsächlichen Wert des mit "acht"gewichteten Bits von der vorletzten Stufe des Schieberegisters SR-8. Die Wandler D/A-8, D/A-4 und D/A1 sind in entsprechender Weise angeschlossen.

Die vorstehend beschriebene Arbeitsweise ist in der Fig. und in der nachstehenden Tabelle I verdeutlicht· In dieser Tabelle sind die an verschiedenen Punkten der Anordnung nach Fig. 1 erscheinenden Digitalsignale aufgelistet.

	Taktperiode	1	TABELLE I	0	0	1000	000	3	•	1	3/A-Wandler:	1000	M-	5	6	Schieberegistern:	010 "	001	7
		2	0	0	0100	00	1	1000	0100				100	11	01
10	Bitsignale der Vergleicher:	0	0	0010	0	0	0100	0010	0	0	0	10	1	1	0
	G8	0	0	0001	O	0010	0001	1	0	ο ·	0			0
	04-	Digitalwörter		in den	0001		1	1	0		1000	1000	0
	02	000	0000	000		0000	0	1	0	1000	0100	0100	0
	01	00	00	0000				1100	1110	0010
15	Gespeicherte	0	0	0110	0111	1111	000
	SR-8	Eingangsworter der ]	0001			00
	SR-4-	D/A-8		0111	1110	0
	SR-2	D/A-4-	0000
	D/A-2	1000
20	D/A-1	0100
	Aussangswort:	0010
	B8,B4,B2,B1	0001
	0000
25

Die Vergleicher 08, 04, 02 und 01 erzeugen über die Taktperioden 1 bis 7 als Antwort auf die in den Figuren 2c, 2d, 2e und 2f dargestellten analogen Abfragewerte die in den Figuren 2g, 2h, 2i und 20 gezeigten Ausgangssignale. Diese Ausgangssignale der Vergleicher führen dazu, daß die Schieberegister SR-8, SR-4 und SR-2 die in der Tabelle I angegebenen Digitalwörter speichern, was seinerseits zur Erzeugung der ebenfalls in der Tabelle angegebenen Eingangswörter an den D/A-Wandlern führt. Im Ergebnis werden die Abfragewerte als digitale Ausgangswörter erzeugt, die

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• · ι ¹ ·»

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unten in der Tabelle I dargestellt sind und aus jeweils vier parallelen Bits bestehen. Die Figuren 2k, 21, 2m und 2n zeigen die Wellenform en an den Bitausgängen B8, B4, B2 und B1 entsprechend den in der Tabelle I angegebenen Ausgangswörtern.

Zur Realisierung der D/A-Wandler D/A-8, D/A-4, D/A-2 und D/A-1 können z.B. herkömmliche Widerstandsleitern aus Widerständen E und 2R verwendet werden, die gemäß der Pig· 3 aufgebaut sind. Wenn einer oder mehrere der niedrigergewichteten Biteingänge eines D/A-Wandlers ständig mit Masse G verbunden sind, um ein Signal des Binärwertes "O" zu empfangen, dann kann der untere Teil der R-2R-Leiterstruktur vereinfacht werden. Wenn z.B. die Struktur nach Fig. 3 für den Wandler D/A-2 verwendet wird, dann können der dem Masseanschluß G am nächsten liegende R-Widerstand und diejenigen beiden 2R-Widerstände, die an den "1"-Eingang und an Masse G angeschlossen sind, zu einem äquivalenten einzigen Widerstand mit dem Gewicht 2R kombiniert werden. Die größte Vereinfachung erfolgt bei dem D/A-Wandler für das oberste Bit (MSB), der zu einem einfachen Spannungsteiler aus zwei Widerständen gleichen Werts wird. Der dem untersten Bit (LSB) zugeordnete Wandler D/A-1 ist nicht in dieser Art zu vereinfachen.

Das Flußdiagramm nach Fig. 4 zeigt die Schritte beim Betrieb des A/D-Wandlers nach Fig. 1, wie er vorstehend beschrieben wurde. In einem Zeitintervall, das durch eine Periode des Abfragetaktes definiert ist, wird das Analogsignal (200) zum erstenmal abgefragt un d gehalten (202) und dann mit einem Analogsignal verglichen (204), das repräsentativ für den Wert des obersten Bits des Digitalwortes ist. Das aus diesem Vergleich resultierende Bit wird gespeichert (206). In jedem nachfolgenden Zeitintervall beginnt der Umwandlungsprozeß (202, 204, usw.) aufs Neue (208) für den jeweils dann vorhandenen Betrag

des Analogsignals, während der weitere Umwandlungsprozeß (210, 212, usw.) für die jeweils zuvor abgefragten und gehaltenen (202) Analogbeträge weitergeht. Dabei wird für jedes noch nicht vollständig entwickelte Digitalwort ein Analogsignal erzeugt, welches repräsentativ für die gewichtete Summe (210) der vorher erzeugten und gespeicherten Bits und der nächsttieferen Bits des Digitalwortes ist. Der bisher gehaltene analoge Abfragewert (202) wird dann mit dem die gewichtete Summe darstellenden Analogwert verglichen (212).

Wenn alle Bits eines gegebenen DigitalWortes, einschließlich des untersten Bits (LSB), noch nicht entwickelt worden sind (214-), dann wird der "Fein"-Zweig des Diagramms verfolgt. Das resultierende Bit wird gespeichert (216), und die Schrittfolge der Summenbildung (210) und des Vergleichs (212) wird für jedes in der Entwicklung befindlichen Digitalwortes wiederholt (220). Wenn alle Bits einschließlich des untersten Bits entwickelt sind (214), dann wird der "Ja"-Zweig des Diagramms verfolgt, d.h.

aus dem untersten Bit und den bisher entwickelten und gespeicherten Bits wird das Digitalwort erzeugt (218). Die Folge wiederholt sich (220),jeweils beginnend mit dem Schritt der Summenbildung (210), für jedes in Entwicklung befindliche Digitalwort.

Wie oben angedeutet, wird diese Folge von Schritten in jedem nachfolgenden Zeitintervall durchlaufen. Das heißt, zu jeder beliebigen Zeit wird das oberste Bit eines dem augenblicklichen Analogbetrag entsprechenden Digitalwortes entwickelt, und gleichzeitig wird dasjenige Digitalwort, dessen unterstes Bis entwickelt ist, fertiggestellt. Außerdem sind weitere Digitalwörter in verschiedenen Stufen der Entwicklung; in einem für ST Bits ausgelegten A/D-Wandler ist deren Anzahl N-2.

Bei der in Fig. 5 dargestellten Ausführungsform eines

A/D-Wandlers werden pipeline-artig geführte Daten durch parallele Ladungsübertragungskanäle in einer ladungsgekoppelten Schaltung (CCD) geschleust, um den oben beschriebenen Algorithmus der schrittweisen Näherung für die Umwandlung zu realisieren. Der differentielle Vergleich der Darstellung des eingangsseitigen Analogsignals in einem ersten Ladungsübertragungskanal mit einer Darstellung des quantisierten Analogsignals in einem zweiten Ladungsübertragungskanal plus einem bestimmten Versuchs-

ΪΟ bis in einem dritten Ladungsübertragungskanal erfolgt durch Subtraktion differentieller Ladung über eine Gateelektrode mit unfestem Potential, Zur Umwandlung des pipeline-artig austretenden digitalen Ausgangssignals des Wandlers aus den Vergleichera in Parallelbitform wird eine Gruppe zunehmend verkürzter Schieberegister verwendet.

Anhand der Pig. 5 sei nun im einzelnen der Algorithmus für die schrittweise Annäherung beschrieben, um von einem Standardpegel die Abfragewerte abzuleiten, die Anlaß für die negativen Komponenten der Spannung an den Pühlelektroden PG^, PGp, ... PG_n geben, die als Gateelektroden mit unfestem Potential betrieben werden ("unfeste" oder "schwimmende" Elektroden). Die positive Komponente der Spannung an der Elektrode PG_x, bei deren Betrieb als unfeste Pühlelektrode rührt von Ladungspaketen her, deren Amplitude repräsentativ für das Analogsignal aus der Quelle 14 ist und die durch eine Ladungsinjektionsstufe 12 eingebracht werden. Die negative Komponente der Spannung an der Elektrode PG^, bei deren Betrieb als unfeste Pühlelektrode rührt von negativen Ladungspaketen der Amplitude Q-g/2 her, die von einem Ladungsteiler 18-1 geliefert werden. Wenn das resultierende Gesamtpotential an der Elektrode PG^ negativ ist, liefert ein auf dieses Poten ti al ansprechender vergleichender Verstärker SA,. eine Ausgangsgröße, die anzeigt, daß die Amplitude eines negativen Ladungspakets aus der Abfrage des analogen Ein-

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gangssignals, das bei einem dem Pühlintervall vorangehenden Übergang des Taktsignals 0^ aus einem Speicherplatz unter der Elektrode IPGy, im Kanal 16 herausübertragen wird, nicht größer ist als ein negatives Ladungspaket der Amplitude Qß/2, das bei einem dem Pühlintervall vorangehenden gleichzeitigen Übergang des Taktsignals 0₂ in einen Speicherplatz unter der Elektrode PG- im Kanal 19-1 hineinübertragen wird. Dieses Anzeigesignal vom Verstärker SA- läuft durch eine digitale Verzögerungseinrichtung DD^.

Das verzögerte Anzeigesignal PSD. spannt dann die Gateelektrode G. auf Durchlaß, um das negative Ladungspaket in einen Drainanschluß am Ausgang des Ladungsübertragungskanals 19-1 verschwinden zu lassen, anstatt es während einer folgenden Taktperiode in den Partialsummen-Ladungs-Übertragungskanal 20-2 weiterzuschleusen. Tß-s Signal PSD. wird also an die Gateelektrode G- gelegt (ebenso wie entsprechende Signale PSD₂, ... PSD_n an Gatelektroden G2·,... Gn gelegt werden), um das Herauswerfen ("Dumping") von Ladung für den Partialsummen-Kanal zu steuern. Die Buchstabenabkürzung "PSD" steht für dieses "Partialsummen-Dumping". Das Signal PSD^ ist im Zeitdiagramm der Pig. 7 in ausgezogenen Linien dargestellt, auch das Signal PSD₂ ist gestrichelt auf derselben Zeitachse überlagert gezeigt.

Im vorstehend beschriebenen Pail, wo die Partialsummenladung aus dem Kanal 19-1 herausgeworfen wird, bewegt der Ladungsubertragungskanal 19-2 in der folgenden Taktperiode ein negatives Ladungspaket der Amplitude Qß/4· unter die Pühlelektrode PG₂, während der Ladungsubertragungskanal 20-2 kein Ladungspaket unter diese Elektrode bewegt. Das Ausgangssignal "0" von der digitalen Verzögerungseinrichtung DD. wird über ein (K-1)-Bit-Schieberegister SR-(n-i) als oberstes Bit (MSB) an den Ausgang des A/D-Wandlers geliefert, d.h. dieses Bit zeigt im beschriebenen Pail an, daß das Gewicht 2^²³""''' nicht Teil des quantisierten Analogsignals ist. Das Schiebe-

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register SR-(n-i) ist eines von insgesamt (n-1) Schieberegistern, die von Abschnitt zu Abschnitt des A/D-Wandlers immer um jeweils eine Stufe kurzer ausgelegt sind, bis zum einstufigen Schieberegister im vorletzten Abschnitt (nicht dargestellt) des Wandlers. Diese Schieberegister setzen das pipeline-artig geführte Ausgangssignal des Wandlers in Parallelform um. Die Schieberegister sind vorzugsweise ladungsgekoppelte Schaltungen (CCD-Register) vom Typ mit Oberflächenkanal, weil sich solche Register einfächer mit MOS-Feldeffekttransistorschaltungen in den vorangehenden Fühlverstärkern koppeln lassen.

Nun sei der !"all betrachtet, daß das verzögerte Ausgangssignal des Mihlverstärkers SA,, als Reaktion auf das Gesamtpotential der Elektrode 3J¹G,. negativ ist, womit angezeigt wird, daß das negative Ladungspaket aus der Abfrage des Analogsignals eine höhere Amplitude als Qß/2 hat. Dieses Anzeigesignal wird über das Schieberegister SR-(n-1) als oberstes Bit mit dem Binärwert "1" auf den Wandlerausgang gegeben. Das verzögerte Anzeigesignal vom Ausgang der digitalen Verzögerungseinrichtung DD^ wird auch auf die Gateelektrode G^, gekoppelt, wo es nunmehr das Herauswerfen von Ladung aus dem Ausgang des Ladungsübertragungskanals 19-1 verhindert. Somit wird diese nicht herausgeworfene negative Ladung der Amplitude Qjj/2 während der folgenden Taktperiode in den Partialsummen-Ladungsübertragungskanal 20-2 eingeschleust.

Während der folgenden Taktperiode ist unter die Pühlelektrode 5¹G₂ zur Erzeugung der negativen Komponente ihres gefühlten Potentials insgesamt eine negative Ladung bewegt worden, welche die Amplitude Q_R/4 oder 3Q_R/4 hat, de nachdem, ob der A/D-Umwandlungsprozeß eine "0" oder eine "1" für das oberste Bit bestimmt hat. Diese Potentialkomponente wird mit der auf das Analogsignal während des Fühlvorgangs ansprechenden Komponente subtraktiv'kombiniert, um ein Eingangssignal für den Fühlverstärker

> «β

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SAp zu liefern. Dieser Verstärker erzeugt am Ausgang eine "1" oder eine "0", je nachdem, ob Qg die Amplitude der negativen Ladung, welche eine negative Komponente des Potentials an der Elektrode 3TGo erzeugt, überschreitet oder nicht. Diese Ausgangsgröße wird durch eine digitale Verzögerungseinrichtung DD2 verzögert, um ein Signal PDS2 zu liefern, welches das Potential der Gateelektrode Gp steuert, um negative Ladung am Ausgang des Bezugspegel-Übertragungskanals 19-2 hinauszuwerfen, falls die erwähnte Ausgangsgröße den Binärwert "O" hat. Hat die Ausgangsgröße den Binärwert "1", dann wird das negative Ladungspaket nicht herausgeworfen und während der folgenden Taktperiode in den Partialsummen-Übertragungskanal 20-3 (nicht dargestellt) geschleust. Die verzögerte Ausgangsgröße von der digitalen Verzögerungseinrichtung DDp erfährt eine weitere Verzögerung im (n-2)-Bit-Schieberegister SR-(n-2), so daß das zweitoberste Bit des pipeline-artigen A/D-Wandlers parallel mit dem obersten Bit erzeugt wird. Dieses Bit zeigt mit seinem Wert an, ob das Gewicht 2 im

quantisierten Analogsignal enthalten ist oder nicht.

Der hier beschriebene Vorgang der schrittweisen Annäherung wiederholt sich über Jeden nachfolgenden Abschnitt des A/D-Wandlers. Der n-te und letzte Abschnitt des Wandlers liefert das unterste Bit direkt von der digitalen Verzögerungseinrichtung DD_n. Dieses Bit zeigt an, ob das Gewicht 1 im quantisierten Analogsignal enthalten ist oder nicht. Falls das quantisierte Analogsignal nicht als Ausgangssignal vom A/D-Wandler benötigt wird, kann der Ausgang des Ladungsübertragungskanals 19-ώ direkt in einen Drainanschluß entleert werden, so daß man weder die Gatestruktur G₁₃ noch den Weg zu einer letzten Ladungskombination für den Eingang eines weiteren Ladungsübertragungskanals 20-(n+i) braucht.

Die Arbeitsweise des hier beschriebenen A/D-Wandlers unterscheidet sich von derjenigen eines gewöhnlichen, mit

• *

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schrittweiser Annäherung arbeitenden Wandlers dadurch, daß die Vergleiche mit binärgewichteten Bruchteilen eines Bezugspegels nicht zeitlich hintereinander durchgeführt werden, sondern daß eine Vielzahl η von Vergleichen gleichzeitig für η aufeinanderfolgender Abfragewerte vorgenommen werden. Hierdurch läßt sich eine hohe Umwandlungsgeschwindigkeit erreichen.

In der Anordnung nach Fig. 5 wird eine sogenannte Selbstnullung bei abwechselnden Exemplaren der durch den A/D-Wandler geschleusten Abfragewerte durchgeführt. Hierdurch wird die Geschwindigkeit der A/D-Umwandlung bzw. die effektive Abfragefrequenz halb so groß wie die Frequenz der den Ladungsübertragungskanälen des A/D-Wandlers angelegten Taktsignale. Eine der Taktfrequenz gleiche effektive Abfragefrequenz für das analoge Eingangssignal bekommt man, wenn man zwei A/D-Wandler nach Fig. 5 im Zeitmultiplex arbeiten läßt, indem man die in ihnen verwendeten komplementären Einphasen-Taktsignale den beiden Wandlern in entgegengesetzter Phase anlegt. Jedoch bringt die gesamte Umwandlungszeit für die η-Bits am Wandlerausgang eine Verzögerung oder Latenzzeit gleich dem η-fachen derjenigen Zeit, die zum Erhalt jedes Bits bei der Umwandlung benötigt wird. So wäre z.B. bei einem 8-Bit-Wandler in CCD-Bauweise mit vier Stufen pro Abschnitt die Latenzzeit gleich 1,6 Ais, wenn eine Taktfrequenz von 20 MHz verwendet und das Analogsignal von der Quelle 14- mit einer Frequenz von 10 MHz abgefragt würde.

Bei der nachfolgenden Beschreibung näherer Einzelheiten der Ladungsübertragung im A/D-Wandler nach Fig. 5 sei vorausgesetzt, daß das Halbleitersubstrat, in welchem sich die Ladungsübertragungskanäle befinden, so orientiert ist, daß die Gateelektroden über den Kanälen liegen.

Die Fig. 5 zeigt den ersten, den zweiten und den letzten von insgesamt "n" Abschnitten eines A/D-Wandlers in CCD-Bauweise, wobei "n" die Anzahl der Bits ist, in welche

der A/D-Wandler das Analogsignal auflöst. Um sowohl eine hohe Auflösung als auch eine hohe Abfragefrequenz zu erreichen, wird der Datenfluß im Wandler nach J¹Ig. 5 pipeline-artig unter Verwendung von CCD-Schieberegistern geführt, um die Ausgabe aus den aufeinanderfolgenden Wandlerabschnitten, die different!eile Ladungssubtraktion
an den unfesten Elektroden und die selbstnullenden Hochgeschwindigkeits-Pühlverstärker zu synchronisieren.

Die differentielle Ladungssubtraktion an den unfesten
Elektroden, die im folgenden ausführlich zu beschreiben
ist, wird durch Verwendung komplementärer Einphasen-Takt-. signale erleichtert. Eine Einphasen-Taktsteuerung eines
CCD-Kanals erfolgt durch Anlegen einer einzigen Phase

eines rechteckwellenfönnigen Taktsignals an abwechselnde Exemplare der paarweise zusammengehörenden Speicher- und Übertragungselektroden und durch Anlegen eines Referenz-Gleichspannungspotentials V-gjj-g, an die dazwischenliegenden Exemplare der Speicher- und übertragungselektroden.

Es ist zweckmäßig, das Potential Vrej» im wesentlichen
gleich dem Mittelwert des rechteckwellenförmigen Taktsignals zu machen, um in j'edem CCD-Kanal Potentialbedingungen zu schaffen, die den Bedingungen in einer gewöhnlichen zweiphasig gesteuerten Anordnung ähnlich sind. Komplementäre Einphasen-Taktsignale werden geliefert, indem man die rechteckwellenförmigen Taktsignale für jeweils
zwei CCD-Kanäle zueinander gegenphasig macht, so daß das eine Taktsignal hohen Pegel hat, wenn das andere niedrig ist, und umgekehrt.

Die unfeste Elektrode wird periodisch auf das Referenzpotential V_RE]p geklemmt, was eine Maßnahme zur Wiederherstellung des Gleichstrompegels in Vorbereitung der
Selbstnullung ist. Um die Selbstnullung zu ermöglichen,

legt ein Multiplexer 10 bei abwechselnden Perioden des

Taktsignals 0^ ein Signal mit dem Pegel 0 an eine Ladungsinjektionsstufe 12, und in den jeweils nachfolgenden Pe-

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rioden des Taktsignals 0₂ legt ein Multiplexer 11 ein Signal mit dem Pegel O an eine Ladungsinjektionsstufe 13. Diese beiden Nullpegel-Signale "bringen die Ladungsinjektionsstufen 12 und 13 in einen Zustand, bei welchem keine Ladung in die ihnen nachgeschalteten Ladungsübertragungskanäle injiziert wird, so daß leere Energie- oder Potentialgruben durch die nachgeschalteten Kanäle übertragen werden. Wenn die Ladungsinjektionsstufen 12 und 13 nach dem sogenannten Einfüll- und Ausgießprinzip arbeiten (fill-and-spill), dann kann die Injektion von Ladung durch die Multiplexer 10 und 11 dadurch verhindert werden, daß man eine sehr negative Spannung zum Anlegen an die Stufen 12 und 13 wählt. Alternativ können die Multiplexer 10 und 11 auch einfach dadurch realisiert werden, daß man wahlweise die Einfüllimpulse am SoureeanSchluß der nach dem Einfüll- und Ausgießprinzip arbeitenden Ladungsinjektionsstufe sperrt.

Bei abwechselnden Perioden des Taktsignals 0^, wenn der Multiplexer 10 die Signalquelle 14- auswählt, ist die analoge Signalspannung von einer Referenzkomponente %υ^^ begleitet. Vj^jj-, ist diejenige Spannung, bei welcher die LadungsinJektionsstufe 12 an der Grenze ist, ab welcher sie keine Ladung mehr injiziert.

Während der Taktperioden, die zwischen den Taktperioden liegen, in denen die Selbstnullung erfolgt, wählt der Multiplexer 10 die analoge Eingangssignalspannung von der Quelle 14 zur Beaufschlagung der LadungsinJektionsstufe 12 aus, und der Multiplexer 11 wählt einen Standardspannungspegel von einer Quelle 15 zur Beaufschlagung der Ladungsinjektionsstufe 13. Der Standardspannungspegel ist doppelt so hoch wie eine Gleichspannung ^j^s» bei welcher es sich um diejenige Grenzspannung handelt, ab welcher die Ladungsinjektionsstufe 13 keine Ladung mehr injiziert. Die Spannung V^jj-jsj-q entspricht dem Wert der von der Analogsignalquelle 14 gelieferten Spannung V^u^, welche diejenige

6 *

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sein soll, bei der das digitale Ausgangssignal des A/D-Wandlers als oberstes Bit eine "1" und in allen niedrigerwertigen Bitpositionen jeweils eine "O" enthält. Die erwähnte Standardspannung muß etwas niedriger sein als die Spannung, die beim Anlegen an irgendeine der Ladungsinjektion sstuf en 12 und 13 gerade nicht mehr in der Lage ist, das Überlaufen der ersten Potentialgrube in den nachfolgenden Ladungsübertragungskanal zu bewirken. Die Differenz zu dieser Spannung sollte mindestens Vjjujjj betragen. Viel geringer sollte die Standardspannung nicht sein, weil dann der Vergleicherfehler bei den Vergleichsvorgängen bei der A/D-Umwandlung verschlimmert wird.

Die Ladungsinjektionsstufe 12 injiziert negative Ladungspakete, die abwechselnd den Wert 0 und einen variablen Amplitudenwert Qg+Qn haben, in einen "Analogsignal"-Ladungsubertragungskanal 16, über welchem eine Vielzahl η von "unfesten" Fühlelektroden FG^, FG2, ... FG_n angeordnet ist. Q₀ ist die dem Eingangspegel ^m-j, zugeordnete Ladung, und Qg ist diejenige Ladung, die dem über V·^·^-^ hinausgehenden Teil der Analogsignalspannung zugeordnet ist. Der Ladungsübertragungskanal 16 wird einphasig taktgesteuert, wobei den Elektroden, die nicht auf VrEF liegen, jeweils dieselbe Taktphase 0^ angelegt wird.

Der Ladungsübertragungskanal 16 ist in der Fig. 5 in ganz abstrahierter Form dargestellt. Von den Elektroden sind nur (jeweils gestrichelt) die unfesten Elektroden und diejenigen Speicherelektroden dargestellt, die unmittelbar vor und nach jeder gezeigten unfesten Elektrode liegen. Dies soll die zeitliche Beziehung der einphasigen Taktsteuerung zwischen den verschiedenen Ladungsübertragungskanal en andeuten, die jeweils durch gerade Linien dargestellt sind.

Die anderen Ladungsübertragungskanale unter den jeweiligen unfesten Fühlelektroden (so liegen z.B. die Kanäle

19-2 und 20-1 -unter der Elektrode FG₂) weiten mit einer Einphasen-rTaktsteuerung betrieben, die komplementär zur Einphasen-Taktsteuerung des Ladungsubertragungskanals ist. Das heißt, diejenigen Elektroden, denen das Potential V-D-p-o nicht angelegt wird, werden alle von der gleichen Taktphase 0.2 gesteuert, die entgegengesetzt zur Taktphase 0,. ist. Dies geschieht, damit an jeder unfesten Elektrode das Potential, das dort aufgrund der Ladungen in diesen Kanälen erzeugt wird, von dem Potential subtrahiert wird, das infolge der im Analogsignal-Übertragungskanal 16 vorhandenen Ladung entsteht. Während eingestreuter lühlintervalle werden die an diesen unfesten Elektroden entstehenden Spannungen gefühlt. Jede Spannung hängt ab von der Differenz zwischen einerseits der Menge negativer Ladung, die während eines früheren Teils des 0y,-Taktintervalls, in welchem das Fühlintervall liegt, aus der unter der unfesten Elektrode liegenden Speichergrube über den Analogsignal-Übertragungskanal 16 übertragen worden ist, und andererseits der Menge negativer Ladung, die gleichzeitig über andere Ladungsübertragungskanäle in die Speichergruben unter der unfesten Elektrode übertragen worden ist. Dieser Subtraktionsprozeß ist ähnlich wie der in der US-Patentschrift Nr. 4- 104 54-3 beschriebene Prozeß. Die Ladungsübertragungskanäle sind vorzugsweise vom sogenannten "verdeckten" oder "vergrabenen" Typ und haben unter den unfesten Elektroden gleiche Dimensionen.

Beim Anlegen einer Spannung in Höhe von 2V-J_51nQ injiziert die Ladungsinjektionsstufe 13 negative Ladungspakete gleichmäßiger Amplitude Q_ß in einen Ladungsübertragungskanal, der den Eingang eines ersten Ladungsteilers 18-1 in einer Kaskadenschaltung 18 von vielen Ladungsteilern 18-1, 18-2, ... 18n darstellt. Jeder dieser Ladungsteiler spaltet die an seinem Eingang empfangene negative Ladung in gleiche Hälften auf, die dann an einem ersten und einem zweiten Ausgang des betreffenden Ladungsteilers erscheinen.

Jeder Ladungsteiler mit Ausnahme des η-ten (letzten) Exemplars ist mit seinem ersten Ausgang an den Eingang des jeweils nachfolgenden Ladungsteilers angeschlossen. Somit liefern die zweiten Ausgänge negative Ladungen, deren Amplitude von Ladungsteiler zu Ldadungsteiler fortschreitend kleiner ist, und zwar in binärer Gewichtsabstufung. Das heißt, an den zweiten Ladungsteilerausgängen erscheinen negative Ladungsamplituden Q_E/2, Q-g/4,... Q_R/2ⁿ. Diese Werte werden als Versuchsbits den Eingängen jeweiliger "Versuchsbif-Ladungsubertragungskanäle 19-1» 19-2, ... 19-n angelegt, die unter zugeordneten Exemplaren der unfesten Fühl elektroden FG,., FGp, ... FG liegen.

Die Fig. 5 zeigt ferner eine Folge dritter Ladungsübertragungskanäle 20, sogenannte "Partialsummen"-Übertragungskanäle 20-1, 20-2, ... 20-n, von denen jeder unter einem zugeordneten Exemplar der Elektroden FG_x,, FG.-,, usw. liegt. Der Kanal 20-1 hat ein Ladungspaket der Amplitude Q₀, die den Wert Null darstellt. Jeder folgende dieser Kanäle (20-2 bis 20-n) empfängt eine Eingangsgröße vom Ausgang des jeweils vorangehenden Partialsummen-Kanals und außerdem eine Eingangsgröße aus demjenigen Versuchsbit-Kanal, der unter der gleichen Fühlelektrode liegt wie der jeweils vorangehende Partialsummen-Kanal. Ein solcher Empfang erfolgt nur dann, wenn das negative Ladungspaket im Versuchsbit-Kanal aus der vorangehenden Wandlerstufe nicht durch entsprechende Ansteuerung des betreffenden Exemplars der Gatestrukturen G^, Gp, ... G in einen Drainanschluß weggeleitet worden ist. Durch dieses Wegleiten oder Herauswerfen wird das versuchsweise als "1" angenommene Bit als unbrauchbar ausrangiert, wenn der differentielle Vergleichsvorgang anzeigt, daß das bereits quantisierte Analogsignal und dieses Bit einen höheren Wert darstellen als das Analogsignal im Ladungsübertragungskanal 16.

Die Fig. 6 veranschaulicht den Vorgang der Ladungssub-

· traktion und zeigt die Minimum-Elektronenenergieniveaus in den drei Ladungsübertragungskanälen unter einer unfesten Iquipotential-Gateelektrode in einer beliebigen der A/D-Wandlerstufen. Dieses Minimalniveau unter der unipolaren unfesten Gateelektrode ist jeweils mit einer stark ausgezogenen schwarzen Profillinie eingezeichnet und gilt für das positivste Substratpotential, das in einem Bauelement mit p-Substrat vorhanden ist. In jedem Profil dieses Energieniveaus ist eine Stufe infolge einer Barrieren-Implantation, die sich unter der mit dem zweiten Pegel beaufschlagten Übertragungselektrode befindet, wie es in CCD-Schaltungen mit einphasiger oder zweiphasiger Taktsteuerung üblich ist. Die relativen Minimal-Elektronenenergieniveaus unter der Elektrode, die beidseitig des Niveaus unter der unfesten Elektrode liegen, sind gestrichelt dargestellt, und zwar für jeden, der drei Kanäle, die unter der betreffenden Elektrode liegen, zu jeweils vier verschiedenen Zeitpunkten unmittelbar nach vier aufeinanderfolgenden Übergängen der Taktsignale 0 und 0₂· Diese Übergänge I, II, III und IV folgen einander in der Reihenfolge ihrer Numerierung, wie es im Zeitdiagramm der Pig. 7 dargestellt ist, und beschreiben einen vollen Zyklus der Analog/Digital-Umwandlung einschließlich der Selbstnullung vor dem differentiellen Vergleich.

Der Taktsignalübergang II ist der letztvorhergehende Übergang vor einer Selbstnullung, und der Taktübergang IV ist der nächstfolgende Übergang nach einem differentiellen Vergleich zur Auflösung eines Bits der Analog/Digital-Umwandlung.

Gemäß der Pig. 6 ist nach dem Übergang I das Taktsignal 0y, niedrig (Ausschlag in negativer Richtung) und das Taktsignal 02 hoch (Ausschlag in positiver Richtung). Da wegen des niedrigen Zustandes des Taktsignals 0* die Elektroden beidseitig der unfesten Elektrode im Analogsignal-Kanal negativ gegenüber dieser unfesten Elektrode sind, wird die Energiegrube unter der unfesten Elektrode mit negativer

Ladung der Amplitude O aus der angehobenen Energiegrube unter der vorangehenden 0^-Elektrode gefüllt. Gleichzeitig werden aus den Energiegruben unter der unfesten Elektrode in den anderen beiden Kanälen alte negative Ladungspakete, deren Amplituden nicht gleich 0 sind₄ ausgeleert und fließen in die abgesenkten Energiegruben unter den jeweils nachfolgenden Elektroden, an denen das im Augenblick hohe Potential des Taktsignals 0₂ liegt·

Ί0 Anschließend wird die unfeste Elektrode durch einen Impuls 0-O auf das Potential Vre]? geklemmt. Der Weg für den zu dieser Klemmung führenden Strom geht über drei hinterein anderliegen de Kapazitäten, nämlich die Oxidkapazität, die Kapazität zwischen der Oberfläche des Halbleitersubstrats und dem verdeckten Kanal und die Kapazität zwischen dem verdeckten Kanal und der Masse des Substrats. Die letztgenannte Kapazität ist die kleinste wegen des relativ grossen Abstandes zwischen ihren "Platten", und der während einer Klemmung der Reihenschaltung der drei Kapazitäten fließende Verschiebungsstrom wirkt hauptsächlich zur Änderung des Potentials an dieser letztgenannten Kapazität. Die Ladung an den viel größeren Kapazitäten, die mit der Übertragung negativer Ladung in den Ladungsübertragungskanälen zusammenhängt, bleibt dabei praktisch unbeeinflußt.

Nach dem nächsten Übergang II der Taktsignale 0^, und 0p sind im Analogsignal-Kanal 16 die Elektroden beidseitig der unfesten Elektrode auf hohem Potential, während in den anderen Ladungsübertragungskanälen die Elektroden beidseitig der unfesten Elektrode auf niedrigem Potential sind. Die negative Ladung der Amplitude O im Analogsignal-Kanal 16 entleert sich in die Energiegrube unter der nachfolgenden Elektrode. Durch die Herausübertragung von negativer Ladung der Amplitude oder Menge O wird das Potential an der unfesten Elektrode nicht merklich geändert. Gleichzeitig erfolgt in den beiden anderen Ladungsübertragnngskanälen ebenfalls eine Übertragung negativer La-

• θ β ·

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dung der Menge O, so daß auch, hierdurch, das Potential der unfesten Elektrode nicht merklich geändert wird. Das Potential der unfesten Elektrode bleibt also im wesentlichen auf V_REJ1 während der nachfolgenden Selbstnullung des Fühl-Verstärkers, der dieses Potential als Eingangsgröße empfängt· Die Selbstnullung des Fühlverstärkers erfolgt also unter Bezug auf praktisch dieses Potential Votj· Wie im Zeitdiagramm der Pig. 7 erkennbar, findet die Selbstnullung zu Zeiten statt, in denen Taktsignale 0_S und 0_ZR gleichzeitig hoch sind.

Anschließend kommt der Zeitpunkt des Übergangs III der Taktsignale 0^ und 0₂· Die beidseitig der unfesten Elektrode im Analogsignal-Kanal 16 liegenden Elektroden gehen auf niedriges Potential, und ein neues negatives Ladungspaket Qg fließt in die Energiegrube unter der unfesten Elektrode, wie es in der zweit letzten Zeile der Fig. 6 veranschaulicht ist, so daß. sich das Potential dieser Elektrode in negativer Richtung ändert. Gleichzeitig werden in den anderen Ladungsübertragungskanälen negative Ladungspakete der Amplitude 0 aus den Bereichen unter der unfesten Elektrode entlang diesen Kanälen weiterübertragen, weil die jeweils nachfolgenden Elektroden in diesen Kanälen das nun hohe Taktsignal 0p empfangen.

Diese Übertragung von Null-Ladung bewirkt keine Änderung des Elektrodenpotentials. Die unfeste Elektrode wird dann durch den Impuls 0_R auf V^g-g, geklemmt, und der Verschiebungsstrom justiert die Ruhespannung zwischen dem verdeckten Kanal und dem Substrat. Die Potentiale nach dem Ladungsausgleich bleiben bestehen, wenn die Klemmung fortgenommen wird.

Nach dem Übergang IV der Taktsignale 0. und 0₂ wird die der unfesten Elektrode folgende 0^-Elektrode wieder auf hohes Potential gebracht, so daß die Ladung Q_ß im Kanal 16 aus der Energiegrube unter der unfesten Elektrode herausfließen kann. Dies wirkt sich als positive Komponente

einer Potentialänderung an der unfesten Elektrode aus. Gleichzeitig werden die Energiegruben, die sich in den anderen Kanälen unter der unfesten Elektrode befinden, mit negativer Ladung aus den Energiegruben unter den jeweils davorliegenden Elektroden gefüllt, die das im Augenblick niedrige oder negative Potential des Taktsignals 0o empfangen. Dieses Einfüllen von negativer Ladung in die Energiegruben, die in den anderen Kanälen unter der unfesten Elektrode liegen, äußert sich jeweils als negative Komponente einer Potentialänderung an der unfesten Elektrode. Nachdem die Ladungsübertragungen stattgefunden haben, wird das Taktsignal 0g hoch, während das Taktsignal $„■& niedrig bleibt, und der Fühl verstärk er fühlt die Summe der positiven Potentialkomponente, die durch Ausleeren von Ladung aus der Energiegrube unter der unfesten Elektrode im Analogsignal-Kanal 16 erzeugt wurde, und der negativen Potentialkomponenten, die durch Einfüllen von Ladung in die Energiegruben unter der unfesten Elektrode in den anderen Kanälen erzeugt wurden.

An dieser Stelle ist es zweckmäßig, das Zeitdiagramm nach Fig. 7 in Verbindung mit der Fig. 5 zu betrachten. In ihrem "hohen" Zustand haben die Taktsignale 0. und 0₂ ein Potential gleich dem Betriebspotential +V-Jy₀, äas positiv gegenüber den Potentialen V^^, und V_EINS ist. Im "niedrigen" Zustand haben die Taktsignale 0^ und 0₂ ein Potential gleich dem Massepotential, das negativ gegenüber den Potentialen Y_mj und V_NU1L ist.

Die unfesten Fühlelektroden FG., FG₂, ... F werden periodisch auf Vgjjj, geklemmt, wie es oben in Verbindung mit der Beschreibung der Fig. 6 erwähnt wurde. Diese Klemmung erfolgt über die Kanäle zugeordneter Feldeffekttransistoren FET₁, FET₂, ... FET_n durch Wirkung eines Zeitsteuerimpulses 0g, der den Gateelektroden dieser Transistoren angelegt wird. Diese Zeitsteuerimpulse werden während Zeiten angelegt, in denen die Taktphase 0. niedrig und die Takt-

9 β · ·

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phase 0ο hoch ist. Das heißt, die unfesten Elektroden sind gegenüber den beidseitig benachbarten 0,-Elektroden im Analogsignal-Kanal 16 hoch und gegenüber den beidseitig liegenden 0o-Elektroden in den darunterliegenden anderen Ladungsübertragungskanälen niedrig.

Es sei die Situation betrachtet, in welcher die Selbstnullung erfolgen soll, nachdem die unfesten Elektroden JFG., J¹Go₁ ... S¹G_n zum Zeitpunkt hohen Potentials des Impulses 0-g auf Vjjrgj. geklemmt sind. Die negativen Ladungspakete unter den unfesten Elektroden und im Inalogsignal-Kanal 16 haben den Wert O. Dies ist deswegen so, weil der Multiplexer 10 zu früheren Zeiten im seriellen oder Pipeline-Betrieb an die Ladungsinjektionsstufe 12 Signale gelegt hat, durch welche eine Ladungsinjektion in den Kanal 16 verhindert wurde. Während des Übergangs II der Taktsignale 0s. und 0o» ä-^er erscheint, nachdem der Impuls 0^ zum Lösen der Klemmung der unfesten Elektroden niedrig geworden ist, wird daher keine Ladung aus dem Bereich unter der unfesten Elektrode in Gruben unterhalb der unmittelbar nachfolgenden Elektroden im Analogsignalkanal 16 übertragen, so daß die unfesten Elektroden auf dem Potential V_REJ1 bleiben. Während des Übergangs II der Taktsignale 0y. und 0p haben die Ladungspakete, die in den anderen Ladungsübertragungskanälen an die Stellen unter den unfesten Elektroden übertragen werden, den Wert O, weil der Multiplexer 11 die Ladungsinjektionsstufe 13 daran gehindert hat, Ladung in die Pipeline-Schaltung der Ladungsteiler zu injizieren. Somit gibt es keine negative Potentialänderung an den unfesten Elektroden, die durch Vorhandensein irgendwelcher negativer Ladung in irgendeinem der Ladungsübertragungskanäle unter den unfesten Elektroden FG^, FG₂, ... I¹G_n hervorgerufen werden könnte. Somit bleiben die unfesten Elektroden auf dem Potential

»· ■ W V J

_ 34 -

Die Selbstnullung erfolgt bei dem nach dem Taktubergang II folgenden Impuls 0g. Die abwechselnden Impulse 0_S,. bei denen die Selbstnullung geschieht, sind in der Pig.7 jeweils mit ZR bezeichnet. Die Nebeneingänge der Differenzvergleicher-Eingangsstufen der fühlverstärker SA^, SA₂, ··· SA, d.h. diejenigen Eingänge, die nicht mit den jeweils zugeordneten unfesten Elektroden I¹G,,, FGp₅.. FG verbunden sind, sind dann so eingestellt, daß die Vergleicher umschalten wurden, falls die Potentiale der unfesten Elektroden durch den Pegel Vüej, gehen wurden.

Nun sei die Situation betrachtet, in welcher nach dem Klemmen der unfesten Elektroden FG., FGo, ·.· FG_n auf VrEF die Auswertung der negativen Ladungspakete erfolgen soll, welche die Abfragewerte des Analogsignals aus der Quelle 14 darstellen. Die negativen Ladungspakete unter den unfesten Elektroden und im Analogsignal-Kanal 16 entsprechen den einzelnen Werten der analogen Eingangssignalspannung, die vom Multiplexer 10 zeitlich aufeinanderfolgend zur Beaufschlagung der Ladungsinjektionsstufe 12 ausgewählt wurden. Nach dem Übergang IV der Taktsignale 0. und 0o, nachdem der Impuls 0_R zum Lösen der Klemmung der unfesten Elektroden niedrig geworden ist, werden die für diese aufeinanderfolgenden Abfragewerte charakteristischen negativen Ladungsdpakete an aufeinanderfolgende Elektroden im Analogsignal-Kanal 16 übertragen, um an den unfesten Elektroden FG^, FG₂, ... FG_n positive Potentialkomponenten zu erzeugen, welche repräsentativ für aufeinanderfolgende Abfragewerte des Analogsignals sind.

Nach dem gleichen Taktübergang IV werden negative Ladungspakete, welche aufeinanderfolgende binärgewichtete Bruchteile von Q_R darstellen, über die Ladungsübertragungskanäle 19-1, 19-2, ... 19-n in Bereiche unter den unfesten Elektroden FG^, FG₂, ... FG_n übertragen, und negative Ladungspakete, die repräsentativ für die Partialsumme aus den vorangehenden ümwandlungsstufen sind, werden über die Ladungsübertragungskanäle 20-1, 20-2, ... 20-n unter

die unfesten Elektroden FG^, FG₂, ... IG_n übertragen. Diese negativen Ladungspakete bewirken die negativen Komponenten der Potentiale an den unfesten Elektroden.

Die resultierenden Potentialwerte an den unfesten Elektro-, den FG,., FG₂, ... FG_n werden dann in den Fühlvergl eichern SA,., SA₂, ... SA_n jeweils mit dem Potential V_REJ, verglichen, um festzustellen, ob ihre durch die Abfragewerte des Analogsignals bestimmten positiven Komponenten größer sind als ihre jeweiligen negativen Komponenten oder nicht. Die lineare Kombination negativer und positiver Komponenten des Potentials jeder unfesten Elektrode ist sehr genau, und die hohe Auflösung des A/D-Wandlers nach Fig. 5 ist zum großen Teil dieser Genauigkeit zu verdanken. Man kann damit rechnen, daß sich durch diesen Subtraktionsprozeß Genauigkeiten erzielen lassen, die bei einer Fühlzeit von 20 Nanosekunden besser sind als 0,2$.

Als wichtig ist hervorzuheben, daß die vorliegende Erfindung nicht auf A/D-Wandler mit der hier als Beispiel beschriebenen Auflösung von 4- Bits beschränkt ist. Eine geringere oder eine höhere Auflösung läßt sich leicht erzielen, indem man die Anzahl von Anzapfungen der Verzögerungsleitung 112 und die Anzahl der Vergleicher C, der Schieberegister SR und der Einzelwandler D/A entsprechend vermindert oder erhöht. Allgemein benötigt man für einen N-Bit-Wandler eine Verzögerungsleitung mit N-Anzapfungen, N Vergleicher, Ii D/A-Einzelwandler und N-1 Schieberegister, deren längstes N-1 Schiebestufen hat.

Wie gesagt, ist die vorstehend im einzelnen beschriebene A/D-Wandleranordnung nur als Ausführungsbeispiel der Erfindung anzusehen, d.h. es sind auch Abwandlungen und andere Ausführungsformen möglich. So können die Schieberegister SR beispielsweise durch einen ein- und auslesbaren Speicher ersetzt werden, in welchem die von den Vergleichern 0 entwickelten Ausgangsbits gespeichert werden. Die

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gespeicherten Bits werden dann zu passenden Zeiten während der Umwandlungsfolge ausgelesen und in der beschriebenen Weise den entsprechenden Eingangsanschlüssen der zugehörigen D/A-Einzelwandler zugeführt.

Es kann Fälle geben, in denen eine das Ausgangs-Digitalwort von den Ausgangsklemmen B8, B4-, B2, B1 empfangende Verarbeitungs- oder Nutzschaltung verlangt, daß die Signalwechsel in den Bitsignalen an diesen Ausgangsklemmen im wesentlichen gleichzeitig auftreten. Zu diesem Zweck kann zwischen den Vergleicher C1 und die Klemme B1 ein Schieberegister SR-1 (nicht dargestellt) eingefügt werden, um den durch die Laufzeiten der Elemente D/A1 und C1 verursachten verzögerten Bitsignalübergang des untersten Bits (LSB) zu entfernen. Ein solches Register SR-1 braucht nur eine Schiebestufe zu haben. Damit alle Bits jedes Ausgangs-Digitalwortes weiterhin während derselben Taktperiode erzeugt werden, sind alle anderen Schieberegister SR-8, SR-4· und SR-2 um jeweils eine Schiebestufe zu verlängern. Diese zusätzliche Schiebestufe wird zwischen die vorhandene letzte Schiebestufe und die entsprechende Ausgangsklemme B8 bzw. B4- bzw. B2 eingefügt. Die gleiche Modifikation kann in der Anordnung nach Fig. 5 an den Schieberegistern SR-(n-i), SR-(n-2), usw. in Verbindung mit den Klemmen 2^ , 2^ , ... 2 vorgenommen werden.

Bei der Ausführungsform nach Fig. 5 erfolgt die taktweise Steuerung der negativen Ladungspakete unter den unfesten Elektroden derart, daß von Abfragewerten des Analogsignals Abfragewerte des bis dahin quantisierten Analogsignals und Versuchsbits subtrahiert werden. In alternativen Ausführungsformen ist es auch möglich, die taktweise Steuerung der negativen Ladungspakete unter den unfesten Elektroden so durchzuführen, daß jeder Abfragewert des Analogsignals von der Summe des Wertes des bis dahin quantisierten Analogsignals und des Versuchsbits subtrahiert wird und daß

für eine entsprechende logische Invertierung in jedem der lühlverstärker gesorgt wird.

Die Linearität der Ladungsinj'ektionsstufe 12 kann z.B. dadurch verbessert werden, daß man zusätzlich eine Quelle 34- für sogenannte "fette Hull", einen Multiplexer 30 und eine Ladungsinjektionsstufe 32 vorsieht, wie sie in Pig. 5 dargestellt sind. Beim Betrieb mit "fetter Null" wird während derj'enigen Zeiten, in denen der Multiplexer 10 die Analogsignal quelle 14- auswählt, ein Ladungspaket der Amplitude Qp in den Ladungsübertragungskanal 20-1 inj'iziert, um die endliche (von 0 verschiedene) Ladung zu korn pensieren, die durch die Stufe 12 aufgrund des Pegels inj'iziert wird. Die Multiplexer 10 und 30 wählen den

Hullpegel V_nTj₁₁ j'eweils zu gleichen Zeiten.

Claims (12)

5 Patentansprüche

1. Analog/Digital-Umwandlungsanordnung zur Erzeugung eines Digitalwortes, das repräsentativ für den Wert eines Analogsignals ist, gekennzeichnet durch:

eine Quelle (114) für ein Taktsignal;

eine Abfrageeinrichtung (112), die auf das Analogsignal und das Taktsignal anspricht, um eine Vielzahl nacheinander verzögerter Abfragewerte des Analogsignals zu entwickeln, die nacheinander fortschreitend um eine Anzahl von Perioden des Taktsignals gegenüber ihrem Auftreten am Eingang der Abfrageeinrichtung verzögert erscheinen;

eine Vielzahl von Vergleichern (C1, 02, 04, 08), deren jeder an einem dafür vorgesehenen Eingang (+) ei-ηen verzögerten Abfragewert des Analogsignals von der Abfrageeinrichtung empfängt, um an den Ausgängen der Vergleicher Signalbits zu erzeugen;

— 2 —

eine Speichereinrichtung (SR-2, SR-4, SR-8) zur Speicherung von Darstellungen der so erzeugten Signalbits;

eine auf die gespeicherten Darstellungen der Signalbits ansprechende Einrichtung (D/A-1, D/A-2, D/A-4-, D/A-8) zur Entwicklung einer Vielzahl von Referenzwerten, die zugeordneten Eingängen (-) der Vielzahl der Vergleicher angelegt werden, um unter Vergleich mit den an die Vergleicher gelegten verzögerten Abfragewerten den Signalbits an den Ausgängen der Vergleicher einen Wert zu geben, der den Wert des abgefragten Analogsignals darstellt;

eine Ausgangs einrichtung (B1, B2, B4-, B8), die auf diese Signalbits anspricht, um daraus das Digitalwort zu bilden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung (SR-2, SR-4-, SR-8) eine Vielzahl von Schieberegistern aufweist, deren jedes an einem Signal eingang die von einem zugeordneten der Vergleicher (01, C2, 04, 08) erzeugten Signalbits empfängt und deren jedes außerdem das Taktsignal (OS-01) empfängt, um die Signalbits zu verschieben.

3· Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß jedes der Schieberegister (SR-2, SR-4·, SR-8) eine Anzahl I von Schiebestufen enthält, wobei I eine derart gewählte ganze Zahl ist, daß 2 das Gewicht der im betreffenden Schieberegister gespeicherten Signalbits des Digitalwortes ist.

4-. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß jedes Schieberegister (SR-2, SR-4·, SR-8) eine Anzahl I von Schiebestufen enthält, wobei I eine derart gewählte ganze Zahl ist, daß die Summe I+J für jede Bitposition des Digitalwortes gleich demselben ganzzahligen Wert ist, wobei J die Anzahl der Taktperioden

für die Verzögerung darstellt, welche dem der betreffenden Bitposition entsprechenden Abfragewert am Ausgang der Abfrageeinrichtung (112) zugeordnet ist.

5· Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die auf die gespeicherten Darstellungen der Signalbits ansprechende Einrichtung (D/A-1, D/A-2, D/A-4-, D/A-8) eine Vielzahl von Digital/Analog-Wandlern aufweist, deren jeder einem der Vergleicher (01, C2, C4-, 08) zugeordnet ist, um die Vielzahl der Referenzwerte zu entwickeln.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die den Vergleichern (01, 02, 04, 08) zugeordneten Digital/Analog-Wandler (D/A-1, D/A-2, D/A-4, D/A-8), welche die Signalbits mit einem Gewicht von 2 im Digitalwort entwickeln, N Eingangsklemmen (1, 2, 4-, 8) haben, um Signale mit den Gewichten 2 zu empfangen, wobei I eine ganze Zahl im Bereich O=I^ N-1 ist, und daß die Digital/Analog-Wandler folgendes aufweisen:

eine Einrichtung zum Anlegen eines logischen Ja-Signals ("1") an die Eingangsklemmen des Gewichts er.; eine Einrichtung zum Anlegen eines logischen Nein-Signals ("0" oder Masse) an alle Eingangsklemmen, deren Gewicht niedriger ist als 2 ;

eine Einrichtung zum Anlegen der gespeicherten Signalbits, deren Gewichte größer sind als 2¹, an diejenigen Eingangsklemmen, welche die entsprechenden Gewichte haben.

7· Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Abfrageeinrichtung (112) einen Kanal (16) einer Ladungsübertragungsschaltung enthält, der folgendes aufweist:

eine Einrichtung (14, 10, 12) zum Eingeben einzelner Ladungspakete in den Kanal bei jeder aufeinander-

folgenden Taktperiode, wobei die in Taktperioden gerader Ordnungszahl eingegebenen Ladungspakete Abfragewerte des Analogsignals darstellen und die in Taktperioden ungerader Ordnungszahl einen Nullwert darstellen;

eine Vielzahl von Gate-Elektroden (FG^, S¹G₂, J¹G_n), die nahe dem Kanal angeordnet sind und auf die Ladungspakete ansprechen, um die verzögerten Abfragewerte des Analogsignals zu liefern.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Einrichtung (D/A-1, D/A-2, D/A-4, D/A-8), welche die Vielzahl von Referenzwerten liefert, einen zweiten Ladungsubertragungskanal (18, 19) und eine Einrichtung (15, 11, 13) enthält, um in diesen Kanal bei jeder der aufeinanderfolgenden Taktperioden Ladungspakete einzugeben, die bei Taktperioden gerader Ordnungszahl einen Referenzwert und bei Taktperioden ungerader Ordnungszahl einen BTullwert darstellen, wobei die Referenzwerte gemäß einer im wesentlichen binären Gewichtsabstufung in Beziehung stehen zu den Refer en ζ wert en, wie sie den Eingängen der Vergleicher, von Vergleicher zu Vergleicher abnehmend entsprechend dem abnehmenden Stellenwert der von ihnen erzeugten Bits, anzulegen sind.

9· Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Vielzahl der Gateelektroden (IG₁, I¹G₂, FG₀) nahe dem zweiten Kanal angeordnet sind und auch auf die Ladungspakete ansprechen, welche die Referenzwerte darstellen.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Speichereinrichtung (SR-2, SR-4-, SR-8) durch einen dritten Ladungsubertragungskanal gebildet ist, der eine auf die Signalbits ansprechende Einrichtung (G_xJ, G₂, G_n) enthält, um die Ladungspakete, welche

ft * *

— 5 —

die Referenzwerte darstellen, in diesen dritten Kanal zu liefern.

11. Verfahren zur Erzeugung aufeinanderfolgender Digital-Wörter aus entsprechend aufeinanderfolgenden Amplituden eines Analogsignals, dadurch gekennzeichnet, daß in einem gegebenen Zeitintervall folgende Schritte durchgeführt werden:

a) die Amplitude des Analogsignals wird abgefragt; b) es wird ein erster Analogwert entwickelt, der den Positionswert des höchstwertigen Bits des Digitalwortes darstellt;

c) die beim Schritt a) erhaltene abgefragte Analogsignalamplitude wird mit dem ersten Analogwert verglichen, um den Wert des höchstwertigen Bits des Digitalwortes zu entwickeln, welches die abgefragte Analogsignalamplitude des Schrittes a) darstellt;

d) eine Darstellung des beim Schritt c) entwickelten Bits wird gespeichert;

e) die Schritte a) bis d) werden für die in jedem nachfolgenden Zeitintervall erscheinende Analogsignalamplitude wiederholt, -

und daß außerdem folgende Schritte durchgeführt werden:

f) für jedes der noch nicht vollständig entwickelten DigitalWörter wird ein Analogwert entwickelt, welcher die Summe ist der gewichteten Bitdarstellungen, die in vorangegangenen Zeitintervallen für jedes der Digitalwörter gespeichert wurde, und des Positionswertes des noch nicht bestimmten nächstniedrigerwertigen Bits des Digitalwortes;

g) für jedes der noch nicht vollständig entwickelten Digitalworter wird die entsprechende abgefragte Analogsignalamplitude mit dem im Schritt f) entwickelten Analogwert verglichen, um den Wert des nächstniedrigerwertigen Bits dieses Digitalwortes zu bestimmen;

b) falls das beim Schritt g) entwickelte nächstniedrigerwertige Bit nicht das niedrigstwertige Bit ist, wird eine Darstellung des beim Schritt g) entwickelten Bits gespeichert;

i) falls das beim Schritt g) entwickelte nächstniedrigerwertige Bit das niedrigstwertige Bit ist, wird das betreffende Mgitalwort aus diesem niedrigstwertigen Bit und aus den in vorhergehenden Zeitintervallen entwickelten anderen Bits dieses Digitalwortes entwickelt.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt f) für jedes der Digitalwörter, das noch nicht vollständig entwickelt ist, folgende Schritte umfaßt:

fi) in der Bitposition eines digitalen Vergleichswortes, die der Bitposition des besagten nächst-niedrigerwertigen Bits entspricht, wird ein logisches Ja-Signal entwickelt;

f2) in allen Bitpositionen des digitalen Vergleichswortes, die niedrigerwertig als die beim Schritt fi) definierte Bitposition sind, werden logische Nein-Signale entwickelt;

f3) die Darstellungen der Bits des betreffenden noch nicht vollständig entwickelten Digitalwortes, die in vorangegangenen Zeitintervallen gespeichert wurden, werden an entsprechenden Bitpositionen des digitalen Vergleichswortes eingesetzt, wobei es sich um diejenigen Bitpositionen handelt, die höherwertig als die im Schritt fi) definierte Bitposition sind;

f4) das digitale Vergleichswort wird in den Inalogwert umgewandelt.

13· Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß beim Schritt d) der erste Analogwert als die Darstellung des beim Schritt c) entwickelten Bits gespeichert wird, falls dieses Bit ein logisches Ja-Signal ist; - 7 -

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daß beim Schritt h) für jedes der noch nicht vollständig entwickelten Digitalwörter die in vorherigen Zeitintervallen, in denen das entwickelte Bit ein Ja-Signal war, entwickelten Analogwerte kombiniert werden und

daß der kombinierte Analogwert gespeichert wird, um die gewichtete Summe für das nächstfolgende Zeitintervall zu liefern.