TW201640829A - 用於實施延伸範圍近似類比數位轉換器之方法及系統 - Google Patents

用於實施延伸範圍近似類比數位轉換器之方法及系統 Download PDF

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Abstract

一種實施延伸範圍逐次近似類比數位轉換器(ADC)之方法始於以一讀出電路獲取來自一彩色像素陣列中之一列之一影像資料。該讀出電路中之ADC電路接著產生用於該列之一ADC消隱脈衝電平。包含於ADC電路中之逐次近似暫存器(SAR)接著儲存ADC消隱脈衝電平。SAR包含複數個位元及係該複數個位元中之一者之一複製品之一額外位元。ADC電路對照儲存於SAR中之ADC消隱脈衝電平而對來自該列之該影像資料取樣以獲得一所取樣輸入資料。ADC電路然後將該所取樣輸入資料自類比轉換至數位以獲得一ADC輸出值。亦闡述其他實施例。

Description

用於實施延伸範圍近似類比數位轉換器之方法及系統
本發明之一實例一般而言係關於一種延伸範圍近似類比數位轉換器。可與影像感測器相關地使用本發明。更具體而言，本發明之實例係關於用於自影像感測器像素單元讀出影像資料之方法及系統，包含執行類比數位轉換。本發明之實例包含一種用於利用延伸範圍近似類比數位轉換器來實施相關雙重取樣之方法及系統。
高速影像感測器已廣泛用於不同領域(包含汽車領域、機器視覺領域及專業視訊攝影之領域)中之諸多應用中。高速影像感測器之發展由消費者市場對具有一經減小滾動快門效應之高速慢動作視訊及正常高清晰度(HD)視訊之持續需求進一步驅動。
在習用互補金屬氧化物半導體(「CMOS」)像素單元中，自一光敏裝置(例如，一光電二極體)轉移影像電荷並在該像素單元內側在一浮動擴散節點上將該影像電荷轉換為一電壓信號。可將影像電荷自像素單元讀出至讀出電路中且然後處理該影像電荷。在習用CMOS影像感測器中，讀出電路包含一類比數位轉換器(ADC)。一種類型之ADC係逐次近似ADC，其使用一個二進位搜尋來轉換類比信號。此二進位搜尋使用一逐次近似暫存器(SAR)來實施，該逐次近似暫存器藉由以最高有效位元(MSB)開始且在最低有效位元(LSB)處結束來嘗試位元 之所有值而計數以會聚於係類比信號之轉換之一數位輸出上。
然而，在具有SAR ADC之影像感測器中，ADC範圍之數個百分比可由於需要一類比資料消隱脈衝電平(pedestal)來避免偏移和雜訊之削減而丟失。舉例而言，若消隱脈衝電平係60 LSB或160 LSB，則一個12位元ADC之最大範圍係4036 LSB(例如，4096 LSB至60 LSB)或3936 LSB(例如，4096 LSB至160 LSB)。因此，類比消隱脈衝電平減小最大ADC範圍。雖然可應用數位增益來將最大輸出伸展至4096 LSB之所要範圍，但ADC並非係一真正12位元ADC。
100‧‧‧實例性成像系統/成像系統
105‧‧‧像素陣列
108‧‧‧邏輯控制/邏輯電路
109‧‧‧讀出行位元線
110‧‧‧讀出電路
115‧‧‧功能邏輯
120‧‧‧控制電路
210‧‧‧掃描電路
220‧‧‧類比數位轉換器電路/12位元類比數位轉換器電路
230‧‧‧類比數位轉換器消隱脈衝電平產生器
301‧‧‧輸入開關/開關
304‧‧‧比較器
307‧‧‧逐次近似暫存器
310‧‧‧數位類比轉換器電路
3081至30813‧‧‧數位類比轉換器電容器/電容器
3111至31113‧‧‧資料輸出線/輸出線
3121至31213‧‧‧數位類比轉換器開關
B0至B11‧‧‧位元
B8D‧‧‧位元8之一複製品/額外位元
C1至Cx‧‧‧行
P1至Pn‧‧‧像素單元
R1至Ry‧‧‧列
SHX‧‧‧輸入開關/開關
VDAC‧‧‧節點
VIN‧‧‧輸入電壓/輸入信號/電壓輸入/電壓輸入信號
VREFHI‧‧‧高電壓參考
VREFLO‧‧‧低電壓參考
在附圖之各圖中以實例之方式而非以限制方式圖解說明本發明之實施例，在附圖中貫穿各個視圖相似元件符號指示類似元件，除非另有規定。應注意，在本發明中對本發明之「一」或「一個」實施例之提及未必係指相同實施例，且其意指至少一個。在圖式中：圖1係根據本發明之一項實施例之圖解說明包含實施一延伸範圍逐次近似ADC之一讀出電路之一實例性成像系統之一方塊圖。
圖2係根據本發明之一項實施例之圖解說明圖1中之讀出電路之細節之一方塊圖。
圖3係根據本發明之一項實施例之圖解說明圖2中之ADC電路之細節之一方塊圖。
圖4A圖解說明在具有一個12位元SAR(圖4A)之一ADC電路中之位元範圍(x軸)對ADC碼範圍(y軸)之一圖表，且圖4B圖解說明根據本發明之一項實施例之在具有圖3中之13位元SAR之ADC電路中之位元範圍(x軸)對ADC碼範圍(y軸)之一圖表。
圖5係根據本發明之一項實施例之圖解說明實施一延伸範圍逐次近似ADC之一方法之一流程表。
貫穿圖式之數個視圖，對應元件符號指示對應組件。熟習此項 技術者將瞭解，各圖中之元件係為簡單及清晰起見而圖解說明的，且未必按比例繪製。舉例而言，為幫助改良對本發明之各種實施例之理解，各圖中之元件中之某些元件之尺寸可相對於其他元件而被放大。此外，通常不繪示在一商業上可行之實施例中有用或必需的常見而眾所周知之元件以便促進對本發明之此等各種實施例的一較不受阻礙之觀看。
在以下說明中，陳述眾多特定細節以便提供對本發明之一透徹理解。然而，應理解，可在不存在此等特定細節之情況下實踐本發明之實施例。在其他例項中，尚未展示眾所周知之電路、結構及技術以避免使對此說明之理解模糊。
貫穿本說明書對「一項實施例」或「一實施例」之提及意指結合該實施例闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，貫穿本說明書在各個地方中出現之片語「在一項實施例中」或「在一實施例中」未必全部係指相同實施例。此外，可以任何適合方式將該等特定特徵、結構或特性組合於一或多個實施例中。特定特徵、結構或特性可包含於一積體電路、一電子電路、一組合邏輯電路或提供所闡述之功能性之其他適合組件中。
根據本發明之教示之實例闡述一種影像感測器讀出電路，該影像感測器讀出電路實施相關雙重取樣(CDS)同時延伸包含於讀出電路中之ADC電路之範圍。在一項實例中，藉由將係SAR中之位元中之一者之一複製品之一額外位元包含於該SAR中而延伸ADC電路之範圍。
圖1係根據本發明之一項實施例之圖解說明包含實施延伸範圍逐次近似ADC之一讀出電路110之一實例性成像系統100之一方塊圖。舉例而言，讀出電路110可利用延伸範圍逐次近似ADC來實施相關雙重取樣(CDS)。成像系統100可係一互補金屬氧化物半導體(「CMOS」) 影像感測器。如在所繪示之實例中所展示，成像系統100包含耦合至控制電路120及讀出電路110(其耦合至功能邏輯115及邏輯控制108)之像素陣列105。
像素陣列105之所圖解說明實施例係成像感測器或像素單元(例如，像素單元P1、P2、...、Pn)之一個二維(「2D」)陣列。在一項實例中，每一像素單元係一CMOS成像像素。如所圖解說明，每一像素單元配置至一列(例如，列R1至Ry)及一行(例如，行C1至Cx)中以獲取一人、地點或物件等之影像資料，然後可使用該影像資料來再現該人、地點或物件等之一影像。
在一項實例中，在每一像素已獲取其影像資料或影像電荷之後，影像資料由讀出電路110通過讀出行位元線109而讀出且然後傳送至功能邏輯115。在一項實施例中，一邏輯電路108可控制讀出電路110且將影像資料輸出至功能邏輯115。在各種實例中，讀出電路110可包含放大電路(未圖解說明)、類比數位轉換(ADC)電路220或其他。功能邏輯115可單純地儲存影像資料或甚至藉由應用後影像效應(例如，剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。在一項實例中，讀出電路110可沿著讀出行線一次讀出一列影像資料(所圖解說明)或可使用多種其他技術(未圖解說明)讀出該影像資料，諸如一串列讀出或同時對所有像素之一全並列讀出。
在一項實例中，控制電路120耦合至像素陣列105以控制像素陣列105之操作特性。舉例而言，控制電路120可產生用於控制影像獲取之一快門信號。在一項實例中，快門信號係用於同時啟用像素陣列105內之所有像素以在一單個獲取窗期間同時擷取其各別影像資料之一全域快門信號。在另一實例中，快門信號係一滾動快門信號，使得在連續獲取窗期間順序地啟用每一像素列、每一像素行或每一像素群組。
圖2係根據本發明之一項實施例之圖解說明圖1中之一成像系統100的利用延伸範圍SAR ADC來實施相關雙重取樣(CDS)之讀出電路110之細節之一方塊圖。如圖2中所展示，讀出電路110可包含掃描電路210、一ADC電路220及一ADC消隱脈衝電平產生器230。掃描電路210可包含放大電路、選擇電路(例如，多工器)等以沿著讀出行位元線109一次讀出一列影像資料或可使用多種其他技術讀出該影像資料，諸如一串列讀出或同時對所有像素之一全並列讀出。ADC消隱脈衝電平產生器230可耦合至ADC電路220以產生將用作ADC消隱脈衝電平(Nx)之值。使用一ADC消隱脈衝電平，ADC電路220可對照ADC消隱脈衝電平而對來自像素陣列105之一列之影像資料取樣。在某些實施例中，ADC消隱脈衝電平小於512 LSB(例如，小於圖3中經設定之SAR 307之位元8)。舉例而言，ADC消隱脈衝電平可係128 LSB(例如，設定SAR 307中之位元6)或256 LSB(例如，設定SAR 307中之位元7)。在某些實施例中，ADC消隱脈衝電平係可調整的。
圖3係根據本發明之一項實施例之圖解說明圖2中之ADC電路220之細節之一方塊圖。雖然未圖解說明，但在某些實施例中，複數個ADC電路220可包含於讀出電路110中。如圖3中所展示，ADC電路220包含一比較器304(諸如一全差動運算放大器)、一數位類比轉換器(DAC)電路310及一SAR 307。ADC電路220亦包括耦合至包含於DAC電路310中之複數個DAC開關3121至312q(q>1)以及一輸入開關「SHX」301之複數個DAC電容器3081至308p(p>1)。
在一項實施例中，如圖3中所展示，DAC電路310包含並聯之複數個DAC電容器3081至308p。應理解，DAC電路310可包含任何數目個DAC電容器3081至308p(例如，p>1)。在圖3中，DAC電路310包含十三個DAC電容器3081至30813(例如，p=13)，其中DAC電容器3081至30812耦合至SAR 307中之位元0至位元11且DAC電容器30813耦合至 SAR 307中的係包含於位元0至位元11(例如，B0至B11)中之位元中之一者之一複製品的額外位元。在一項實施例中，SAR 307可包含一個以上經複製位元。此外，雖然圖3將DAC電路310圖解說明為一電容器實施之DAC，但某些實施例包含使用電阻器或電阻器與電容器之一混合來實施之DAC電路310。
在一項實例中，額外位元係圖3中之位元8之一複製品(例如，B8D)。DAC電容器3081至308p之背板分別耦合至SAR 307之資料輸出線3111至311w(w>1)。在某些實施例中，SAR 307包含分別耦合至十三個並聯DAC電容器3081至308p(例如，p=13)之十三個資料輸出線(例如，w=13)。在某些實施例中，當將ADC消隱脈衝電平設定至位元7或更小時，DAC電容器30813(例如，與經複製位元相關聯之DAC電容器)之一半之背板斷開連接，且當將ADC消隱脈衝電平設定至位元6或更小時，DAC電容器30813之四分之三之背板斷開連接。在某些實施例中，當將ADC消隱脈衝電平設定至位元7或更小時，DAC電容器30813之一半之背板連接至一低電壓，且當將ADC消隱脈衝電平設定至位元6或更小時，DAC電容器30813之四分之三之背板連接至一低電壓。
如圖3中進一步所展示，輸入電壓VIN自掃描電路210接收且對應於來自像素陣列105中之一像素之影像資料或影像電荷。在閉合輸入開關「SHX」後，旋即在節點VDAC處量測輸入電壓VIN，使得輸入電壓VIN由DAC電路310中之電容器3081至308p(例如，在圖3中p=13)接收並獲取。如圖3中所展示，輸入信號VIN在DAC電路310上取樣。
在一項實施例中，比較器304之輸入分別耦合至高電壓參考VREFHI及VDAC節點。比較器304之輸出(例如，比較器輸出)耦合至SAR 307。在某些實施例中，比較器304在電壓輸入VIN之每一轉換之後(例如，在已轉換列中之所有樣本時)重設。
如圖3中所展示，SAR 307包含複數個位元，諸如位元0至位元11(例如，B0至B11)及一額外位元(例如，B8D)，該額外位元係包含於位元0至位元11(例如，B0至B11)中之位元中之一者之一複製品。在圖3中，額外位元係位元8之一複製品(例如，B8D)。SAR 307中之位元中之每一者分別耦合至一資料輸出線3111至311w。在圖3中，額外位元B8D分別耦合至資料輸出線31113(例如，w=13)。
在一項實施例中，額外位元之大小係可調整的。額外位元可與ADC消隱脈衝電平(Nx)為相同大小或大於該ADC消隱脈衝電平(Nx)以避免碼範圍之丟失。舉例而言，當ADC消隱脈衝電平係128 LSB(例如，設定SAR 307中之位元6)時，額外位元係位元6或較高位元(例如，圖3中之位元7至位元11)之一複製品。由於在圖3中之實施例中，一SAR ADC之一最大範圍由SAR DAC中之位元之總和(或SAR DAC之碼範圍)設定，因此一個12位元ADC電路220之最大碼範圍可藉由複製位元11作為額外位元而因此增加多達12.5個位元以產生6144個輸出碼。在此實施例中，LSB步長保持固定且ADC電路220之後CDS全規模與一真正12位元或較大SAR ADC相同。在一項實施例中，較低位元中之一者(例如，SAR 307之位元8)並添加一個額外轉換循環，則將DAC電路310之範圍延伸。在此實施例中，複製位元8，在其他實施例中，經複製位元之大小可係可調整的。當將消隱脈衝電平設定至位元7或更小時，使經複製位元8之電容器之一半之背板斷開連接。當將消隱脈衝電平設定為具有6個位元或更小時，使經複製位元8之電容器之四分之三之背板斷開連接。在其他實施例中，替代將經複製位元之電容器之背板斷開連接，可將該等背板連接至一低電壓。
參考圖3，資料輸出線3111至311w分別經由複數個DAC開關3121至312q(q>1)耦合至一高電壓參考VREFHI(例如，1.0V)且耦合至一低電壓參考VREFLO(例如，接地)，且藉由驅動DAC電容器3081至308p之 背板而控制DAC電路310。舉例而言，若第一資料輸出線3111(例如，B0)係0，則DAC電容器3081之耦合至第一資料輸出線3111之背板連接至低電壓參考VREFLO(例如，接地)，且若第一資料輸出線3111係1，則DAC電容器3081之耦合至第一資料輸出線3111之背板連接至高電壓參考VREFHI。在某些實施例中，SAR 307中之位元用來分別選擇資料輸出線3111至311w是耦合至高電壓參考VREFHI(例如，1.0V)還是耦合至一低電壓參考VREFLO(例如，接地)。
SAR 307在所取樣輸入資料(例如，VSHR1、VSHS1)之每一轉換之前重設。藉由ADC電路220對來自正被處理之一給定列之影像資料取樣而獲得所取樣輸入資料。
在一項實施例中，當ADC電路220對結果位準(例如，SHR1)或信號位準(例如，SHS1)取樣(其係兩個單獨取樣事件)而非對照ADC DAC 0位準(其中DAC電容器3081至30813中之每一者耦合至VREFLO(例如，接地))而對輸入信號VIN取樣時，可將DAC電路310設定至ADC消隱脈衝電平(Nx)值以避免任何信號變為小於0位準(例如，由於雜訊或其他非理想效應)。舉例而言，可藉由在對結果位準或信號位準之取樣期間設定位元8(例如，將DAC電容器3089耦合至VREFHI)而將DAC電路310設定至ADC消隱脈衝電平(Nx)值。在此實施例中，在取樣之後，經設定之位元8然後重設使得所有DAC電路310位元係低的(例如，耦合至VREFLO)。以此方式，類比取樣信號(例如，VSHR1、VSHS1)移位達ADC消隱脈衝電平(Nx)。換言之，類比取樣信號具有一消隱脈衝電平。因此，由於經移位類比取樣信號而防止ADC電路220轉換低於真實0位準之信號。
SAR 307連同DAC電路310一起執行一個二進位搜尋且將資料輸出線3111至311w中之每一位元自最高有效位元(MSB)逐次地設定至最低有效位元(LSB)。在一項實施例中，在對額外位元正複製之位元之 設定或重設之後執行由SAR 307對該額外位元之設定或重設。舉例而言，當額外位元係位元8之一複製品(例如，B8D)時，在SAR 307將位元8設定或重設之後，SAR 307將該額外位元設定或重設。在一項實施例中，比較器304判定資料輸出線3111至311w中之一位元是應保持設定還是被重設。類似地，比較器304判定將儲存於SAR 307中之複數個位元及額外位元自MSB逐次地設定或重設至LSB，且在判定將該額外位元正複製之位元設定或重設之後執行判定將該額外位元設定或重設。在轉換之結束處，除額外位元之轉換之外，SAR 307亦進行所取樣輸入資料之一轉換(例如，ADC輸出)。在圖3中之實施例中，在一個13位元轉換之後，ADC電路220輸出碼B<11：0>以及額外位元B8D。為獲得所取樣輸入資料之經ADC轉換值，將兩個值相加提供13位元碼。在一項實施例中，該相加由一加法器(未展示)執行且傳輸至功能邏輯115。在某些實施例中，SAR 307執行兩個值之相加以提供13位元碼。在其他實施例中，若ADC消隱脈衝電平等於額外碼範圍，則一個12位元碼由數位CDS產生。在此實施例中使用經複製位元補償初始ADC消隱脈衝電平(Nx)(例如，移位達ADC消隱脈衝電平(Nx)之類比取樣信號)，使得高信號不超過DAC電路310之一最大碼範圍。
作為一實例，若節點VDAC具有一值V1且SAR 307包含13個儲存位元且正儲存等於0之一值(例如，輸出線3111至311w=B<11：0>=0x000)，則由於DAC電容器3081至308p係通過由SAR 307掃掠所有可能碼(自0至4607)而被二進位編碼，因此節點VDAC將自V1線性增加至約V1+VREFHI。
在某些實施例中，SAR 307之輸出線3111至311w耦合至由邏輯電路108控制之一多工器(未展示)以設定一消隱脈衝電平值。在此實施例中，可在對下一值(例如，VSHS1)之取樣期間將SAR 307之內容(例如，VSHR1)傳送至包含於讀出電路110中之一讀出記憶體(未展示)。
在此實施例中，由於比較器304在圖4中之SHR1期間(例如，當VIN等於像素重設值時)重設，且電壓輸入信號VIN在DAC電路310上取樣，因此VSHR取樣輸入值之轉換將產生接近於ADC消隱脈衝電平之值的值。
參考圖1及圖3，ADC電路220之元件中之每一者可由邏輯電路108控制。在一項實例中，邏輯電路108可傳輸信號以控制開關「SHX」301之斷開及閉合之時序。在其他實例中，邏輯電路108產生並傳輸信號以控制比較器304、SAR 307及DAC電路310之重設。邏輯電路108亦可產生並傳輸信號以控制ADC消隱脈衝電平產生器230產生ADC消隱脈衝電平(Nx)。
圖4A圖解說明在具有一個12位元SAR(圖4A)之一現有技術ADC電路中之位元範圍(x軸)對ADC碼範圍(y軸)之一圖表。不包含係一複製品之額外位元之現有技術12位元ADC電路可在設定所有位元時達到4095個LSB之一範圍。然而，512 LSB之ADC消隱脈衝電平將現有技術12位元ADC電路之淨輸出減小至3583 LSB(例如，4095 LSB至512 LSB)且因此將淨範圍減小至小於12個位元。相比而言，圖4B圖解說明根據本發明之一項實施例之在具有圖3中之13位元SAR之ADC電路220中之位元範圍(x軸)對ADC碼範圍(y軸)之一圖表。藉由複製位元8作為額外位元(例如，B8D)，將ADC輸出碼增加(或延伸)至4607 LSB。因此，即使512 LBS之ADC消隱脈衝電平減小範圍，但ADC淨輸出仍為4095(例如，4607 LSB至512 LSB)且淨範圍係12個位元。在此實施例中，藉由將ADC消隱脈衝電平設定至小於512 LSB，在CDS之後的資料輸出並不削減且可使一個12位元範圍飽和。關於列時間成本，在圖3中之實施例中由ADC電路220針對信號樣本而進行之一個中範圍位元轉換可係80奈秒(ns)。在此實施例中，在面積方面之成本係一個SAR暫存器位元(例如，額外位元)及一個8b電容器(例如，DAC電 容器30813)。在其他實施例中，信號樣本取決於ADC之解析度以及其他因素，且可係幾十奈秒。
因此，由本發明之實施例提供之延伸ADC範圍幫助減小及減輕由(舉例而言)數位CDS(例如，移除偏移、抑制低頻率雜訊)、數位域中之校正(或減法)(例如，暗電流減法)以及自比較器304重設釋放至ADC SHR取樣之像素級之改變(例如，減輕「軟BSUN」)導致之丟失碼及範圍。
此外，可將本發明之以下實施例闡述為一程序，通常將該程序繪示為一流程表、一流程圖、一結構圖或一方塊圖。儘管一流程表可將操作闡述為一順序過程，但可並行或同時執行操作中之諸多操作。另外，可重新配置操作之次序。當一程序之操作完成時，終止該程序。一程序可對應於一方法、一程序步驟等。
圖5係根據本發明之一項實施例之圖解說明實施一延伸範圍逐次近似ADC之一方法500之一流程表。
方法或程序500以讀出電路獲取來自彩色像素陣列中之一給定列n之一影像資料(方塊501)開始，其中(n1)。在一項實施例中，讀出電路包含選擇並放大來自給定列n之影像資料之一掃描電路。掃描電路可包含用以選擇影像之至少一個多工器及用以放大影像資料之至少一個放大器。掃描電路亦可將經選擇且經放大之影像資料傳輸至ADC電路以用於進一步處理。
在方塊502處，包含於讀出電路中之一ADC電路產生用於給定列n之一ADC消隱脈衝電平。在某些實施例中，ADC消隱脈衝電平係可調整的且小於512 LSB。舉例而言，ADC消隱脈衝電平可係128 LSB或256 LSB。
在方塊503處，包含於ADC電路中之SAR儲存ADC消隱脈衝電平。SAR包含複數個位元及係該複數個位元中之一者之一複製品之一 額外位元。舉例而言，SAR可包含13個位元，其中複數個位元包含12個位元且額外位元係位元8之複製品。在一項實施例中，額外位元係可調整的且與ADC消隱脈衝電平為相同大小或大於該ADC消隱脈衝電平。
在方塊504處，ADC電路220對來自列n之影像資料取樣以獲得一所取樣輸入資料。在此實施例中，ADC電路220對照儲存於SAR中之值(例如，來自ADC消隱脈衝電平產生器230之ADC消隱脈衝電平)取樣。在一項實施例中，ADC電路220在包含於ADC電路220中之DAC電路310上對來自給定列之影像資料取樣以獲得所取樣輸入資料。
在圖5中之方塊505處，ADC電路220將所取樣輸入資料自類比轉換至數位以獲得一ADC輸出值。因此，ADC輸出值係對應於所取樣輸入資料之數位化值。在某些實施例中，將所取樣輸入資料自類比轉換至數位包含使用DAC電路310及SAR 307(兩者皆包含於ADC電路220中)執行一個二進位搜尋。ADC電路220亦可包含一比較器304。在此實施例中，為執行所取樣輸入資料的自類比至數位之轉換，比較器304判定是將儲存於SAR 307中之複數個位元自MSB逐次地設定還是重設至LSB。在判定將額外位元正複製之位元設定或重設之後執行由比較器304判定將該額外位元設定或重設。在此實施例中，SAR 307基於由比較器304進行之判定而將儲存於其中之複數個位元中之每一者設定或重設。類似地，在對額外位元正複製之位元之設定或重設之後執行由SAR 307對該額外位元之設定或重設。一旦儲存於SAR 307中之LSB由SAR 307設定或重設，儲存於SAR 307中之值便係ADC輸出值(其係所取樣輸入資料之一經數位轉換值)。在一項實施例中，在轉換之結束處，除額外位元之轉換之外，SAR 307亦進行所取樣輸入資料之一轉換(例如，ADC輸出)。為獲得所取樣輸入資料之經ADC轉換值，將兩個值相加提供13位元碼。在其他實施例中，若ADC消隱脈 衝電平等於額外碼範圍，則一個12位元碼由數位CDS產生。可然後將ADC輸出值輸出至一功能邏輯115或儲存於包含於讀出電路110中之一記憶體中。
在電腦軟體及硬體方面闡述上文所闡釋之程序。所闡述之技術可構成體現於一機器(例如，電腦)可讀儲存媒體內之機器可執行指令，該等機器可執行指令在由一機器執行時將致使該機器執行所闡述之操作。另外，該等程序可體現於硬體內，諸如一特殊應用積體電路(「ASIC」)或諸如此類。
雖然將本發明之實施例闡述為實施於影像感測器中，但本發明之實施例可與任何ADC應用一起使用以替代消隱脈衝電平或獲得一較大碼範圍。
包含發明摘要中所闡述內容的本發明之所圖解說明實例之以上說明並非意欲係窮盡性的或限制於所揭示之精確形式。雖然出於說明性目的而在本文中闡述本發明之特定實施例及實例，但可在不背離本發明之較寬廣精神及範疇之情況下做出各種等效修改。
可根據以上詳細說明對本發明之實例做出此等修改。以下申請專利範圍中所使用之術語不應理解為將本發明限制於本說明書及申請專利範圍中所揭示之特定實施例。而是，範疇將完全由以下申請專利範圍來判定，該申請專利範圍將根據申請專利範圍解釋之既定原則來加以理解。因此，應將本說明書及各圖視為說明性而非限制性。

Claims (25)

  1. 一種實施一延伸範圍逐次近似類比數位轉換器(ADC)之方法，其包括：由一讀出電路獲取來自一彩色像素陣列中之一列之一影像資料；由包含於該讀出電路中之一ADC電路產生用於該列之一ADC消隱脈衝電平；由包含於該ADC電路中之一逐次近似暫存器(SAR)儲存該ADC消隱脈衝電平，其中該SAR包含複數個位元及係該複數個位元中之一者之一複製品之一額外位元；由該ADC電路對照儲存於該SAR中之該ADC消隱脈衝電平而對來自該列之該影像資料取樣以獲得一所取樣輸入資料；及由該ADC電路將該所取樣輸入資料自類比轉換至數位以獲得一ADC輸出值。
  2. 如請求項1之方法，其中該額外位元與該ADC消隱脈衝電平為相同大小或大於該ADC消隱脈衝電平。
  3. 如請求項1之方法，其中該ADC消隱脈衝電平小於512最低有效位元(LSB)，其中設定該SAR中之位元8。
  4. 如請求項1之方法，其中SAR包含13個位元，其中該複數個位元包含12個位元且該額外位元係位元8之複製品。
  5. 如請求項1之方法，其中該ADC消隱脈衝電平係可調整的且該所複製位元之大小係可調整的。
  6. 如請求項1之方法，其中該ADC消隱脈衝電平係以下各項中之一者：128 LSB，其中設定該SAR中之位元6，或 256 LSB，其中設定該SAR中之位元7。
  7. 如請求項1之方法，其中由該讀出電路獲取來自該列之該影像資料進一步包括：由包含於該讀出電路中之一掃描電路選擇並放大來自該列之該影像資料；及將來自該列之該影像資料傳輸至該ADC電路。
  8. 如請求項1之方法，其中由該ADC電路對來自該列之該影像資料取樣以獲得該所取樣輸入資料進一步包括：在包含於該ADC電路中之一數位類比(DAC)電路上對該影像資料取樣以獲得該所取樣輸入資料。
  9. 如請求項8之方法，其中由該ADC電路將該所取樣輸入資料自類比轉換至數位以獲得該ADC輸出值進一步包括：使用該DAC電路及該SAR執行一個二進位搜尋。
  10. 如請求項9之方法，其中該DAC電路包含複數個電容器，其中當將該ADC消隱脈衝電平設定至位元7或更小時，與該額外位元相關聯且包含於該DAC中之該等電容器之一半之背板斷開連接，且其中當將該ADC消隱脈衝電平設定至位元6或更小時，與該額外位元相關聯且包含於該DAC中之該等電容器之四分之三之該等背板斷開連接。
  11. 如請求項10之方法，其中由該ADC電路將該所取樣輸入資料自類比轉換至數位以獲得該ADC輸出值進一步包括：由包含於該ADC電路中之一比較器判定將儲存於該SAR中之該複數個位元及該額外位元自一最高有效位元(MSB)逐次地設定或重設至LSB，其中在判定將該額外位元正複製之位元設定或重設之後執行由該比較器判定將該額外位元設定或重設，基於由該比較器進行之該判定而由該SAR將儲存於該SAR中之 該等位元中之每一者設定或重設以獲得該ADC輸出值，其中在對該額外位元正複製之該位元之該設定或重設之後執行由該SAR對該額外位元之該設定或重設，及將該ADC輸出值自該SAR輸出至一功能邏輯。
  12. 一種系統，其包括：一彩色像素陣列，其用於獲取影像資料，該像素陣列包含複數個列及行；及一讀出電路，其耦合至該彩色像素陣列以獲取來自該彩色像素陣列中之一列之一影像資料，其中該讀出電路包含一類比數位轉換器(ADC)電路以：產生一ADC消隱脈衝電平以用於自該列取樣，將該ADC消隱脈衝電平儲存於包含於該ADC電路中之一逐次近似暫存器(SAR)中，其中該SAR包含複數個位元及係該複數個位元中之一者之一複製品之一額外位元；對照儲存於該SAR中之該ADC消隱脈衝電平而對來自該列之該影像資料取樣以獲得一所取樣輸入資料，其中在包含於該ADC電路中之一數位類比(DAC)電路上對該影像資料取樣，及將該所取樣輸入資料中之每一者自類比轉換至數位以獲得一ADC輸出值，其中由該ADC電路進行轉換包含使用該SAR及該DAC電路執行一個二進位搜尋。
  13. 如請求項12之系統，其中該額外位元與該ADC消隱脈衝電平為相同大小或大於該ADC消隱脈衝電平。
  14. 如請求項12之系統，其中該ADC消隱脈衝電平小於512最低有效位元(LSB)，其中設定該SAR中之位元8。
  15. 如請求項12之系統，其中SAR包含13個位元，其中該複數個位元包含12個位元且該額外位元係位元8之複製品。
  16. 如請求項12之系統，其中該ADC消隱脈衝電平係可調整的且該所複製位元之大小係可調整的。
  17. 如請求項12之系統，其中該ADC消隱脈衝電平係以下各項中之一者：128 LSB，其中設定該SAR中之位元6，或256 LSB，其中設定該SAR中之位元7。
  18. 如請求項12之系統，其中該讀出電路進一步包括一掃描電路，其中由該讀出電路獲取來自該列之該影像資料進一步包括：由包含於該讀出電路中之該掃描電路選擇並放大來自該列之該影像資料；及將來自該列之該影像資料傳輸至該ADC電路。
  19. 如請求項12之系統，其中該DAC電路包含複數個電容器，其中當將該ADC消隱脈衝電平設定至位元7或更小時，與該額外位元相關聯且包含於該DAC中之該等電容器之一半之背板斷開連接，且其中當將該ADC消隱脈衝電平設定至位元6或更小時，與該額外位元相關聯且包含於該DAC中之該等電容器之四分之三之該等背板斷開連接。
  20. 如請求項12之系統，其中該ADC電路進一步包括：一比較器，其用以判定將儲存於該SAR中之該複數個位元及該額外位元自一最高有效位元(MSB)逐次地設定或重設至LSB，其中在判定將該額外位元正複製之位元設定或重設之後執行由該比較器判定將該額外位元設定或重設，其中該SAR基於由該比較器進行之該判定而將儲存於該SAR中之該等位元中之每一者設定或重設以獲得該ADC輸出值，其中在對該額外位元正複製之該位元之該設定或重設之後執行由該 SAR對該額外位元之該設定或重設。
  21. 一種實施一延伸範圍逐次近似類比數位轉換器(ADC)之方法，該方法包括：由一ADC電路產生用於自一彩色像素陣列中之一列取樣之一ADC消隱脈衝電平，其中該ADC消隱脈衝電平小於512最低有效位元(LSB)；由包含於該ADC電路中之一逐次近似暫存器(SAR)儲存該ADC消隱脈衝電平，其中該SAR包含十三(13)個位元，該十三個位元包含十二(12)個位元及係該十二個位元中之位元8之一複製品之一額外位元；由該ADC電路對照儲存於該SAR中之該ADC消隱脈衝電平而對來自該列之該影像資料取樣以獲得一所取樣輸入資料；及由該ADC電路將該所取樣輸入資料自類比轉換至數位以獲得一ADC輸出值，其中由該ADC電路進行轉換包含使用該SAR執行一個二進位搜尋。
  22. 如請求項21之方法，其中由該ADC電路取樣進一步包括：在包含於該ADC電路中之一數位類比(DAC)電路上對該影像資料取樣以獲得複數個所取樣輸入資料。
  23. 如請求項22之方法，其中由該ADC電路進行轉換包含：使用該DAC電路執行該二進位搜尋。
  24. 如請求項23之方法，其中該DAC電路包含複數個電容器，其中當將該ADC消隱脈衝電平設定至位元7或更小時，與該額外位元相關聯且包含於該DAC中之該等電容器之一半之背板斷開連接，且其中當將該ADC消隱脈衝電平設定至位元6或更小時，與該額外位元相關聯且包含於該DAC中之該等電容器之四分之三之該 等背板斷開連接。
  25. 如請求項23之方法，其中由該ADC電路進行轉換包含：由包含於該ADC電路中之一比較器判定將儲存於該SAR中之該複數個位元及該額外位元自一最高有效位元(MSB)逐次地設定或重設至LSB，其中在判定將該額外位元正複製之位元設定或重設之後執行由該比較器判定將該額外位元設定或重設，基於由該比較器進行之該判定而由該SAR將儲存於該SAR中之該等位元中之每一者設定或重設以獲得該ADC輸出值，其中在對該額外位元正複製之該位元之該設定或重設之後執行由該SAR對該額外位元之該設定或重設，及將該ADC輸出值自該SAR輸出至一功能邏輯。
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