TWI650015B - 使用平行多斜坡合併比較器類比至數位轉換器以減少影像感測器中之雜訊之方法及系統 - Google Patents

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Abstract

一種使用一平行多斜坡合併比較器類比至數位轉換器(ADC)來減少一影像感測器中之雜訊之方法，其以一像素陣列擷取影像資料開始。該像素陣列包含若干像素以分別產生若干像素資料信號。一ADC電路獲取該等像素資料信號。該ADC電路包含若干ADC電路。該等ADC電路中之每一者包含一比較器及若干鎖存器。該比較器包含一多輸入第一級。每一ADC電路中之該比較器將該等像素資料信號中之一者與自一邏輯電路接收之斜坡信號進行比較，以產生比較器輸出信號。每一ADC電路中之該等鎖存器分別基於該等比較器輸出信號來鎖存計數器，以產生ADC輸出。本發明闡述其他實施例。

Description

使用平行多斜坡合併比較器類比至數位轉換器以減少影像感測器中之雜訊之方法及系統
本發明之一實例一般而言係關於影像感測器。更具體而言，本發明之實例係關於用於使用一平行多斜坡合併比較器類比至數位轉換器(ADC)來減少一影像感測器中之雜訊之方法及系統。
高速影像感測器已在不同領域(包含汽車領域、機器視覺領域及專業視訊攝影術領域)中廣泛用於諸多應用中。用於製造影像感測器且特定而言互補金屬氧化物半導體(CMOS)影像感測器之技術一直持續快速地進展。舉例而言，對較高圖框速率及較低電力消耗之需求已促進了此等影像感測器之進一步小型化及整合。 除圖框速率及電力消耗需求以外，影像感測器亦承受效能需求。不能為適應圖框速率或電力消耗之增加而損害像素讀出之品質及準確性。 為減少關於影像輸出之雜訊，當前影像感測器在斜坡ADC中進行多重取樣。然而，當前影像感測器需要時間、電力及晶片面積以在斜坡ADC中有效地執行多重取樣。
交叉參考之申請案 本申請案係2015年12月30日提出申請之第14/985,092號美國專利申請案之一部分接續申請案，該美國專利申請案之全部內容以引用方式併入本文中。 在以下說明中，陳述眾多特定細節以便提供對本發明之一透徹理解。然而，應理解，可在不具有此等特定細節的情況下，實踐本發明的實施例。在其他例項中，為避免使對此說明之理解模糊，未展示眾所周知之電路、結構及技術。 貫穿本說明書對「一項實施例」或「一實施例」之提及意指結合該實施例闡述之一特定特徵、結構或特性係包含於本發明之至少一項實施例中。因此，貫穿本說明書之各個地方出現的片語「在一項實施例中」或「在一實施例中」未必全部係指同一實施例。此外，特定特徵、結構或特性可以任何適合方式經組合於一或多個實施例中。特定特徵、結構或特性可被包含於一積體電路、一電子電路、一組合邏輯電路或提供所闡述功能性之其他適合組件中。 根據本發明之教示之實例來闡述一種影像感測器，該影像感測器藉由使用一平行多斜坡合併比較器類比至數位轉換器(ADC)來減少影響影像感測器輸出之雜訊。包含於影像感測器中之ADC電路係包含複數個ADC電路之一行ADC電路。每一ADC電路可處理自一像素行之一讀出。每一ADC電路包含具有多輸入第一級之一單個比較器。舉例而言，該單個比較器可包含兩個或兩個以上輸入，以接收待自類比轉換成數位的複數個斜坡信號及像素資料信號。由該單個比較器接收之該等斜坡信號可係不同值(例如，不同偏移，諸如一電壓偏移或時間偏移)以仿真相關多重取樣(CMS)，或可係相同值以使比較器雜訊平均化。圖 1 係圖解說明根據本發明之一項實施例之用於使用一平行多斜坡合併比較器ADC來減少雜訊之一實例性成像系統之一方塊圖。成像系統100可係一互補金屬氧化物半導體(「CMOS」)影像感測器。如在所繪示實例中所展示，成像系統100包含經耦合至控制電路120及讀出電路110之像素陣列105，讀出電路110經耦合至功能邏輯115及邏輯電路108。 像素陣列105之所圖解說明實施例係成像感測器或像素單元(例如，像素單元P1、P2、…、Pn)之一個二維(「2D」)陣列。在一項實例中，每一像素單元係一CMOS成像像素。每一像素單元經配置至一列(例如，列R1至Ry)及一行(例如，行C1至Cx)中，以獲取一人、地點或物件等之影像資料，接著可使用該影像資料來再現該人、地點或物件等之一影像。像素陣列105可包含可見像素及光學黑像素(OPB)。可見像素將入射至像素之光轉換成一電信號(例如，一可見信號)並輸出可見信號，而OPB輸出一暗信號。 在一項實例中，於每一像素已獲取其影像資料或影像電荷之後，該影像資料係由讀出電路110透過讀出行位元線109讀出，且接著被傳送至功能邏輯115。在各種實例中，讀出電路110可包含放大電路(未圖解說明)、類比至數位轉換(ADC)電路220，或其他電路。功能邏輯115可僅儲存影像資料或甚至藉由應用影像後效應(例如，剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱影像資料。在一項實例中，讀出電路110可沿著讀出行線一次讀出一列影像資料(所圖解說明)，或可使用各種其他技術(未圖解說明)來讀出影像資料，諸如一串列讀出或對所有像素同時進行之一全平行讀出。在一項實例中，像素陣列105之一整行可共用一個讀出電路。在其他實例中，來自像素陣列105之一像素群組(例如，經配置於相同行中之複數個像素，或經配置於橫跨像素陣列105之一個以上列或行之一群組或群集中之複數個像素)可共用一個讀出電路。 在一項實例中，控制電路120耦合至像素陣列105以控制像素陣列105之操作特性。舉例而言，控制電路120可產生用於控制影像獲取之一快門信號。在一項實例中，快門信號係用於同時啟用像素陣列105內之所有像素以在一單個獲取窗期間同時擷取其各別影像資料之一全域快門信號。在另一實例中，快門信號係一滾動快門信號，使得在連續獲取窗期間循序地啟用每一列、每一行或每一群組之像素。控制電路120可包含選擇電路(例如，多工器)等以控制一次讀出一個列之影像資料或可使用各種其他技術讀出影像資料，諸如一串列讀出或對所有像素同時進行之一全平行讀出。圖 2 係圖解說明根據本發明之一項實施例之用於使用一平行多斜坡合併比較器ADC來減少雜訊之圖 1 中之成像系統之讀出電路之細節之一方塊圖。如在圖 2 中所展示，讀出電路110可包含放大電路(未展示)、一ADC電路220及斜坡產生器250。ADC電路220可經由位元線109自像素陣列105接收像素信號。如在圖 2 中進一步展示，讀出電路110包含一斜坡產生器250，該斜坡產生器產生傳輸至ADC電路220之一第一斜坡信號(例如，Vramp1)及一第二斜坡信號(例如，Vramp2)。在一項實施例中，斜坡產生器250產生傳輸至ADC電路220之複數個斜坡信號。在其他實施例中，讀出電路110可包含用以分別產生第一及第二斜坡信號(例如，Vramp1、Vramp2)之複數個斜坡產生器。在某些實施例中，邏輯電路108可包含產生一ADC時脈信號之一ADC時脈產生器(未展示)。在一項實施例中，ADC時脈產生器係一鎖相環路(PLL)。在此實施例中，斜坡產生器250接收ADC時脈信號並產生與該ADC時脈信號同步之斜坡信號。圖 3 係圖解說明根據本發明之一項實施例之圖 2 中之ADC電路220之細節之一方塊圖。雖然未圖解說明，但在某些實施例中，ADC電路220可包含複數個ADC電路。ADC電路可係一行ADC類型(例如，SAR、循環型等)。ADC電路可針對像素陣列105之每一行係類似的。在一項實例中，像素陣列105之一整行可共用一個讀出電路。在其他實例中，來自像素陣列105之一像素群組(諸如，經配置於相同行中之複數個像素，或配置於橫跨像素陣列105之一個以上列或行之一群組或群集中之複數個像素)可共用一個讀出電路。 ADC電路220將像素資料信號自類比轉換成數位以獲得ADC輸出。如在圖 3 中所展示，ADC電路220中之一ADC電路之一項實例包含一比較器310以及一第一鎖存器或暫存器3201 及一第二鎖存器或暫存器3202 。 比較器310係具有多輸入第一級之一單個比較器。比較器310可係一完全差動運算放大器。在圖 3 中，比較器310自像素陣列105接收像素資料信號中之一者(例如，Vpix)，且自斜坡產生器250接收第一及第二斜坡信號(例如，Vramp1、Vramp2)。比較器310將像素資料信號中之一者(例如，Vpix)與斜坡信號(例如，Vramp1、Vramp2)進行比較，並產生一第一比較器輸出信號(例如，Vout1)及一第二比較器輸出信號(例如，Vout2)。當像素資料信號Vpix等於斜坡信號Vramp1時，產生第一比較器輸出信號Vout1。Vout1被發送至鎖存器3201 ，該鎖存器在彼特定時間處鎖存計數器1之值。類似地，當像素資料信號Vpix等於斜坡信號Vramp2時，產生第二比較器輸出信號Vout2。Vout2被發送至鎖存器3202 ，該鎖存器在彼特定時間處鎖存計數器2之值。經保存於鎖存器3201 及3202 中之數位值係使用兩個斜坡信號Vramp1及Vramp2之類比像素資料信號Vpix的數位表示。在一項實例中，計數器1及計數器2可以不同速率遞增。在另一實例中，第一鎖存器3201 鎖存至一計數器，以基於自比較器310接收之第一比較器輸出信號(例如，Vout1)計數來產生第一ADC輸出，且第二鎖存器3202 鎖存至一計數器，以基於自比較器310接收之第二比較器輸出信號(例如，Vout2)計數來產生第二ADC輸出。 在一項實施例中，圖 3 之計數器1及計數器2可係異步計數器、算術計數器等。來自比較器310之ADC輸出(例如，Vout1、Vout2)可被讀出至功能邏輯115。在一項實施例中，功能邏輯115接收並處理第一及第二ADC輸出，以產生一最終ADC輸出。 在某些實施例中，每一ADC電路可包含一比較器310，該比較器包含兩個以上輸入，以接收除像素資料信號中之一者以外之兩個以上斜坡信號，且輸出兩個以上比較器輸出信號。在此實施例中，每一ADC電路包含兩個以上鎖存器(例如，3201 至320n ，其中n ＞ 2)，以分別基於兩個以上比較器輸出信號(例如，Vout1、Vout2)來鎖存計數器。圖 4A 係圖解說明根據本發明之一項實施例之比較器輸出信號(例如，Vout1、Vout2)、像素資料信號中之一者(例如，Vpix)及斜坡信號(例如，Vramp1、Vramp2) (y軸)相對於時間(x軸)之一圖表。在圖 4A 中，第一及第二斜坡信號(例如，Vramp1、Vramp2)係不同值之輸入斜坡。在圖 4A中，第一及第二斜坡信號(例如，Vramp1、Vramp2)具有一電壓偏移。換言之，Vramp1及Vramp2之開始值不同，在所圖解說明實例中，Vramp1具有一最大電壓VA ，而Vramp2具有一最大電壓VB ，斜坡信號Vramp1及Vramp2之改變速率(或斜率)相同但其開始值不同。使用此不同偏移，可在ADC電路220中使用單個比較器310來仿真CMS。藉由在ADC電路220中之每一ADC電路中使用單個比較器310以將像素資料信號中之一者與兩個或兩個以上斜坡信號進行比較，此實施例藉由仿真CMS來減少雜訊，同時需要較少電力及較少面積。圖 4 之圖表中亦展示一第一及第二轉換時間(例如，tconv1、tconv2)，該等第一及第二轉換時間係由比較器310用以將像素資料信號中之一者(例如，Vpix)與第一及第二斜坡信號(例如，Vramp1、Vramp2)進行比較並產生第一及第二比較器輸出信號(例如，Vout1、Vout2)所需要的時間。給定充當不同電壓偏移之兩個不同斜坡信號(例如，Vramp1、Vramp2)，第一及第二比較器輸出信號(例如，Vout1、Vout2)在圖 4 中被移位。在CDS之後，若不存在雜訊擾動，則第一及第二比較器輸出信號(例如，Vout1、Vout2)具有相同值。因此，雜訊可依據兩個比較器輸出信號來平均化。一般而言，將相關多重取樣(CMS)電壓VCMS 計算為：在此方程式中，M係樣本之數目。在一項實施例中，替代樣本VSHR 及VSHS 而使用來自每一ADC電路中之比較器310的第一及第二比較器輸出信號(例如，Vout1、Vout2)以仿真CMS。 此外，本發明之以下實施例可被闡述為一程序，該程序通常被繪示為一流程圖表、一流程圖、一結構圖或一方塊圖。儘管一流程圖表可將操作闡述為一循序程序，但亦可平行或同時執行諸多操作。另外，可重新配置操作之次序。當完成一程序的操作時，終止該程序。一程序可對應於一方法、一程序步驟等。圖 4B 係圖解說明根據本發明之另一實施例之比較器輸出信號(例如，Vout1、Vout2)、像素資料信號中之一者(例如，Vpix)及斜坡信號(例如，Vramp1、Vramp2) (y軸)相對於時間(x軸)之一圖表。在圖 4B 中，第一及第二斜坡信號(例如，Vramp1、Vramp2)具有一時序偏移。換言之，Vramp1及Vramp2之斜率開始改變之時間不同，在所圖解說明實例中，Vramp1之斜率直至時間tA 才開始改變，而Vramp2之斜率直至時間tB 才開始改變，斜坡信號Vramp1及Vramp2之改變速率(或斜率)相同但其開始時間不同。使用此不同偏移，可在ADC電路220中使用單個比較器310仿真CMS。藉由在ADC電路220中之每一ADC電路中使用單個比較器310以將像素資料信號中之一者與兩個或兩個以上斜坡信號進行比較，此實施例藉由仿真CMS而減少雜訊同時需要較少電力及較少面積。圖 4B 之圖表中亦展示一第一及第二轉換時間(例如，tconv1、tconv2)，該等第一及第二轉換時間係由比較器310用以將像素資料信號中之一者(例如，Vpix)與第一及第二斜坡信號(例如，Vramp1、Vramp2)進行比較並產生第一及第二比較器輸出信號(例如，Vout1、Vout2)所需要之時間。給定充當不同電壓偏移之兩個不同斜坡信號(例如，Vramp1、Vramp2)，第一及第二比較器輸出信號(例如，Vout1、Vout2)在圖 4 中經移位。圖 5 係圖解說明根據本發明之一項實施例之用於使用一平行多斜坡合併比較器ADC來減少一影像感測器中之雜訊之一方法之一流程圖表。方法500以在方塊501處一像素陣列105擷取影像資料而開始。像素陣列105包含複數個像素以分別產生若干像素資料信號。在方塊502處，一讀出電路110獲取像素資料信號。讀出電路110可包含ADC電路220及斜坡產生器250。ADC電路220可包含複數個ADC電路。每一ADC電路包含一比較器310及複數個鎖存器(例如，鎖存器3201 、3202 )。比較器310包含一多輸入第一級。在方塊503處，包含於每一ADC電路中之比較器310將像素資料信號中之一者與複數個斜坡信號進行比較以產生複數個比較器輸出信號。斜坡信號可具有一時序偏移或電壓偏移。在一項實施例中，每一ADC電路中之比較器310係用於多重取樣之一兩平行輸入合併比較器，該比較器包含複數個CMOS電晶體。在方塊504處，鎖存器(例如，鎖存器3201 、3202 )分別基於比較器輸出信號而鎖存計數器以產生複數個ADC輸出。計數器可包含一算術計數器或一異步計數器。在一項實施例中，一功能邏輯115基於由ADC電路220之每一ADC電路中之鎖存器產生之ADC輸出而產生一最終ADC輸出。 就電腦軟體及硬體而言闡述上文所解釋之程序。所闡述之技術可構成在一機器(例如，電腦)可讀儲存媒體內體現之機器可執行指令，該等指令在由一機器執行時將致使該機器執行所闡述之操作。另外，該等程序可體現於硬體(諸如一特殊應用積體電路(「ASIC」)或類似物)內。 包含發明摘要中所闡述內容之本發明之所圖解說明實例之以上說明並不意欲為窮盡性或限制於所揭示之精確形式。雖然出於說明性目的而在本文中闡述本發明之特定實施例及實例，但可在不背離本發明之較寬廣精神及範疇之情況下做出各種等效修改。 可鑒於以上詳細說明對本發明之實例做出此等修改。隨附申請專利範圍中所使用之術語不應理解為將本發明限制於說明書及申請專利範圍中所揭示之特定實施例。確切地說，範疇將完全由隨附申請專利範圍來判定，該隨附申請專利範圍將根據所創建之請求項解釋原則來加以解釋。因此，本發明說明書及各圖應視為說明性的而非限制性的。
100‧‧‧成像系統
105‧‧‧像素陣列
108‧‧‧邏輯電路
109‧‧‧位元線
110‧‧‧讀出電路
115‧‧‧功能邏輯
120‧‧‧控制電路
220‧‧‧類比至數位轉換電路
250‧‧‧斜坡產生器
310‧‧‧比較器
3201‧‧‧第一鎖存器/暫存器/鎖存器
3202‧‧‧第二鎖存器/暫存器/鎖存器
C1-Cx‧‧‧行
P1-Pn‧‧‧像素單元
R1-Ry‧‧‧列
tconv1‧‧‧第一轉換時間
tconv2‧‧‧第二轉換時間
VA‧‧‧最大電壓
VB‧‧‧最大電壓
Vout1‧‧‧第一比較器輸出信號/類比至數位轉換器輸出/比較器輸出信號
Vout2‧‧‧第二比較器輸出信號/類比至數位轉換器輸出/比較器輸出信號
Vpix‧‧‧像素資料信號/類比像素資料信號
Vramp1‧‧‧第一斜坡信號/斜坡信號
Vramp2‧‧‧第二斜坡信號/斜坡信號
在附圖之各圖中，以實例方式且不以限制方式來圖解說明本發明之實施例，於附圖中除非另有規定，否則貫穿各種視圖相似參考指示類似元件。應注意，在本發明中，對發明之「一」或「一項」實施例之提及未必係指同一實施例，且其意指至少一個。在圖式中：圖 1 係圖解說明根據本發明之一項實施例之用於使用一平行多斜坡合併比較器ADC來減少雜訊之一實例性成像系統之一方塊圖。圖 2 係圖解說明根據本發明之一項實施例之用於使用一平行多斜坡合併比較器ADC來減少雜訊之圖 1 中之成像系統之讀出電路及邏輯電路之細節之一方塊圖。圖 3 係圖解說明根據本發明之一項實施例之圖 2 中之ADC電路之細節之一方塊圖。圖 4A 係圖解說明根據本發明之一項實施例之比較器輸出信號、像素資料信號中之一者及斜坡信號(y軸)相對於時間(x軸)之一圖表。圖 4B 係圖解說明根據本發明之另一實施例之比較器輸出信號、像素資料信號中之一者及斜坡信號(y軸)相對於時間(x軸)之一圖表。圖 5 係圖解說明根據本發明之一項實施例之用於使用一平行多斜坡合併比較器ADC來減少一影像感測器中之雜訊之一方法之一流程圖表。 貫穿圖式之數個視圖，對應參考符號指示對應組件。熟習此項技術者將瞭解，各圖中之元件係為簡單及清晰起見而經圖解說明，且未必按比例繪製。舉例而言，為幫助改良對本發明之各種實施例的理解，各圖中之元件中之某些元件的尺寸可能相對於其他元件被誇大。而且，通常未繪示在一商業上可行實施例中有用或必需之常見而眾所周知的元件，以便促進對本發明之此等各種實施例之一較不受阻擋的觀察。

Claims (22)

  1. 一種影像感測器，其包括：一像素陣列，用於獲取一圖框之影像資料，其中該像素陣列包含複數個像素以分別產生若干像素資料信號；一讀出電路，其耦合經至該像素陣列，其中該讀出電路包含：一類比至數位轉換(ADC)電路，其將該等像素資料信號自類比轉換成數位以獲得ADC輸出，其中該ADC電路包含複數個ADC電路，其中該等ADC電路中之每一者包含：一單個比較器，其包含一多輸入第一級，該單個比較器將該等像素資料信號中之一者與一第一斜坡信號(ramp signal)及一第二斜坡信號進行比較，其中具有一非零(non-zero)斜率之該第二斜坡信號之一部份與該第一斜坡信號平行且與該第一斜坡信號偏移，且其中該單個比較器基於該像素資料信號與該第二斜坡信號之進行比較而同時輸出一第一比較器輸出信號及一第二比較器輸出信號，及一第一鎖存器(latch)，其鎖存至一第一計數器以基於該第一比較器輸出信號來計數(count)並產生一第一ADC輸出；及一第二鎖存器，其鎖存至一第二計數器以基於來自該單個比較器之該第二比較器輸出信號來計數以產生一第二ADC輸出；及邏輯電路，用以控制該讀出電路，該邏輯電路包含一斜坡產生器以產生該等第一及第二斜坡信號。
  2. 如請求項1之影像感測器，其中該等第一及第二斜坡信號係藉由一時序偏移而偏移。
  3. 如請求項1之影像感測器，其中該等第一及第二斜坡信號係藉由一電壓偏移而偏移。
  4. 如請求項1之影像感測器，其中該等第一及第二計數器包含一算術計數器或一異步計數器。
  5. 如請求項1之影像感測器，其中每一ADC電路中之該單個比較器係用於多重取樣之一兩平行輸入合併比較器，其包含複數個電晶體。
  6. 如請求項1之影像感測器，進一步包括：一功能邏輯電路，用以基於該等第一及第二ADC輸出來產生一最終ADC輸出，其中該功能邏輯電路基於該第一ADC輸出及該第二ADC輸出之一平均而產生該最終ADC輸出。
  7. 如請求項1之影像感測器，其中該單個比較器經耦合以接收一第一輸入上的該像素資料、一第二輸入上的該第一斜坡信號及一第三輸入上的該第二斜坡信號，及其中該第一斜坡信號及該第二斜坡信號同時被接收。
  8. 如請求項1之影像感測器，其中該第一比較器輸出信號及該第二比較器輸出信號經利用以藉由使該影像感測器的雜訊平均化而仿真(emulate) 相關多重取樣。
  9. 如請求項1之影像感測器，其中該單個比較器包含一完全差動運算放大器(fully differential operational amplifier)。
  10. 如請求項1之影像感測器，其中具有該非零斜率而與該第一斜坡信號平行並與該第一斜坡信號偏移之該第二斜坡信號之該部分係一連續斜坡信號。
  11. 一種影像感測器，其包括：一像素陣列，用於獲取一圖框之影像資料，其中該像素陣列包含複數個像素以分別產生若干像素資料信號；一讀出電路，其經耦合至該像素陣列，其中該讀出電路包含：類比至數位轉換(ADC)電路，其將該等像素資料信號自類比轉換成數位以獲得ADC輸出，其中該ADC電路包含複數個ADC電路，及其中該等ADC電路中之每一者包含：一單個比較器，其包含一多輸入第一級(first stage)，該單個比較器將該等像素資料信號中之一者與複數個斜坡信號進行比較，其中該複數個斜坡信號之每一者是不同的，及其中該單個比較器同時輸出複數個比較器輸出信號，及其中該複數個比較器輸出信號之每一者係基於該複數個斜坡信號之一各自者與相同的像素資料信號進行比較，及複數個鎖存器，其鎖存至複數個計數器以分別基於該複數個比較器輸出信號來計數以分別產 生複數個ADC輸出；及邏輯電路，用以控制該讀出電路，該邏輯電路包含複數個斜坡產生器以產生該複數個斜坡信號。
  12. 如請求項11之影像感測器，其中該複數個斜坡信號係藉由一時序偏移而彼此偏移。
  13. 如請求項11之影像感測器，其中該複數個斜坡信號係藉由一電壓偏移而彼此偏移。
  14. 如請求項11之影像感測器，其中該複數個計數器包含一算術計數器或一異步計數器。
  15. 如請求項11之影像感測器，其中每一ADC電路中之該單個比較器係用於多重取樣之一兩平行輸入合併比較器，該比較器包含複數個電晶體。
  16. 如請求項11之影像感測器，進一步包括：一功能邏輯電路，用以基於該複數個ADC輸出來產生一最終ADC輸出，其中該功能邏輯電路基於該複數個ADC輸出之一平均產生該最終ADC輸出。
  17. 一種使用一平行多斜坡合併比較器類比至數位轉換器(ADC)來減少一影像感測器中之雜訊之方法，其包括： 由一像素陣列擷取影像資料，其中該像素陣列包含複數個像素以分別產生若干像素資料信號；由一ADC電路獲取該等像素資料信號，其中該ADC電路包含複數個ADC電路，該等ADC電路中之每一者包含一單個比較器及複數個鎖存器，其中該單個比較器包含一多輸入第一級；由每一ADC電路中之該比較器，同時且分開地將該等像素資料信號中之一者與自邏輯電路接收之複數個斜坡信號進行比較，以基於該資料信號與該複數個斜坡信號之一各自者之比較而產生複數個比較器輸出信號；及分別基於該等比較器輸出信號來鎖存每一ADC電路中之一計數器以產生複數個ADC輸出。
  18. 如請求項17之方法，其中該複數個斜坡信號係藉由一時序偏移而彼此偏移。
  19. 如請求項17之方法，其中該複數個斜坡信號係藉由一電壓偏移而彼此偏移。
  20. 如請求項17之方法，進一步包括：由一功能邏輯電路基於該複數個ADC輸出而產生一最終ADC輸出，其中該功能邏輯電路基於該複數個ADC輸出之一平均而產生該最終ADC輸出。
  21. 如請求項17之方法，其中該計數器包含一算術計數器或一異步計數器。
  22. 如請求項17之方法，其中該等ADC電路中之每一者中之該單個比較器係用於多重取樣之一兩平行輸入合併比較器，該比較器包含複數個電晶體。
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