CN112738431B - 图像传感器装置及应用于图像传感器装置的方法 - Google Patents

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Abstract

本发明公开了应用于图像传感器装置的方法包含：提供N个平行的列读出电路，分别相应于所述N个列，每一列读出电路用来读出相应列的像素数据；行的方向来设置水平移位寄存器，以接收脉波信号与时钟信号、根据时钟信号来依序位移脉波信号的相位以及根据脉波信号的被位移的相位来扫描相应列；以及使用具有N个锁存器的列选择电路，接收从图像传感器装置内的微控制器所传送的关机数码控制信号，每一锁存器分别相应于一个平行的列读出电路，以及关机数码控制信号用来禁用一或多个列读出电路以启用并选择平行的列读出电路的一部分。本发明可轻易地实现可程序化的列控制，增进效率，减少功率消耗，不需要采用行解码器，轻易地实现WOI及Skip的功能。

Description

图像传感器装置及应用于图像传感器装置的方法
技术领域
本发明关于一图像传感器架构，特别有关于一图像传感器装置的一像素电压读出架构及相应的方法。
背景技术
一般来说，对于一像素阵列的一传统的列读出电路架构，所有的列读出电路均被安排基于相同的关机控制信号的波形而运作，如果传统的列读出电路架构需要支持并实现忽略一或多个列的功能，则传统的列读出电路架构必须分别产生并输出多个相应的关机控制信号的多个相应的波形给所有不同的列读出电路；而如果只有落入一个有兴趣的窗口内的多个列的像素电压是需要被处理的，则这样的传统控制机制将会变得更加复杂。通常来说，传统的列读出电路架构会在仿真域(analog domain)时先读出并处理所有列的所有像素电压以先产生所有的数码像素值，接着在于数码域(digital domain)时才只处理有兴趣的数码像素值，而这样的传统方法是无法进一步节省电源的。
发明内容
因此本发明的目的之一在于公开一种图像传感器装置及相应的方法，以解决上述的问题。
根据本发明的实施例，公开了一图像传感器装置。图像传感器装置包含一像素阵列、一组N个平行的列读出电路、一水平移位寄存器以及一列选择电路。像素阵列包含多个像素单元，所述多个像素单元被安排为M个行与N个列。所述N个平行的列读出电路分别相应于所述N个列，每一列读出电路用来读出相应列的像素数据。水平移位寄存器，以行的方向进行设置，并耦接至所述一组N个平行的列读出电路，用来接收脉波信号与时钟信号、根据所述时钟信号来依序位移所述脉波信号的相位以及根据所述脉波信号的所述被位移的相位来扫描相应列。列选择电路，具有N个锁存器，并耦接至所述一组N个平行的列读出电路，每一所述N个锁存器分别相应于所述N个平行的列读出电路的其中一个，所述列选择电路用来接收从所述图像传感器装置内所设置的微控制器所传送的关机数码控制信号，所述关机数码控制信号用来禁用至少一个列读出电路以启用并选择所述一组N个平行的列读出电路的一部分。
根据本发明的实施例，公开了一种应用于图像传感器装置的方法，方法包含：提供像素阵列，所述像素阵列多个像素单元，所述多个像素单元被安排为M个行与N个列；提供一组N个平行的列读出电路，所述一组N个平行的列读出电路分别相应于所述N个列，每一列读出电路用来读出相应列的像素数据；行的方向来设置水平移位寄存器，并耦接至所述一组N个平行的列读出电路，以接收脉波信号与时钟信号、根据所述时钟信号来依序位移所述脉波信号的相位以及根据所述脉波信号的所述被位移的相位来扫描相应列；以及使用具有N个锁存器的列选择电路，耦接至所述一组N个平行的列读出电路，以接收从所述图像传感器装置内所设置的微控制器所传送的关机数码控制信号，其中每一所述N个锁存器分别相应于所述N个平行的列读出电路的其中一个，以及所述关机数码控制信号用来禁用至少一个列读出电路以启用并选择所述一组N个平行的列读出电路的一部分。
附图说明
图1是本发明一实施例的图像传感器装置的方块示意图。
图2是本发明另一实施例的图像传感器装置的方块示意图。
图3是本发明实施例的正常模式的范例示意图。
图4是本发明实施例的WOI模式的范例示意图。
图5是本发明实施例的Skip2模式的范例示意图。
图6是本发明实施例的Skip4模式的范例示意图。
其中，附图标记说明如下：
100 图像传感器装置
101 像素阵列
102_1至102_N CADC或CDS
103 水平移位寄存器
104 列选择电路
105 微控制器
106 数码内存
具体实施方式
图1是本发明一实施例的图像传感器装置100的方块示意图，图像传感器装置100包含一像素阵列101、一组N个平行的列读出电路102_1至102_N、一水平移位寄存器103、一列选择电路104、一微控制器105以及一数码内存106。
像素阵列101包括有多个像素单元(由多个方块‘P’所表示)，所述多个像素单元被安排为M个行与N个列，例如，像素阵列101具有1280×720个像素(亦即高分辨率HD)其中M等于1280而N等于720(但不限定)，此外，以较小阵列的例子来说，像素阵列101可以具有32×32个像素或64×64个像素，此外，像素阵列101可以支持多个不同的分辨率例如VGA/HVGA/QVGA/FHD或其他。
所述一组N个平行的列读出(parallel column readout)电路102_1至102_N耦接至像素阵列101并分别相应于所述N个列，每一个列读出电路用来读出一个相应列的像素数据，例如以一列读出电路102_X来说，如果列读出电路102_X被启动并被选择，则列读出电路102_X会用来读出一个相应列X的像素数据，其中X是从1至N的整数。此外，每一个列读出电路实作上是用来读出一个相应列的一仿真像素值/电压、将所述仿真像素值/电压转换为一数码像素值/数据以及输出所述数码像素值/数据至数码内存106。在本实施例，一列读出电路例如包含一个列为主的模数转换器(column analog-to-digitalconverter，CADC)，然而这并非是本发明的限制，一列读出电路在另一个实施例中也可以包括一个用来减少或消除电路偏移的相关双取样(correlated doublesampling，CDS)电路，其中图2是本发明另一实施例图像传感器装置100的方块示意图。
水平移位寄存器103是以一行(row)的方向来作设置，并耦接至所述一组N个平行的列读出电路102_1至102_N，水平移位寄存器103用来接收一脉波信号PW与一时钟信号CLK，并用来根据时钟信号CLK依序地位移脉波信号PW的一相位，以及用来根据脉波信号PW的所述被位移的相位来扫描一个相应的列。脉波信号PW是由微控制器105所产生并输出，而时钟信号CLK是由图像传感器装置100的一震荡器(并未绘示于图1)所提供，脉波信号PW例如带有一脉波，而水平移位寄存器103例如具有分别相应于所述N个列的N个级联的(cascaded)锁存器103_1至103_N，每一N个级联的锁存器103_1至103_N的输出是耦接至一相应的平行的列读出电路，水平移位寄存器103用来根据时钟信号CLK的所述多个时序，例如多个上升沿或多个下降沿，将所述脉波一个一个地从所述锁存器103_1依序地移位至所述锁存器103_N。当所述脉波被移位至一个特定的锁存器时，从所述特定的锁存器的输出会产生一选择信号至与所述特定的锁存器有关的一相应列的一相应的列读出电路，以扫描所述相应列。如果所述相应的列读出电路被启动(enabled)，则所述相应列的一仿真像素电压会被所述相应列读出电路所处理以产生并输出所述相应列的像素数据(例如一像素比特(bit))至数码内存106。如果所述相应列的所述相应列读出电路被禁用(disabled)，则所述相应列读出电路不会处理所述仿真像素电压来产生所述相应列的所述像素数据，使得没有像素数据从所述相应列读出电路被输出。
启动或禁用多个列读出电路的所述操作是由列选择电路104所控制，列选择电路104具有N个锁存器104_1至104_N，其中所述N个锁存器104_1至104_N是级联的并被安排为一特定移位寄存器而耦接至所述一组N个平行的列读出电路102_1至102_N，并且每一所述N个锁存器104_1至104_N耦接至所述N个平行的列读出电路102_1至102_N的其中一个，并分别相应于所述N个平行的列读出电路102_1至102_N的其中一个。列选择电路104(例如所述特定移位寄存器)是用来接收从图像传感器装置100内所设置的微控制器105所产生并传送过来的一关机数码控制信号PD，而关机数码控制信号PD例如可以用来禁用至少一个列读出电路以启动并选择所述一组N个平行的列读出电路102_1至102_N的其中一个部分，列选择电路104例如是根据所述时钟信号的多个时序来产生多个关机模拟控制脉波(power downanalog controlpulse)至所述一组N个平行的列读出电路102_1至102_N；但不限定。
关机数码控制信号PD可依序带有多个不同时序的多个不同的逻辑水平，举例来说，一高逻辑/电压水平相应于比特‘1’，而一低逻辑/电压水平相应于比特‘0’，关机数码控制信号PD带有N个比特的信息，当接收到所述N个比特的每一个比特时，每一个所述N个锁存器104_1至104_N会位移目前所闩锁的比特信息至一相应的下一级锁存器，因此，在列选择电路104接收到所述N个比特的最后一个比特之后，N个比特的信息已经分别被闩锁于所述N个锁存器104_1至104_N中。
对于N个锁存器104_1至104_N的其中一个锁存器104_X，如果锁存器104_X的一闩锁信息比特表示为‘1’，则锁存器104_X被安排用来产生并输出具有一高电压水平的一关机模拟控制脉波作为锁存器104_X的一相应关机仿真控制信号至一相应列读出电路以选择并启动所述相应列读出电路，整数X的值是从1至N。反之，如果所述闩锁信息比特表示为‘0’，则锁存器104_X被安排用来产生并输出具有一低电压水平的关机仿真控制脉波作为锁存器104_X的相应关机仿真控制信号至相应列读出电路以选择并启动所述相应列读出电路；上述操作也适用应用于N个锁存器104_1至104_N中的每一个锁存器。
图3至图6是本发明实施例的不同模式的范例示意图，图像传感器装置100例如包括有一正常模式、WOI(window of interest，有兴趣的窗口)模式、Skip2模式及Skip4模式。
如图3所示，在正常模式，微控制器105例如可被一用户所控制来产生带有所有比特均表示为‘0’的信息的关机数码控制信号PD至列选择电路104，而列选择电路104基于所述所有比特‘0’而可以选取并启动N个平行的列读出电路102_1至102_N中所有的平行的列读出电路，实作上，如图3所示，N个锁存器104_1至104_N被安排分别并依序地产生并输出多个关机模拟控制脉波至N个平行的列读出电路102_1至102_N以启动所有N个平行的列读出电路102_1至102_N，其中每一个关机模拟控制脉波均具有高电压水平。
如图4所示，在所述WOI模式，微控制器105可被安排来只启动被设置于该有兴趣的窗口内的多个列所相应的多个列读出电路，使得只有被设置于该有兴趣的窗口内的多个列所相应的多个仿真像素电压才可以被处理来产生多个数码像素值至数码内存106，实作上，微控制器105可以产生具有图4的波形的关机数码控制信号PD至列选择电路104，其中图4的波形带有相应于设置于该有兴趣的窗口内的多个列的一组部分连续比特‘0’以及其他多个比特‘1’的信息，如此，列选择电路104可基于上述多个比特来产生多个关机模拟控制脉波(每一个控制脉波均具有高电压水平)至设置于该有兴趣的窗口内的多个列所相应的多个列读出电路，以选取并启动所述多个列所相应的多个列读出电路，以及产生多个关机模拟控制脉波(每一个控制脉波均具有低电压水平)至其他多个列读出电路以禁用其他多个列读出电路，使得只有设置于该有兴趣的窗口内的多个列的多个仿真像素电压才可以被依序读出并被处理来产生多个数码像素值。
如图5所示，在所述Skip2模式，微控制器105可用来启动所有奇数列所相应的多个列读出电路或启动所有偶数列所相应的多个列读出电路，使得只有相应于所有奇数列的仿真像素电压或相应于所有偶数列的仿真像素电压才可以依序被读出并被处理来产生多个数码像素值至数码内存106。例如，微控制器105可以产生具有图5的波形的关机数码控制信号PD至列选择电路104，其中图5的波形带有多个比特的信息，例如所有奇数比特表示为‘0’而所有偶数比特表示为‘1’(但不限定)，如此，列选择电路104可基于上述该些比特来产生多个关机模拟控制脉波(每一个控制脉波均具有高电压水平)至所有奇数列的列读出电路以选取并启动该些奇数列的列读出电路，以及也产生多个关机模拟控制脉波(每一个控制脉波均具有低电压水平)至所有偶数列的列读出电路以禁用该些偶数列的列读出电路，所述的Skip2模式是指对于每一组相邻的两个列来说，当一个列被选择或是被启动时，其他另一个列是不被选择或是被禁用的(亦即被忽略)。在所述Skip2模式中，该些被禁用的列读出电路分别相应于多个被禁用的列，而在多个被禁用的列两两之间设置有一个被启用的列。在其他实施例，微控制器105也可以产生带有多个奇数比特表示为‘1’以及多个偶数比特表示为‘0’的信息的关机数码控制信号PD至列选择电路104，如此，列选择电路104基于上述的该些比特可以相应地选择并启动多个偶数列的列读出电路并禁用多个奇数列的列读出电路，为简化说明书内容，相关说明不再重述。
如图6，在所述Skip4模式，对于每一组四个相邻的列来说，当一个列被选择时，其他三个列是不被选择的(亦即被忽略)，而微控制器105可用来启动每一组四个相邻的列所相应的四个列读出电路的任一个列读出电路，并禁用每一组四个相邻的列所相应的其他三个列读出电路，例如，对于每一组四个相邻的列来说，微控制器105可以启动第一个列所相应的一列读出电路并禁用后续其他三个列读出电路。在所述Skip4模式，多个被禁用的列读出电路分别相应于多个被禁用的相邻的列，并且多个被禁用的相邻的列之间设置有一个被启动的列；此并非是本发明的限制。在其他模式中，所述多个被禁用的列读出电路也可能分别相应于多个被禁用的列，其中该些被禁用的列之间设置有多个被启动的列。
实作上，微控制器105可以产生具有图6的波形的关机数码控制信号PD至列选择电路104，其中图6的波形带有一群比特的信息，每一群里包含有一个比特表示为‘0’而其他三个后续的比特表示为‘1’(但不限定)，如此，列选择电路104可基于上述该些比特来产生多个关机模拟控制脉波(每一个控制脉波具有高电压水平)至多个相应的列读出电路，以选择并启动多个相应的列读出电路，并也产生多个关机模拟控制脉波(每一个控制脉波具有低电压水平)至其他多个列读出电路，以禁用其他多个列读出电路。
通过以上作法，即使因为水平移位寄存器103所产生的位移后的脉波而扫描了一个特定相应的列，本发明所公开的机制能够控制并决定是否要启动一个相应的列读出电路来读出并处理该特定相应的列的仿真像素电压以决定是否产生并输出该特定相应的列的像素数据。此外，由于关机数码控制信号PD是可程序化的并可以被微控制器105所设置，所以图像传感器装置100可轻易地实现该可程序化的列控制的机制以大幅地增进数据读出及处理所需仿真像素电压来产生数码像素值的效率。此外，由于可以准确地禁用某些不需要用来处理仿真像素电压的列读出电路，所以也可以减少浪费的功率消耗。此外，相比于传统的机制，本发明的实施例不需要采用一行解码器(row decoder)来实现，并且可采用低成本的电路就可以轻易地实现上述WOI的功能及Skip的功能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种图像传感器装置，包含：
一像素阵列，包含多个像素单元，所述多个像素单元被安排为M个行与N个列；
一组N个平行的列读出电路，所述N个平行的列读出电路分别相应于所述N个列，每一列读出电路用来读出相应列的像素数据，该相应列不涉及用于选择行的解码器；
一水平移位寄存器，以行的方向进行设置，并耦接至所述一组N个平行的列读出电路，用来接收脉波信号与时钟信号、根据所述时钟信号来依序位移所述脉波信号的相位以及根据所述脉波信号的被位移的相位来扫描相应列；以及
一列选择电路，具有N个锁存器，并耦接至所述一组N个平行的列读出电路，每一所述N个锁存器分别相应于所述N个平行的列读出电路的其中一个，所述列选择电路用来接收从所述图像传感器装置内所设置的微控制器所传送的关机数码控制信号，所述关机数码控制信号用来禁用一或多个列读出电路以启用并选择所述一组N个平行的列读出电路的一部分，
其中所述列选择电路的N个锁存器是级联的并被安排为特定移位寄存器，其中每个锁存器用于在接收闩锁的比特时将所述关机数码控制信号中携带的闩锁的比特信息移位到相应的下一级锁存器中。
2.如权利要求1所述的图像传感器装置，其特征在于，所述一组N个平行的列读出电路包括N个列的模数转换器。
3.如权利要求1所述的图像传感器装置，其特征在于，所述一组N个平行的列读出电路包括N个平行的相关双取样电路。
4.如权利要求1所述的图像传感器装置，其特征在于，所述特定移位寄存器用来接收所述时钟信号与所述关机数码控制信号以根据所述时钟信号的多个时序来产生多个关机模拟控制脉波至所述一组N个平行的列读出电路，以禁用所述一或多个列读出电路以及启用并选择所述一组N个平行的列读出电路的所述部分。
5.如权利要求1所述的图像传感器装置，其特征在于，所述关机数码控制信号带有N个比特的信息，其中每个比特用来启动或禁用相应的列读出电路。
6.如权利要求1所述的图像传感器装置，其特征在于，被禁用的一或多个列读出电路包括有分别相应于多个被禁用的相邻列的多个被禁用的列读出电路。
7.如权利要求1所述的图像传感器装置，其特征在于，被禁用的一或多个列读出电路包括有分别相应于多个被禁用的列的多个被禁用的列读出电路，所述多个被禁用的列之间设置有一或多个启用的列。
8.一种应用于图像传感器装置的方法，包含：
提供像素阵列，所述像素阵列多个像素单元，所述多个像素单元被安排为M个行与N个列；
提供一组N个平行的列读出电路，所述一组N个平行的列读出电路分别相应于所述N个列，每一列读出电路用来读出相应列的像素数据，该相应列不涉及用于选择行的解码器；
行的方向来设置水平移位寄存器，并耦接至所述一组N个平行的列读出电路，以接收脉波信号与时钟信号、根据所述时钟信号来依序位移所述脉波信号的相位以及根据所述脉波信号的被位移的相位来扫描相应列；以及
使用具有N个锁存器的列选择电路，耦接至所述一组N个平行的列读出电路，以接收从所述图像传感器装置内所设置的微控制器所传送的关机数码控制信号，其中每一所述N个锁存器分别相应于所述N个平行的列读出电路的其中一个，以及所述关机数码控制信号用来禁用一或多个列读出电路以启用并选择所述一组N个平行的列读出电路的一部分，
其中所述列选择电路的N个锁存器是级联的并被安排为特定移位寄存器，其中每个锁存器用于在接收闩锁的比特时将所述关机数码控制信号中携带的闩锁的比特信息移位到相应的下一级锁存器中。
9.如权利要求8所述的方法，其特征在于，所述一组N个平行的列读出电路包括N个列的模数转换器。
10.如权利要求8所述的方法，其特征在于，所述一组N个平行的列读出电路包括N个平行的相关双取样电路。
11.如权利要求8所述的方法，其特征在于，所述方法另包含：
接收所述时钟信号与所述关机数码控制信号以根据所述时钟信号的多个时序来产生多个关机模拟控制脉波至所述一组N个平行的列读出电路，以禁用所述一或多个列读出电路以及启用并选择所述一组N个平行的列读出电路的所述部分。
12.如权利要求8所述的方法，其特征在于，所述关机数码控制信号带有N个比特的信息，其中每个比特用来启动或禁用相应的列读出电路。
13.如权利要求8所述的方法，其特征在于，被禁用的一或多个列读出电路包括有分别相应于多个被禁用的相邻列的多个被禁用的列读出电路。
14.如权利要求8所述的方法，其特征在于，被禁用的至少一个列读出电路包括有分别相应于多个被禁用的列的多个被禁用的列读出电路，所述多个被禁用的列之间设置有一或多个启用的列。
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