CN110365875A - 图像传感器与图像读出方法 - Google Patents
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Abstract
互补金属氧化物半导体器件由光敏性的像素阵列构成。像素数组的列耦合至读出列。所述读出列耦合至读出电路，以从所述像素阵列读出图像数据。所述读出电路包括至少一个耦合至逐次逼近寄存器模拟数字转换器的采样开关。所述逐次逼近寄存器模拟数字转换器包括差分比较器，本地逐次逼近寄存器控制以及至少一个数字模拟转换器。其中一个采样开关耦合在读出列与所述差分比较器的非反相输入之间。一种藉由读取电路读取具有三个转换的两个像素的图像读出方法。所述读取电路由逐次逼近寄存器控制电路操作，根据比较器输出设定其两个数字模拟转换器，复位数字值被获得并储存。
Description
技术领域
本申请一般来说涉及互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)图像传感器，且具体来说但并非唯一地，涉及减少CMOS图像传感器中用于数字相关双采样(Digital Correlated Double Sampling，DCDS)的模拟数字转换的数量的方法。因此，实现了每像素的能量消耗的减少。
背景技术
图像传感器已变得无处不在。它们被广泛地应用在数字静态照相机、行动电话、安全照相机以及医疗、汽车及其它应用中。图像传感器通常使用互补金属氧化物半导体(CMOS)图像传感器来捕获成像场景的图像数据。CMOS器件包括对来自场景的入射光在特定时间量内具有光敏性的像素阵列。此曝光时间允许个别像素的电荷累积，直到像素具有特定的信号电压值，也称为像素灰度值。这些个别信号电压值然后可被关联到代表成像场景的数字图像数据。
图像品质是非常重要的。为了获得更高的品质，增加阵列内的像素数量提供了一个解决方案。为了尽可能地消除图像数据中的噪声，提供另一种解决方案。CMOS图像传感器中减少噪声的常用方法是相关双采样(correlated double sampling，CDS)。CDS通过计算给定像素的信号电压值(图像灰度值)与复位信号(图像黑背景噪声)之间的差来降低信号中的噪声。实施CDS从图像数据降低固定图案噪声及其它时间噪声(temporal noise)。相关双采样可在模拟或数字域中完成。
一种用于具有多个像素的图像传感器的数字相关双采样的系统包括：模拟数字转换器(analog-to-digital convertor，ADC)级(ADC stage)，用于将模拟数据转换为数字图像数据并输出复位数据；存储器，用于存储数字图像数据及复位数据两者；以及数字相关双采样(DCDS)级(DCDS stage)，用于基于数字图像数据与数字复位数据之间的减法产生数字相关双采样图像数据。
一种用于具有多个像素的图像传感器的数字相关双采样的方法包括：使用模拟数字转换器(ADC)级将模拟图像数据转换为数字图像数据；将数字图像数据及数字复位数据从ADC级直接存储到存储器中；并且基于数字图像数据及数字复位数据产生数字相关双采样数字图像数据。
发明内容
本申请的一些实施例提供一种互补金属氧化物半导体图像传感器，其特征在于，包括：像素阵列，包括多个4T像素，其中每一4T像素包括因应于入射光产生图像电荷的光电二极管、转移晶体管、复位晶体管、源极跟随器晶体管以及行选择晶体管，且其中所述源极跟随器晶体管耦合在所述光电二极管与所述行选择晶体管之间以将所述光电二极管产生的图像电荷转换为图像输出电压；多个读出列；多个偏置电流源，耦合到所述读出列，其中每个偏置电流源通过所述读出列向所述源极跟随器晶体管提供偏置电流；以及多个读出电路，耦合到所述读出列以从所述像素阵列读出图像数据，其中每个读出电路包括第一采样开关及逐次逼近寄存器模拟数字转换器，其中所述逐次逼近寄存器模拟数字转换器包括差分比较器、本地逐次逼近寄存器控制以及第一数字模拟转换器，其中所述第一采样开关耦合在第一读出列与所述差分比较器的非反相输入之间，且其中所述第一数字模拟转换器耦合在所述本地逐次逼近寄存器控制与所述差分比较器的所述非反相输入之间。
此外，本申请的其他实施例提供一种用于读取具有三个转换的两个像素的图像读出方法，其特征在于，包括：将模拟数字转换器的比较器复位；导通第一采样开关以从第一读出列将第一复位电压采样到所述比较器的非反相输入，并导通第二采样开关以从第二读出列将第二复位电压采样到所述比较器的反相输入；将第一数字模拟转换器设定为第一初始值并将第二数字模拟转换器设定为第二初始值；在所述比较器触发第一时间时，在保持所述第二数字模拟转换器的数字值不变的同时使所述第一数字模拟转换器的数字值步进以达到所述第一数字模拟转换器的第一数字值，其中所述第一数字值是所述第一初始值与复位数字值的总和；将像素电荷从所读取的像素行的光电二极管转移到读出列；导通所述第二采样开关以从所述第二读出列将第二信号电压采样到所述比较器的所述反相输入，其中所述比较器的所述反相输入的电压从与所述第二数字模拟转换器的所述第二初始值对应的第二复位电压减小所述第二信号电压；在所述比较器触发第二时间时，在保持所述第一数字模拟转换器的所述第一数字值不变的同时使所述第二数字模拟转换器的所述数字值步进以达到所述第二数字模拟转换器的第二数字值；导通所述第一采样开关以从所述第一读出列将第一信号电压采样到所述比较器的所述非反相输入，其中所述比较器的所述非反相输入的所述电压从与所述第一数字模拟转换器的所述第一初始值对应的第一复位电压减小所述第一信号电压；将第一数字模拟转换器设定为从所述第一初始值减去所述复位数字值以补偿比较器偏移；以及在所述比较器触发第三时间时，在保持对应于所述第二数字模拟转换器的所述第二数字值不变的同时使所述第一数字模拟转换器的所述数字值步进以达到对应于所述第一数字模拟转换器的第三数字值。
另外，本申请的其他实施例提供一种用于读取具有两个转换的一个像素的图像读出方法，其特征在于，包括：将偏置电压设定到所述比较器的反相输入；将模拟数字转换器的比较器复位；导通第一采样开关以从读出列将复位电压采样到所述比较器的非反相输入；将第一数字模拟转换器设定为第一初始值；在所述比较器触发第一时间时，使所述第一数字模拟转换器的数字值步进以达到所述第一数字模拟转换器的第一数字值，其中所述第一数字值是所述第一初始值与复位数字值的总和；将像素电荷从所读取的像素行的光电二极管转移到读出列；导通所述第一采样开关以从所述读出列将第一信号电压采样到所述比较器的所述非反相输入，其中所述比较器的所述非反相输入的电压从与所述第一数字模拟转换器的所述第一初始值对应的第一初始电压减小第一信号电压；将第一数字模拟转换器设定为从所述第一初始值减去所述复位数字值以补偿比较器偏移；以及在所述比较器触发第二时间时，使所述第一数字模拟转换器的所述数字值步进以达到对应于所述第一数字模拟转换器的第二数字值。
附图说明
参照以下图式描述本发明的非限制性及非穷举性实例，其中除非另有说明，否则相同的参考编号在各种视图中指代相同的部分。
图1A示出根据本申请的实施例，具有典型4T像素配置中的光电二极管阵列的CMOS图像传感器。
图1B示出根据本申请的实施例，用于像素读出的典型传统数字相关双采样(DCDS)操作的时序图。
图2是根据本申请的实施例的第一实例性2-列(2-column)逐次逼近寄存器(successive approximation register，SAR)ADC，其具有包含两个差分输入的比较器及两个数字模拟转换器(digital to analog converter，DAC)以将像素模拟电压VPIX0及VPIX1转换为数字图像信号。
图3是根据本申请的实施例，与图2的电路系统相关联地处理算术计算时与成像传感器中的2-列SAR ADC的操作相关联的第一实例性波形。
图4是根据本申请的实施例的具有4种不同设定的说明性图表，所述4种不同设定允许在与图1A及图2的电路系统相关联的4个相邻像素群组内像素列输出到ADC输入的4种不同的映射或交换。
图5是根据本申请的实施例的说明性图表，其示出在与所公开的电路系统及所公开的方法相关联的4个相邻像素群组内，像素列输出到ADC输入的更有用的交换设定以减轻修剪效应(clipping effect)。
图6是根据本申请的实施例的第二实例性1-列(1-column)SAR ADC，其具有包含两个差分输入的比较器及单个DAC以将像素模拟电压VPIX转换为数字图像信号。
图7是根据本申请的实施例，与图6的电路相关联地处理算术计算时与成像传感器中的1-列SAR ADC的操作相关联的第二实例性波形。
图8是根据本申请的实施例，与图2及图6的SAR ADC相关联的DAC的详细电路系统。
图9是根据本申请的实施例，与图8的DAC相关联的每个DAC单位单元的详细电路系统。
对应的参考字符在图式的几个视图中表示对应的组件。所属领域中的技术人员将认识到，为了简洁及清楚起见而示出了图式中的元件，且所述元件未必按比例绘制。举例来说，图式中的一些元件的大小可相对于其他元件被夸大，以帮助改善对本发明的各种实施例的理解。此外，为了不妨碍观察本发明的这些不同实施例，在商业上可行的实施例中有用或必要的常用但被很好理解的元件常常不予以绘示。
具体实施方式
文中阐述用于在成像传感器中的快速稳定像素输出线(fast settling pixeloutput line)的装置及方法的实施例。在以下描述中，阐述了许多具体细节以提供对实施例的透彻理解。然而，所属领域中的技术人员将认识到，在不存在所述多个具体细节中的一者或多者的情况、或在存在其他方法、组件、材料等的情况下，仍可实施本文中所述的技术。在其它情形中，未详细示出或描述众所周知的结构、材料或操作，以避免使某些方面模糊不清。
在本说明书中对“一个实例”或“一个实施例”的提及意指在本发明的至少一个实例中包括结合所述实例阐述的特定特征、结构或特性。因此，在本说明书中不同地方出现的短语“在一个实例中”或“在一个实施例中”并不一定都指同一个实例。此外，在一个或多个实例中，可以任何合适的方式组合特定特征、结构或特性。
在本说明书通篇中，使用了几个专门术语。这些术语将具有在其所属技术领域中的一般含义，除非在本文中具体定义或其使用的上下文将清楚地另有提示。
为了在CMOS图像传感器中进行数字相关双采样(DCDS)，需要一种减少模拟数字转换的数量的方法。所述方法允许仅使用3个模拟数字转换即可读取2个像素，即，与传统DCDS的每个像素2个转换相比，平均每个像素1.5个转换。所述方法还直接作为模拟数字转换的输出提供DCDS结果，而不需要算术地计算信号转换与复位转换之间的差。因此，可减少每像素的能量消耗。在90nm技术中实施CMOS图像传感器以演示所述方法如预期般工作。
图1A示出CMOS图像传感器100包括包含多个像素的像素阵列。在典型的4T(4-transistor，四晶体管)像素配置120中，其通常用固定的光电二极管(pinned photodiode)实施。多个4T像素120形成多个像素行130，所述多个像素行130通过多个读出列140被读取到多个读出电路150。数字相关双采样(DCDS)处理来自ADC输出156的数字图像数据，所述数字图像数据抑制每个像素的热kTC噪声(thermal kTC noise，或约翰逊噪声)及ADC偏移。
在如图1A所示的具有读出电路150的传统4T像素配置120中，固定的光电二极管(photo diode，PD)102因应于入射光而产生图像电荷。转移(transfer，TX)晶体管104使得能够从PD 102向浮动扩散(floating diffusion，FD)节点106进行电荷转移。复位(reset，RST)晶体管108用于使像素120复位。源极跟随器(source follower，SF)晶体管110及行选择(row select，RS)晶体管112将所选像素行中的FD节点106连接到承载输出电压Vpix的每列共享像素读出列(per-column shared pixel readout column)140。偏置电流源IB 142用于使连接到读出列的每个像素的源极跟随器晶体管110偏置。
Vpix输出还连接到在图1A中示出为采样开关(SHX)152及SAR ADC154的每列读出电路150。尽管在一个实施例中，出于演示目的，因SAR ADC的高能量效率而侧重于SAR ADC，但不应将范围视为仅限于SAR ADC。其它类型的ADC也可应用于本申请的其它实施例中。
首先通过使TX开关及RST开关两者生效来对像素行进行预充电。此后不久，使两个开关失效(de-asserting)而启动曝光时间。
用于像素读出的典型传统DCDS操作在如图1B所示的时序图中予以示出。在“像素复位(Pixel reset)”阶段160中，以脉冲方式控制RST开关108以向浮动扩散(FD)节点106施加复位电压。然后，在“复位转换”阶段170期间，将Vpix输出转换为数字信号。以脉冲方式控制TX门，使得在“电荷转移”阶段180期间在PD 102中累积的电荷(由于预充电操作)被转移到FD节点106。因在FD节点106上的负电荷电子的累积，而使Vpix像素输出电压降低VS。最后，在“信号转换”阶段190期间对像素输出电压进行采样。
在采样系统中，一些阶段可部分重叠。例如，在一个实施例中，电荷转移可在对复位信号进行采样之后、但在复位转换完成之前开始。
作为DCDS结果，使用信号转换结果Sig及复位转换结果Rst计算最终信号C。在ADC中包括冗余的情况下，在如方程式(1)所示计算差之前，必须对每个ADC码应用解码函数df()。
C＝df(Sig)-df(Rst) (1)
为了减少读取像素数据所需的能量消耗，在一个实施例中公开了更新的DCDS操作。
对于图2中所示的SAR ADC 220来说，将两个像素列输出VPIX0及VPIX1连接到SAR ADC220的差分比较器210的差分输入，如在图2所示。每个SAR ADC 220在其实体布局上是双像素列宽的(two-pixel-column wide)，且包括两个可个别控制的采样开关202及204。此允许从偶数列及奇数列对像素信号(VPIX0及VPIX1)进行单独的采样。两个电荷再分配数字模拟转换器DAC0 206及DAC1 208也用作输入采样电容器。此外，SARADC 220的差分比较器210具有AC耦合输入(AC-coupled input)及本地SAR控制逻辑212。
如图2所示的共享SAR控制块230控制输入采样开关202及204、以及所有列SAR ADC220的逐次逼近切换算法的定时。假设在采样时理想电荷再分配DAC的采样电压为V0，且DAC位n等于xn。每个位n相对于所供应的参考电压VVREF具有相关联的权重wn当DAC位n稍后被修改为x’n时，DAC输出VDAC如方程式(2)所定义般改变。
由于寄生电容及来自比较器的负载，全DAC电压摆幅(voltage swing)将小于VREF。增益因数G使得满足方程式(3)。
由于电子在像素中积累负电荷，因此在电荷转移阶段期间，像素输出通常在负方向上改变。此被称为正DCDS结果。同时，像素放大器中的噪声、像素偏置及ADC影响转换结果，使得DCDS结果可能为负。在采样期间使用的DAC设定可以被选择成使得DAC支持相对较小的负电压变化及较大的正电压变化。
在图2的200中所示的所公开的双像素(two-pixel)DCDS读出分六个阶段执行，如在图3中所示。首先，在“复位采样”阶段310期间，将差分复位信号采样到差分ADC输入上。偶数DAC 206及奇数DAC 208分别利用DAC码(P0-Pn0)及(P0+Pn1)初始化。P0是一个常数，所述常数足够大以使得能够进行比较器偏移VOFF(图3)的转换而不发生修剪(值饱和)。Pn0及Pn1(Pn0可能与Pn1略有不同)是小于P0的变量，P0可随机地每行更新(抖动)以改善ADC DNL性能。在打开采样开关202及204之前，在此阶段310期间，也用脉冲对比较器210进行复位。
在“复位转换”阶段320期间，比较器输入通过使DAC0步进(参见在图3中的阶段320期间的VDAC0的摆动波形)而逐次逼近比较器触发点，而VDAC1不变(即，维持在VDAC1＝VR1)。由于“复位转换”阶段320而产生的DAC0的最终数字等效码是DR(复位数字值)，且比较器接近其触发点。在触发点附近，如从表1可以看出，DAC0码已经从P0-Pn0调整到P0+DR。结果，在阶段320的转换结束时，如在表1中可见，VDAC0的值从VR0设定为VR0+ΔV(DR)+ΔV(Pn0)，以将VDAC0-VDAC1的量化误差最小化到VQR，其中VQR小于ΔV(LSB)，其中LSB是任一DAC的N位数字值的最低有效位。
表1：利用DAC码及电压的主算法
在ADC转换阶段320结束时，逐次逼近算法将在差分比较器输入处产生小的量化误差VQR，如表1所示。我们将函数ΔV(x)定义为方程式(4)，其中x是DAC码。
在第三阶段330中，将像素电荷转移后的奇数列像素电压VPIX1采样到VDAC1上。如图3所示，VDAC1电压被降低VS1。在接下来的“信号转换”阶段340期间，DAC1逐次步进(参见在图3中的阶段340期间的VDAC1的摆动波形)以逼近奇数列像素电荷。来自此阶段的最终DAC1码是D1。当比较器到达其触发点时，如从表1中可见，DAC1码已经从P0+Pn1调整到D1。结果，在阶段340的转换结束时，如在表1中可见，VDAC1的值从VR1-VS1设定为VR1-VS1+ΔV(D1)-ΔV(P0)-ΔV(Pn1)，以将VDAC0-VDAC1的量化误差最小化到VQ1，其中VQ1小于ΔV(LSB)。
在第五阶段350中，为了将偶数列像素电压VPIX0采样到VDAC0上，打开偶数列采样开关202。同样，像素电荷转移在此阶段期间或之前发生。如可在图3中可见，VDAC0电压相较于采样的复位电压VR0降低了VS0。在信号采样阶段350期间，DAC0保持P0-DR的选定码，以便补偿比较器偏移。为DAC0选择P0-DR是本申请的本质。它使DAC0进行数学运算，并移除通常在数字域中在稍后时间发生的由复位引起的偏移VOFF与信号(由方程式(1)指示)之间的算术减法。此因以下原因而成为可能：如果使用了本发明在此公开的方法，那么由DAC0码DR所代表的偏移电压ΔV(DR)会被从最终计算中取消。
在最终的“信号转换”阶段360中，DAC0逐次步进(参见在图3中的阶段360期间的VDAC0的摆动波形)以便逼近偶数列像素电荷。来自此阶段的最终DAC0码是D0。当比较器210靠近其触发点时，如从表1中可见，DAC0码已经从P0-DR调整到D0。结果，在阶段360的转换结束时，如在表1中可见，VDAC0的值从VR0-VS0设定为VR0-VS0-ΔV(P0)+ΔV(DR)+ΔV(D0)，以将VDAC0-VDAC1的量化误差最小化到VQ0，其中VQ0小于ΔV(LSB)。
来自表1的信息可以归纳为：
ΔV(D0)＝VS0+VQ0-VQ1+ΔV(P0)+ΔV(Pn0) (5)
ΔV(D1)＝VS1+VQR-VQ1+ΔV(P0)+ΔV(Pn1) (6)
方程式(5)及(6)示出输出码D0及D1分别表示图像像素信号VS0及VS1偏移在复位采样阶段期间使用的初始码P0及Pn。由于数字CDS操作，每个输出还包括两个量化误差。
然而，在方程式(5)或(6)中均未出现复位引起的偏移ΔV(DR)。这意味着DCDS方法直接提供DCDS结果，而不需要进行算术运算来计算从信号值减去复位值。这也意味着在使用具有冗余的ADC的情况下，DCDS方法减少了用于对冗余进行解码所需的信号处理。作为结论，所公开的方法读取具有3个ADC转换的两个像素。这意味着新的每像素减少到1.5个ADC转换与传统方法中每像素2个ADC转换形成对比。
ADC及所提出的算法可具有由所供应的参考电压定义的输入信号范围。如果VS1饱和，那么VQ1可大于正常量化误差。从(5)可以看出，此也会影响转换的输出信号D0。因此，奇数列像素的饱和将导致在相应偶数列像素的转换中出现误差。这种效果可通过对输出数据的智能后处理(smart post processing)来减轻。
像素列与ADC输入之间的连接也可以每行为基础进行交换。例如，人们总是可以将来自拜耳(Bayer)像素图案的绿色像素连接到VPIX0ADC输入。对于特定的使用情况来说，如果已知绿色像素比红色像素或蓝色像素更易于发生饱和。此可降低饱和VPIX1ADC输入的影响。
在不同的实施例中，像素列可进行交换，使得每个ADC被提供以来自相同颜色像素的输入。
为了限制复杂性，例如，实施方式可允许在4个相邻像素群组内进行列交换。此种交换的实例示出于图4中，其中4种不同的设定允许从像素列输出到ADC输入的4种不同的映射410、420、430、440。
对于列交换来说，每两个相邻的2-列SAR ADC耦合到每四个相邻的读出列，且其中2-列SAR ADC的每个采样开关将基于在图像传感器的读出序列中哪个像素行被读取而接收四个相邻的读出列中的一者。
图5中还示出了使用此种交换设定来减轻修剪效应的一些实例。
虽然每像素1.5个ADC转换的方法比每像素2个ADC转换的方法具有功率效率优势，但由于与传统DCDS方法每像素行需要2个转换相比，每像素行需要3个转换，因此在速度上可能具有劣势。为了恢复速度，还可使用针对以上每像素1.5个ADC转换所公开的方法来实施每像素2个ADC转换。
为了提高读取像素数据所需的速度，在另一实施例中公开了第二DCDS操作。
图6中所示的共享SAR控制块630控制输入采样开关602及所有列ADC 620的逐次逼近切换算法的定时。
所公开的单像素(one-pixel)DCDS读出分四个阶段执行，如图7所示。首先，在“复位采样”阶段710期间，将差分复位信号采样到差分ADC输入上，其中将偏置电压引入到比较器610的反相输入端。在复位采样期间，利用非零PI-PnI将DAC初始化。在打开采样开关602之前，在此阶段期间再次对比较器610进行复位。
在“复位转换”阶段720期间，比较器输入通过使DAC步进(参见在
图7中阶段720期间的VDAC的摆动波形)而逐次逼近比较器610触发点。最终的DAC码从“复位转换”阶段720增加DR(复位数字值)，并且比较器接近其触发点。当比较器610靠近其触发点时，如从表2可以看出，DAC码已经从PI-PnI调整到PI+DR。结果，在阶段720的转换结束时，如在表2中可见，VDAC的值从VR设定为VR+ΔV(DR)+ΔV(PnI)，以将VDAC-VBIAS的量化误差最小化到VQR，其中VQR小于ΔV(LSB)。
表2：利用DAC码及电压的主算法
在第三阶段730中，为了将列像素电压采样到VDAC上，打开采样开关602。同样，像素电荷转移在此阶段期间或之前发生。如可在图7中可见，VDAC电压相较于采样的复位电压降低了VS。在采样阶段730期间，DAC保持P1-DR的码，以便补偿比较器偏移。为DAC选择PI-DR是本申请的本质。它使DAC进行数学运算，并移除通常在稍后时间发生的由复位引起的偏移与信号(由方程式(1)指示)之间的算术减法。此因以下原因而成为可能：如果使用了本发明在此公开的方法，那么由DAC码DR所代表的偏移电压ΔV(DR)会被从最终计算中取消。
在最终的“信号转换”阶段740中，DAC逐次步进(参见在图7中的阶段740期间的VDAC的摆动波形)以便逼近列像素电荷。来自此阶段的最终DAC码是DS。当比较器到达其触发点时，如从表2中可见，DAC码已经从PI-DR调整到DS。结果，在阶段740的转换结束时，如在表2中可见，VDAC的值从VR-VS设定为VR-VS-ΔV(PI)+ΔV(DR)+ΔV(DS)，以将VDAC-VBIAS的量化误差最小化到VQS，其中VQS小于ΔV(LSB)。
来自表2的信息可以归纳为：
ΔV(DS)＝VS+VQS-VQR+ΔV(PI)+ΔV(PnI) (7)
方程式(7)示出输出码DS表示Δ(参照方程式(1))像素信号VS偏移在复位采样阶段期间使用的初始码PI及PnI。由于数字CDS操作，每个输出还包括两个量化误差。
然而，在方程式(7)中未出现复位引起的偏移ΔV(DR)。这意味着DCDS方法直接提供DCDS结果，而不需要进行算术运算来计算从数字域中的信号值减去复位值。这也意味着DCDS方法减少了用于对冗余进行解码所需的信号处理(在使用具有冗余的ADC的情况下)。作为结论，所公开的方法读取具有2个ADC转换的每个像素，而不需要算术地计算信号转换与复位转换之间的差。
每个电荷再分配DAC 206、208、606被实施为具有顶板采样(top-plate sampling)的分离电容器DAC 800，如在图8中所示。电容器阵列中的最高有效位已被电容器阵列的其余部分的副本所取代。因此，DAC 800由两个子DAC(DAC A810及DAC B 820)组成。这两个子DAC具有相等的权重。此种方法提供了几个好处。首先，它允许能量高效性地实施逐次逼近切换算法。由于在SAR ADC的反复试验模式中，在不进行反复试验的情况下发生位切换(bitswitching)，通过初始化DAC A 810及DAC B 820，一个位可在试验中预设、用比较器测试、有条件地复位、并基于比较器的输出值重新设定等。通过使用测试、条件设定、测试、条件设定算法，使用DAC A 810及DAC B 820二者允许ADC逼近总是沿正确的方向移动(图7中的720及740)。在每个SAR步骤中，(DAC A810或DAC B 820的)位因比较器输出的结果可在期望的方向上被修改。在较传统的单一DAC方法中，必须首先修改位，然后可能根据比较器结果进行后向修改(如在试验中)。此外，它使得在阶段320中能够简单地否定到DAC0的复位转换结果而不需要进行算术运算。通过方程式(5)及(6)演示了这种好处。
DAC A 810及DAC B 820可以在DAC A位(n)邻近DAC B位(n)且DAC A位(n+1)邻近DAC B位(n+1)的意义上进行交织。
C0到C11的相对电容器大小示出于表3中。LSB电容器C0约为8fF，包括寄生电容。AC耦合分离电容器CAC 812在两个半DAC(MSB-Half 830与LSB-Half 840)之间共享，且可能的值可使CAC＝4C0，其中MSB是N位数字值中的最高有效位。大小可变电容器Ct 818用于调整DAC的MSB-Half 830与LSB-Half 840之间的比率，使得权重w6＝2·w5。注意，wn表示理想的位权重，而实际权重可因不匹配及寄生电容而变化。
表3.非二进制DAC相对电容器大小及权重
| 位 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| C<sub>n</sub>/C<sub>0</sub> | 26 | 14 | 7 | 4 | 2 | 1 | 8 | 5 | 3 | 2 | 1 | 1 |
| w<sub>i</sub> | 416 | 224 | 112 | 64 | 32 | 16 | 8 | 5 | 3 | 2 | 1 | 1 |
在不同的实施例中，DAC位的数目及其权重可不同于表3中描述的内容。另外，AC耦合电容器的数量可大于1，并且每个位之间的相对权重可被非整数加权。例如，可将权重实施为使得(wi+1/wi)是小于2的固定的非整数比率。
负参考电压VREFN连接到信号接地，而正参考电压VREFP由内部参考电压发生器驱动。由于DAC的冗余，参考电压稳定要求显著地松弛，此使得能够实现更快的转换及降低的能量消耗。
在一个实例中，在表4中列出一些ADC设计参数。子DAC(DAC A及DAC B)二者的组合DAC范围是1768LSB、或10.79位。
表4.ADC设计参数
| 参数 | 值 |
| 复位转换步骤 | 10 |
| 信号转换步骤 | 12 |
| P<sub>n</sub>随机化位 | 6 |
| DAC范围 | 1768 LSB |
| 最小输出DCDS范围 | 1280 LSB |
所公开的算法在2.8μm间距CMOS图像传感器中实施。因此，每个DAC 900宽2.8μm(以匹配像素宽度)且高423μm。它由24个DAC单位单元(每个子DAC 12个)组成。也就是说，如在图9中所示，A0到A11用于DAC A 810且B0到B11用于DAC B 820。
每个DAC单位单元910包括数据锁存器902、异或(XOR)门904、电压开关906及大小可变电容器908。垂直路由的设定及复位信号由图2中所示的本地SAR控制电路系统212驱动，而水平路由的set_enablen及reset_enablen信号由共享SAR控制电路214控制。锁存操作由相应的使能信号来选通，以便访问DAC内的个别数据锁存器902。当设定为1时，qpoln信号(n是0与N之间的整数)用于在施加到电压开关906之前使锁存器输出Q反相(通过异或门904)。qpol信号针对奇数列DAC及偶数列DAC被分别路由，而子DAC A及B共享相同的N位输入。
实施DAC切换算法是为了使切换能量最小化并使控制逻辑的复杂度最小化。如在表1中定义的主算法使用如在表5中定义的DAC切换来实施。具有其典型值的参数列于表6中。表6中所示的参数仅用于演示目的，它们可不被视为仅限于表6的值。也有可能实施切换算法的其它变型，例如交换子DAC A及B或交换奇数列对偶数列的顺序。
表5.DAC切换算法
| 阶段 | QPOL | A0 | B0 | A1 | B1 |
| 1.采样 | RM | RM | PN | RM | PN |
| 2.复位转换初始化 | RM | 0 | |||
| 2.复位转换完成 | D<sub>R</sub> | D<sub>R</sub>&～1 | |||
| 3.奇数采样 | |||||
| 4.奇数转换初始化 | DM | 0 | |||
| 4.奇数转换完成 | D<sub>1</sub>|1 | D<sub>1</sub> | |||
| 5.偶数采样 | 0 | ||||
| 6.偶数转换初始化 | DM | 0 | |||
| 6.偶数转换完成 | D<sub>0</sub>&～1 | D<sub>0</sub> |
与DAC A及DAC B中A0到A11及B0到B11的第n个位对应的每个位可以来回交换，这意味着对于任何DAC的任何给定位来说，它可以随机地在DAC A或DAC B中实施，以降低ADC差分非线性(differential non linearity，DNL)性能。在转换期间，也可以随机地交换两个等重最低有效位w0及w1(对应于电容器C1及C0)，其中w0可等于w1。为了进一步扩展灵活性，任何给定行中的列也可以在不同ADC之间随机交换。
表6.ADC及DAC参数
可利用线性反馈移位寄存器(linear feedback shift register，LFSR)来伪随机地实施DAC随机化，所述线性反馈移位寄存器在像素行的每个读出处被更新。
表5中所示的DAC切换算法可以与表1一起查看，以演示DAC如何通过运用其DAC码A0、B0、A1及B1来操作。
在表5的阶段1中，在采样过程中，针对偶数列将QPOL设定为RM，而针对奇数列将QPOL设定为零。在基于表6的一个实例中，RM被设定为一典型值1023＝10’b11_1111_1111(所有二进制1)。A0及A1被设定为RM＝1023，B0及B1被设定为PN，PN是在0与63之间的随机值。
在阶段2复位过程中，在转换初始化期间，将A0保持在RM＝1023且将B0从PN设定为0。在转换过程中，比较器210使A0(从1023向下)及B0(从0向上)二者都成为在0与RM＝1023之间的中间位置附近的值，其中A0＝DR且B0＝(DR&～1)。其中(DR&～1)表示DR及(DR&～1)中的每一个位是相同的，只是(DR&～1)的位[0]值总是等于0。这意味着对于任何给定的DR来说，其值等于或大于(DR&～1)的值。
在奇数阶段4中，在转换初始化期间，将A1设定为DM＝4095且将B1从PN设定为0。在转换过程中，比较器使A1(从4095向下)及B1(从0向上)二者都成为在0与DM＝4095之间的中间位置附近的值，其中A1＝(D1|1)且B1＝D1。其中(D1|1)表示D1及(D1|1)中的每一个位是相同的，只是(D1|1)的位[0]值总是等于1。这意味着(D1|1)的任何值等于或大于D1的值。
在偶数阶段5中，将QPOL的值从RM＝1023＝10’b11_1111_1111(所有10个二进制位均为1)设定为0＝10’b00_0000_0000(所有10个二进制位均为0)。这意味着作用于阶段1到阶段4的逻辑反相操作已被移除或被否定。在阶段1到阶段4期间，A0/A1等于或大于B0/B1(通过可能仅与LSB位[0]不同)意味着VDAC0>VDAC1，这意味着比较器输出被用于减小VDAC0并增大VDAC1。QPOL的每个位的翻转意味着将使用比较器输出来增大VDAC0并减小VDAC1，如将在表5的阶段6中所见。
在偶数阶段6中，在转换初始化期间，将A0从阶段2的DR设定为DM＝4095且将B0从阶段2的(DR&～1)设定为0。在转换过程中，比较器使A0(从4095向下)及B0(从0向上)二者都成为在0与DM＝4095之间的中间位置附近的值，其中A0＝(D0&～1)且B0＝D0。因为(D0&～1)表示D0及(D0&～1)中的每一个位是相同的，只是(D0&～1)的位[0]值总是等于0。这意味着B0＝D0的值等于或大于A0＝(D0&～1)的值。比较器被告知在达到平衡之前增大B0＝VDAC1并减小A0＝VDAC0。
以上对本发明的所示实例的描述(包括在摘要中描述的内容)并不旨在穷举或将本发明限制于所公开的精确形式。尽管出于例示目的在本文中描述了本发明的具体实例，但如所属领域中的技术人员将认识到的是，在本发明的范围内可以进行各种修改。
根据以上详细描述，可以对本发明进行这些修改。以下权利要求书中使用的术语不应被理解为将本发明限制于在本说明书中所公开的具体实例。相反，本发明的范围将完全由以下权利要求书确定，所述权利要求书将根据既定的权利要求书解释理论来解释。
Claims (23)
1.一种互补金属氧化物半导体图像传感器，其特征在于，包括：
像素阵列，包括多个4T像素，其中每一4T像素包括因应于入射光产生图像电荷的光电二极管、转移晶体管、复位晶体管、源极跟随器晶体管以及行选择晶体管，且其中所述源极跟随器晶体管耦合在所述光电二极管与所述行选择晶体管之间以将所述光电二极管产生的图像电荷转换为图像输出电压；
多个读出列；
多个偏置电流源，耦合到所述读出列，其中每个偏置电流源通过所述读出列向所述源极跟随器晶体管提供偏置电流；以及
多个读出电路，耦合到所述读出列以从所述像素阵列读出图像数据，其中每个读出电路包括第一采样开关及逐次逼近寄存器模拟数字转换器，其中所述逐次逼近寄存器模拟数字转换器包括差分比较器、本地逐次逼近寄存器控制以及第一数字模拟转换器，其中所述第一采样开关耦合在第一读出列与所述差分比较器的非反相输入之间，且其中所述第一数字模拟转换器耦合在所述本地逐次逼近寄存器控制与所述差分比较器的所述非反相输入之间。
2.根据权利要求1所述的互补金属氧化物半导体图像传感器，其特征在于，还包括共享逐次逼近寄存器控制，其中所述共享逐次逼近寄存器控制控制至少一个采样开关、以及所述像素阵列的多个逐次逼近寄存器模拟数字转换器的逐次逼近切换算法的定时。
3.根据权利要求2所述的互补金属氧化物半导体图像传感器，其特征在于，每个读出电路还包括偏置电压，其中所述偏置电压耦合到所述差分比较器的反相输入，以形成1-列逐次逼近寄存器模拟数字转换器。
4.根据权利要求2所述的互补金属氧化物半导体图像传感器，其特征在于，每个读出电路还包括第二采样开关及第二数字模拟转换器，其中所述第二采样开关耦合在第二读出列与所述差分比较器的反相输入之间，并且其中所述第二数字模拟转换器耦合在所述本地逐次逼近寄存器控制与所述差分比较器的所述反相输入之间，以形成2-列逐次逼近寄存器模拟数字转换器。
5.根据权利要求4所述的互补金属氧化物半导体图像传感器，其特征在于，所述2-列逐次逼近寄存器模拟数字转换器在实体布局上是双像素列宽的。
6.根据权利要求4所述的互补金属氧化物半导体图像传感器，其特征在于，每两个相邻的2-列逐次逼近寄存器模拟数字转换器被耦合到每四个相邻的读出列，且其中所述2-列逐次逼近寄存器模拟数字转换器的采样开关将基于自哪一像素行读出而接收所述四个相邻的读出列中的一者。
7.根据权利要求4所述的互补金属氧化物半导体图像传感器，其特征在于，所述第二数字模拟转换器是电荷再分配数字模拟转换器，其中所述电荷再分配数字模拟转换器由两个子数字模拟转换器组成并且包括多个电压分配数字模拟转换器单位单元以及在两个半数字模拟转换器之间共享的交流耦合分离电容器，其中每个半数字模拟转换器具有相同数量的所述数字模拟转换器单位单元、以及大小可变电容器，所述大小可变电容器耦合在其中所述交流耦合分离电容器的一端连接到最低有效位电容器的节点与负参考电压之间。
8.根据权利要求7所述的互补金属氧化物半导体图像传感器，其特征在于，所述两个子数字模拟转换器具有相同数量的所述数字模拟转换器单位单元以及相同的位权重分布。
9.根据权利要求7所述的互补金属氧化物半导体图像传感器，其特征在于，所述数字模拟转换器单位单元包括耦合到异或门的第一输入的数据锁存器，其中反相信号耦合到所述异或门的第二输入，其中所述异或门的输出耦合到电压开关以确定将何电压输入到电压分配电容器，且其中所述电压分配电容器基于所述电容器接收到何电压而将其电压贡献到数字模拟转换器输出。
10.根据权利要求2所述的互补金属氧化物半导体图像传感器，其特征在于，所述第一数字模拟转换器是电荷再分配数字模拟转换器，其中所述电荷再分配数字模拟转换器由两个子数字模拟转换器组成并且包括多个电压分配数字模拟转换器单位单元以及在所述两个半数字模拟转换器之间共享的交流耦合分离电容器，其中每个半数字模拟转换器具有相同数量的所述数字模拟转换器单位单元、以及大小可变电容器，所述大小可变电容器耦合在其中所述交流耦合分离电容器的一端连接到最低有效位电容器的节点与负参考电压之间。
11.根据权利要求10所述的互补金属氧化物半导体图像传感器，其特征在于，所述两个子数字模拟转换器具有相同数量的所述数字模拟转换器单位单元以及相同的位权重分布。
12.根据权利要求10所述的互补金属氧化物半导体图像传感器，其特征在于，所述数字模拟转换器单位单元包括耦合到异或门的第一输入的数据锁存器，其中反相信号耦合到所述异或门的第二输入，其中所述异或门的输出耦合到电压开关以确定将何电压输入到电压分配电容器，且其中所述电压分配电容器基于所述电容器接收到何电压而将其电压贡献到数字模拟转换器输出。
13.一种用于读取具有三个转换的两个像素的图像读出方法，其特征在于，包括：
将模拟数字转换器的比较器复位；
导通第一采样开关以从第一读出列将第一复位电压采样到所述比较器的非反相输入，并导通第二采样开关以从第二读出列将第二复位电压采样到所述比较器的反相输入；
将第一数字模拟转换器设定为第一初始值并将第二数字模拟转换器设定为第二初始值；
在所述比较器触发第一时间时，在保持所述第二数字模拟转换器的数字值不变的同时使所述第一数字模拟转换器的数字值步进以达到所述第一数字模拟转换器的第一数字值，其中所述第一数字值是所述第一初始值与复位数字值的总和；
将像素电荷从所读取的像素行的光电二极管转移到读出列；
导通所述第二采样开关以从所述第二读出列将第二信号电压采样到所述比较器的所述反相输入，其中所述比较器的所述反相输入的电压从与所述第二数字模拟转换器的所述第二初始值对应的第二复位电压减小所述第二信号电压；
在所述比较器触发第二时间时，在保持所述第一数字模拟转换器的所述第一数字值不变的同时使所述第二数字模拟转换器的所述数字值步进以达到所述第二数字模拟转换器的第二数字值；
导通所述第一采样开关以从所述第一读出列将第一信号电压采样到所述比较器的所述非反相输入，其中所述比较器的所述非反相输入的所述电压从与所述第一数字模拟转换器的所述第一初始值对应的第一复位电压减小所述第一信号电压；
将第一数字模拟转换器设定为从所述第一初始值减去所述复位数字值以补偿比较器偏移；以及
在所述比较器触发第三时间时，在保持对应于所述第二数字模拟转换器的所述第二数字值不变的同时使所述第一数字模拟转换器的所述数字值步进以达到对应于所述第一数字模拟转换器的第三数字值。
14.根据权利要求13所述的图像读出方法，其特征在于，所述第一初始值及所述第二初始值足够大以使得能够进行所述比较器偏移的转换而不发生饱和，且所述第一初始值小于所述第二初始值。
15.根据权利要求13所述的图像读出方法，其特征在于，所述第二数字值及所述第三数字值表示所述第一读出列及所述第二读出列的数字图像信号，并由所述第一数字模拟转换器及所述第二数字模拟转换器设定的其第一初始值及第二初始值对应的电压偏移。
16.根据权利要求13所述的图像读出方法，其特征在于，所述第一数字值与所述第一初始值之间的差是所述复位数字值，且其中基于所述比较器触发所述第一时间，将所述第一数字模拟转换器的输出电压与所述第二数字模拟转换器的输出电压之间的第一量化误差最小化到小于对应于所述最低有效位的数字模拟转换器电压中的一者。
17.根据权利要求13所述的图像读出方法，其特征在于，基于所述比较器触发所述第二时间，将对应于所述第一数字值的所述第一数字模拟转换器的所述输出电压与对应于所述第二数字值的所述第二数字模拟转换器的所述输出电压之间的第二量化误差最小化到小于对应于所述最低有效位的所述数字模拟转换器电压中的一者。
18.根据权利要求13所述的图像读出方法，其特征在于，基于所述比较器触发所述第三时间，将对应于所述第三数字值的所述第一数字模拟转换器的所述输出电压与对应于所述第二数字值的所述第二数字模拟转换器的所述输出电压之间的第三量化误差最小化到小于对应于所述最低有效位的所述数字模拟转换器电压中的一者。
19.一种用于读取具有两个转换的一个像素的图像读出方法，其特征在于，包括：
将偏置电压设定到所述比较器的反相输入；
将模拟数字转换器的比较器复位；
导通第一采样开关以从读出列将复位电压采样到所述比较器的非反相输入；
将第一数字模拟转换器设定为第一初始值；
在所述比较器触发第一时间时，使所述第一数字模拟转换器的数字值步进以达到所述第一数字模拟转换器的第一数字值，其中所述第一数字值是所述第一初始值与复位数字值的总和；
将像素电荷从所读取的像素行的光电二极管转移到读出列；
导通所述第一采样开关以从所述读出列将第一信号电压采样到所述比较器的所述非反相输入，其中所述比较器的所述非反相输入的电压从与所述第一数字模拟转换器的所述第一初始值对应的第一初始电压减小第一信号电压；
将第一数字模拟转换器设定为从所述第一初始值减去所述复位数字值以补偿比较器偏移；以及
在所述比较器触发第二时间时，使所述第一数字模拟转换器的所述数字值步进以达到对应于所述第一数字模拟转换器的第二数字值。
20.根据权利要求19所述的图像读出方法，其特征在于，所述第一初始值被设定为一值以使得能够进行所述比较器偏移的转换而不发生饱和。
21.根据权利要求19所述的图像读出方法，其特征在于，所述第二数字值表示所述读出列的数字图像信号，所述数字图像信号偏移与所述第一数字模拟转换器的所述第一初始值对应的所述第一初始电压。
22.根据权利要求19所述的图像读出方法，其特征在于，所述第一数字值与所述第一初始值之间的差是所述复位数字值，且其中基于所述比较器触发所述第一时间，将所述第一数字模拟转换器的输出电压与所述偏置电压之间的第一量化误差最小化到小于对应于最低有效位的第一数字模拟转换器电压。
23.根据权利要求19所述的图像读出方法，其特征在于，基于所述比较器触发所述第二时间，将对应于所述第二数字值的所述第一数字模拟转换器的所述输出电压与所述偏置电压之间的第二量化误差最小化到小于对应于所述最低有效位的所述第一数字模拟转换器电压。
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