CN111246138A - 一种非制冷红外图像传感器及其校正方法 - Google Patents

Abstract

本申请披露了一种非制冷红外图像传感器，包括：行选逻辑；像素电路；校正码读写模块；失调校正DAC；差分电流产生电路；跨阻放大；动态比较器；k‑bit逐次逼近逻辑和积分器。本申请的优势在于：通过将校正存储置于像素内，节约了外部的存储空间，减少了传统片上校正时向探测器发送校正码流的通信功耗；将宏观失调调节、校正范围调节及像素级失调非均匀性校正统一集成在片内，可以获得残余固定背景噪声更小、成像动态范围更大的校正后读出性能；在失调标定过程中，该架构使用列级集成的逐次逼近逻辑，直接用于更新像素阵列内对应校正存储，故省去了输出的缓存阵列，节省了芯片面积；等等。

Description

一种非制冷红外图像传感器及其校正方法

技术领域

本发明涉及一种读出电路。具体的，涉及一种片上自动校正的读出电路、包括该片上自动校正的读出电路的图像传感器及其校正方法。

背景技术

非制冷红外焦平面探测器芯片主要由MEMS微测辐射热计阵列、读出电路及真空封装三部分构成。探测器工作时，MEMS微测辐射热计阵列将辐射能量转换为热敏电阻阻值变化，进而被读出电路放大并依次读出到片外，实现了对目标辐射的阵列级成像。对于微测辐射热计而言，目标辐射是有效信号，而工艺偏差引起的阻值非均匀性、环境温度波动及热敏电阻温度系数的非均匀性引起的温漂噪声、还有工艺失效引起的像素电阻损坏，都属于无效的信号，会导致输出原始图像上下饱和或引入固定模式噪声，因此需要被校正、补偿或剔除。

对于非制冷红外探测器，最常用的校正方法为基于均匀面源黑体的标定校正。标定校正的目的是提取探测器的非均匀性参数及盲像素位置，从而在数字图像处理端进行校正和补偿处理。例如，挡片校正就是一种基于温度近似均匀的挡片成像的失调标定校正方法。探测器面对挡片成像的输出中，包含了失调的非均匀性信息，基于该信息可以对失调非均匀性进行校正。

失调非均匀性校正可以有效提升成像质量，操作如果在数字图像处理域进行，会消耗一定的逻辑运算单元及存储单元代价。而且对于原始非均匀性较大、温漂较严重的探测器，就需要更高精度的复杂算法进行校正补偿，增加了成像系统的开发难度，增加了数字图像处理端的硬件成本及功耗开销。另一方面，针对非均匀性引起原始输出信号易饱和的探测器，通常采用片上粗校正的方法，在芯片内完成非均匀性的初步粗校正。片上非均匀性校正相对于单纯后端的数字校正可以获得更好的成像动态范围，但也需要标定、校正表存储、实时向探测器发送校正码流的操作步骤，一定程度增加了探测器的使用难度。

发明内容

针对现有技术中读出电路的失调非均匀性校正的功耗、算法开销、硬件代价等问题，本申请提出了一种非制冷红外图像传感器。

本申请的第一方面披露了第一种非制冷红外图像传感器，所述非制冷红外图像传感器包括：行选逻辑，所述行选逻辑用于产生行选信号RSEL_i；像素电路，所述像素电路中的每个像素单元包含一个校正码存储单元RAM_i，j和一个像素电阻Rs_i，j，所述像素电路中的每个像素单元还包括一个行选开关，所述行选开关基于行选信号RSEL_i对像素电路进行逐行选通；校正码读写模块，用于像素内存储单元的行级并行位线读写，并产生校正码；失调校正DAC，用于基于校正码和阵列外产生的模拟偏压Vbias，产生调节列读出前端失调的模拟偏压Vb；差分电流产生电路，其一端输入模拟偏压Vb，另一端连接像素阵列的行选开关；跨阻放大，用于基于差分电流产生电路产生的差分电流Idiff，产生电压输出Vagc；动态比较器，用于基于电压输出Vagc和阈值信号Vth，产生信号CMP；k-bit逐次逼近逻辑，用于基于信号CMP，确定待写入的校正码值，并反馈给所述行级校正码读写模块；积分器，所述积分器基于电压输出Vagc，产生电压Vint；列ADC，所述ADC基于电压Vint，产生模数转换码值AD_BUS。

在一些实施例中，所述行选电路每行包括行选产生逻辑、第一与门和第二与门，其中：行选产生逻辑用于产生第i行的行选信号RSEL_i；第一与门的输入为RSEL_i和全局写使能信号WE，输出为第i行的写使能信号WE_i，第二与门的输入为RSEL_i和全局读使能信号RE，输出为第i行的读使能信号RE_i。

在一些实施例中，所述校正码读写模块的一端通过k bit位线BL[k：1]与像素电路中的校正码存储器RAM_i，j相连接，另一端输出kbit宽的MEM[k：1]信号与二选一选择器的第一输入端连接，二选一选择器模块的第二输入端与逐次逼近模块的输出端连接，二选一选择器的输出端与失调校正DAC连接，二选一选择器通过信号”NUC提取帧”进行控制选择输出第一或第二输入端的信号。

本申请的第二方面披露了第二种非制冷红外图像传感器，所述非制冷红外图像传感器包括：行选逻辑，所述行选逻辑用于产生行选信号RSEL_i；像素电路，所述像素电路中的每个像素单元包含一个校正码存储单元RAM_i，j和一个像素电阻Rs_i，j，所述像素电路中的每个像素单元还包括一个行选开关，所述行选开关基于行选信号RSEL_i对像素电路进行逐行选通；校正码读模块，用于基于RD和RE_i信号，读取第i行的像素内校正码存储单元RAM_i，j内存储的校正码值；移位暂存，用于基于TSF信号，暂时存储校正码读模块中读到的校正码数据，且通过kbit的DCd[k：1]线连接校正码写模块；校正码写模块，用于基于WR和WE_i信号，将移位暂存模块内暂存的校正码数据写入第i行的像素内校正码存储单元；失调校正DAC，用于基于校正码和阵列外产生的模拟偏压Vbias，产生调节列读出前端失调的模拟偏压Vb；差分电流产生电路，其一端输入模拟偏压Vb，另一端连接像素阵列的行选开关；跨阻放大，用于基于差分电流产生电路产生的差分电流Idiff，产生电压输出Vagc；积分器，所述积分器基于电压输出Vagc，产生电压Vint；列ADC，所述ADC基于电压Vint，产生模数转换码值AD_BUS，并将AD最高位信号AD[MSB]输出给校正码写模块。

在一些实施例中，所述校正码写模块还与帧计数器信号FCNT连接。

在一些实施例中，所述行选电路每行包括行选产生逻辑、第一与门和第二与门，其中：行选产生逻辑用于产生第i行的行选信号RSEL_i；第一与门的输入为RSEL_i+1和全局写使能信号WE，输出为第i行的写使能信号WE_i，第二与门的输入为RSEL_i和全局读使能信号RE，输出为第i行的读使能信号RE_i。

在一些实施例中，所述校正码读模块的一端通过k bit位线BL[k：1]与像素电路中的校正码存储器RAM_i，j相连接，另一端输出kbit宽的DC[k：1]信号分别输出到失调校正DAC和移位暂存。

本申请的第三方面披露了一种校正方法，应用于第一种非制冷红外图像传感器，包括：步骤1，落下挡片；步骤2，全局失调校正帧有效；步骤3，设置无像素级校正，完成一帧成像，获得宏观帧均值；步骤4，基于宏观帧均值信息与目标值的大小关系，调节全局失调校正；步骤5，重复步骤3和4，A帧后，帧均值与目标值偏差符合要求，完成全局失调校正；步骤6，非均匀性提取帧有效，根据帧输出偏差分布统计，自动设置校正范围；步骤7，逐行读取MEMS像素电阻，基于读出结果产生校正码写入像素内存储单元；步骤8，重复步骤7，B帧后，阵列原始输出粗校正均匀，完成失调非均匀性校正存储更新；步骤9，抬起挡片；步骤10，基于已获取的全局失调校正码、校正范围调节码及逐行从像素存储内读取的像素级失调校正码，进行正常读出帧的读出成像。

本申请的第四方面披露了另一种校正方法，应用于第二种非制冷红外图像传感器，包括：步骤1，落下挡片，开始第1帧OCC存储更新，帧计数FCNT＝1，校正码写模块控制{AD[MSB]，DCd[k-1∶1]}写入BL[k：1]；步骤2，第0行起始，在RD及RE0的控制下，读取第0行像素内OCC存储，得到失调校正DAC控制码DC，完成第0行像元读取及积分放大，第0行末尾，将第0行读取的OCC数据DC在TSF脉冲的作用下，写入移位暂存寄存器DCd；步骤3，第1行起始，重复步骤2中的操作，读取第1行像元至完成积分放大，同时完成第0行积分放大电压的模数转换；步骤4，第1行末尾，在WR及WE0的作用下，将更新的校正码写入第0行像素存储内；步骤5，重复步骤2-4，完成一帧N行像素的读出及校正码像素内存储的更新；步骤6，开始第2帧OCC存储更新，帧计数FCNT＝2，校正码写模块控制{DCd[k]，AD[MSB]，DCd[k-2∶1]}写入BL[k：1]；步骤7，重复步骤2-5，完成第2帧N行像素读出及OCC存储的更新；步骤8，第3到第k帧，FCNT＝3～k，校正码写模块控制AD[MSB]写入BL[k-2]到BL[1]，完成OCC存储所有bit的更新；步骤9，抬起挡片；步骤10，基于已更新的像素级失调校正码，进行正常读出帧的读出成像。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其它类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构和操作。

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。

图1是根据本申请的一些实施例所示的一种非制冷红外图像和传感器；

图2是图1中所述电路的工作时序图；

图3是根据本申请的一些实施例所示的包含图1中所述片上自动校正的读出电路的图像传感器示意图；

图4是图3中的图像传感器对应的校正流程示意图；

图5是根据本申请的一些实施例所示的宏观失调调节示意图；

图6是根据本申请的一些实施例所示的失调非均匀校正示意图；

图7是根据本申请的一些实施例所示的失调非均匀校正示意图；

图8是根据本申请的一些实施例所示的失调非均匀校正示意图；

图9是根据本申请的一些实施例所示的另一种非制冷红外图像传感器；

图10是根据图9中的图像传感器对应的校正流程示意图；

图11是根据本申请的一些实施例所示的数据统计处理模块示意图；

图12是图11所示的数据统计处理模块的具体工作流程示意图；

图13是根据本申请一些实施例所示的一种可调节全局失调及像素级失调非均匀性校正范围的读出电路结构示意图。

具体实施方式

图1是根据本申请的一些实施例所示的一种非制冷红外图像和传感器。如图1所示，所述非制冷红外图像传感器由三大部分组成：行选逻辑、像素阵列和片上自动校正的读出电路。具体地，所述读出电路为一种基于跨阻放大电路输出电压Vagc逐次逼近完成校正码提取的列读出电路。

图1中包括：行选逻辑，所述行选逻辑用于产生行选信号RSEL_i；像素电路，所述像素电路中的每个像素单元包含一个校正码存储单元RAM_i，j和一个像素电阻Rs_i，j，所述像素电路中的每个像素单元还包括一个行选开关，所述行选开关基于行选信号RSEL_i对像素电路进行逐行选通；校正码读写模块，用于像素内存储单元的行级并行位线读写，并产生校正码；失调校正DAC，用于基于校正码和阵列外产生的模拟偏压Vbias，产生调节列读出前端失调的模拟偏压Vb；差分电流产生电路，其一端输入模拟偏压Vb，另一端连接像素阵列的行选开关；跨阻放大，用于基于差分电流产生电路产生的差分电流Idiff，产生电压输出Vagc；动态比较器，用于基于电压输出Vagc和阈值信号Vth，产生信号CMP；k-bit逐次逼近逻辑，用于基于信号CMP，确定待写入的校正码值，并反馈给所述行级校正码读写模块；积分器，所述积分器基于电压输出Vagc，产生电压Vint；列ADC，所述ADC基于电压Vint，产生模数转换码值AD_BUS。

行选产生逻辑用于产生第i行的行选信号RSEL_i；第一与门的输入为RSEL_i和全局写使能信号WE，输出为第i行的写使能信号WE_i，第二与门的输入为RSEL_i和全局读使能信号RE，输出为第i行的读使能信号RE_i。

所述校正码读写模块的一端通过k bit位线BL[k：1]与像素电路中的校正码存储器RAM_i，j相连接，另一端输出k bit宽的MEM[k：1]信号与二选一选择器的第一输入端连接，二选一选择器模块的第二输入端与逐次逼近模块的输出端连接，二选一选择器的输出端与失调校正DAC连接，二选一选择器通过信号“NUC提取帧”进行控制选择输出第一或第二输入端的信号。

如图1所示，第j列读出电路及对应i行、j列的像素电路及第i行的行选电路有具体展示。当阵列行选选通第i行时，RSEL_i有效，像素Rs_i，i被第j列的读出电路读出。Rs_i，j读出过程中，首先在本行内经过差分电流产生，获得差分电流Idiff，然后经过跨阻放大得到初步直流电压Vagc，然后再经过积分器积分放大获得积分后的结果Vint，最后被列ADC采样，并完成模数转换，输出驱动总线AD_BUS，送到阵列外。

在探测器完成配置正常工作后，每行选通像素读出时，本行像素内的校正存储也会被读出，控制校正DAC，调节各个像素的输出。像素Rs读出时，RE_i使能，k-bit的校正码从像素内的k个存储单元的数据驱动k根BL位线读出到列内，得到失调校正DAC的数字输入NUC[k：1]。失调校正DAC在控制码的作用下，从模拟偏压总线V_bus[B：1]上选取电压Vb驱动列级模拟前端电路，改变Idiff电流，从而完成失调的数字化片上前端调整。

AD_BUS的数据输出到阵列外后，经过数据处理、统计获得宏观的非均匀性分布信息及失调信息，并经过失调调节逻辑和校正范围调节逻辑的处理，控制全局的偏压产生电路的DAC，调节全局失调及校正范围。

在进行失调标定时，跨阻放大的直流输出Vagc会直接经过列级的比较器控制k-bit逐次逼近逻辑，产生失调校正DAC的数字输入，在较短的时间内，就可以将Vagc拉到目标阈值电压Vth附近，完成校正码的提取。

图2是图1中所述电路的工作时序图。如图2所示，在非均匀性校正(NuC)参数提取帧内，每行的起始进行逐次逼近调整Vagc的工作步骤，每行的末尾将获取的校正码写入校正存储，这样在一行内就完成了本行的校正存储更新，一帧内就完成了整个存储阵列的更新。在正常读出帧，只需在每行的起始读取像素存储内的校正数据，就完成了非均匀性的片上校正。

图3是根据本申请的一些实施例所示的包含图1中所述片上自动校正的读出电路的图像传感器示意图。如图3所示，所述图像传感器包括像素阵列，所述像素阵列中的每个像素单元包括多位校正存储和MEMS选通开关；行选逻辑，所述行选逻辑用于控制所述像素阵列的每行像素电路进行逐行选通；片上自动校正的读出电路，所述读出电路如图1所示；数据统计处理模块，所述数据统计处理模块用于统计图像原始数据，控制全局失调及校正范围。

图4是图3中的图像传感器对应的校正流程示意图。

所述流程包括：步骤1，落下挡片；步骤2，全局失调校正帧有效；步骤3，设置无像素级校正，完成一帧成像，获得宏观帧均值；步骤4，基于宏观帧均值信息与目标值的大小关系，调节全局失调校正；步骤5，重复步骤3和4，A帧后，帧均值与目标值偏差符合要求，完成全局失调校正；步骤6，非均匀性提取帧有效，根据帧输出偏差分布统计，自动设置校正范围；步骤7，逐行读取MEMS像素电阻，基于读出结果产生校正码写入像素内存储单元；步骤8，重复步骤7，B帧后，阵列原始输出粗校正均匀，完成失调非均匀性校正存储更新；步骤9，抬起挡片；步骤10，基于已获取的全局失调校正码、校正范围调节码及逐行从像素存储内读取的像素级失调校正码，进行正常读出帧的读出成像。

图5是根据本申请的一些实施例所示的宏观失调调节示意图。如图5左图所示，未经过片上粗校正的阵列输出由于工艺及电路设计的原因，可能整体偏大或偏小，导致图像整体偏亮或偏暗；另一方面，由于像素原始输出并不在动态范围中部，较小的外部辐射信号变化就可能导致像素输出发生饱和，影响了成像的动态范围。因此片上预处理校正首先要将全局的失调调整至动态范围中部，如图5中右图所示，确保成像动态范围足够大。

图6是根据本申请的一些实施例所示的失调非均匀校正示意图。如图6所示，在固定的非均匀性校正位数的前提下，DAC校正范围的设定会影响最终校正后的残余非均匀性。如上图所示，对于2-bit的非均匀性校正，校正范围设置的偏大时，可以保证所有像素都能被有效校正，但最终的校正后误差仍较大。

图7是根据本申请的一些实施例所示的失调非均匀校正示意图。如图7所示，若校正范围设置得偏小，对于部分像素，可以获得更小的校正后误差，但对于失调误差较大的像素，无法被校正到理想的残余误差范围内。

因此，如图8所示，通过设计校正范围与探测器非均匀性分布范围相匹配的校正电路，可以获得更小的整体残余非均匀性失调。通过如图1和3中的片上自动校正的读出电路，能够实现所述目的。图8是根据本申请的一些实施例所示的失调非均匀校正示意图。

图9是根据本申请的一些实施例所示的另一种非制冷红外图像传感器。具体地，图9简化了图1中的校正逻辑，能够降低电路功耗。所述读出电路为一种基于片内集成的列ADC二进制输出最高位的逐次逼近校正列读出电路。

图9中包括：行选逻辑，所述行选逻辑用于产生行选信号RSEL_i；像素电路，所述像素电路中的每个像素单元包含一个校正码存储单元RAM_i，j和一个像素电阻Rs_i，j，所述像素电路中的每个像素单元还包括一个行选开关，所述行选开关基于行选信号RSEL_i对像素电路进行逐行选通；校正码读模块，用于基于RD和RE_i信号，读取第i行的像素内校正码存储单元RAM_i，j内存储的校正码值；移位暂存，用于基于TSF信号，暂时存储校正码读模块中读到的校正码数据，且通过k bit的DCd[k：1]线连接校正码写模块；校正码写模块，用于基于WR和WE_i信号，将移位暂存模块内暂存的校正码数据写入第i行的像素内校正码存储单元；失调校正DAC，用于基于校正码和阵列外产生的模拟偏压Vbias，产生调节列读出前端失调的模拟偏压Vb；差分电流产生电路，其一端输入模拟偏压Vb，另一端连接像素阵列的行选开关；跨阻放大，用于基于差分电流产生电路产生的差分电流Idiff，产生电压输出Vagc；积分器，所述积分器基于电压输出Vagc，产生电压Vint；列ADC，所述ADC基于电压Vint，产生模数转换码值AD_BUS，并将AD最高位信号AD[MSB]输出给校正码写模块。

进一步地，所述校正码写模块还与帧计数器信号FCNT连接。

进一步地，所述行选电路每行包括行选产生逻辑、第一与门和第二与门，其中：行选产生逻辑用于产生第i行的行选信号RSEL_i；第一与门的输入为RSEL_i+1和全局写使能信号WE，输出为第i行的写使能信号WE_i，第二与门的输入为RSEL_i和全局读使能信号RE，输出为第i行的读使能信号RE_i。

进一步地，所述校正码读模块的一端通过k bit位线BL[k：1]与像素电路中的校正码存储器RAM_i，j相连接，另一端输出k bit宽的DC[k：1]信号分别输出到失调校正DAC和移位暂存。

如图9所示，所述片上自动校正的读出电路包括校正码读模块、移位暂存和校正码写模块；失调校正DAC，用于基于校正码和阵列外产生的模拟偏压，产生调节列读出前端失调的模拟偏压；列读出前端，用于基于失调校正DAC产生的模拟偏压，产生电压输出；列级积分ADC，用于将电压输出进行放大并转换为数字信号；校正码写模块基于数字信号最高位确定输出大小；每行读取的校正码，通过暂存寄存器，缓存到下一行AD转换时，参与更新校正码生成；当前行获取的更新校正码写入当前行的前一行的校正码存储。

图9中所示的读出电路的工作流程为：1)在一帧内的一行内，完成对上一行读出模拟电压的模数转换后，直接用AD最高位判断输出大小，即对于Q-bit量化的ADC，以2^Q-1为目标值；2)每行读取的校正码，通过暂存寄存器，缓存到下一行AD转换时，参与更新校正码生成；3)AD[MSB]逐帧更新校正码的从高到低的k～1位，共需k帧完成更新；3)当前行获取的更新校正码写入当前行的前一行的校正存储。

图10是根据图9中的图像传感器对应的校正流程示意图。

所述流程包括：步骤1，落下挡片，开始第1帧OCC存储更新，帧计数FCNT＝1，校正码写模块控制{AD[MSB]，DCd[k-1∶1]}写入BL[k：1]；步骤2，第0行起始，在RD及RE0的控制下，读取第0行像素内OCC存储，得到失调校正DAC控制码DC，完成第0行像元读取及积分放大，第0行末尾，将第0行读取的OCC数据DC在TSF脉冲的作用下，写入移位暂存寄存器DCd；步骤3，第1行起始，重复步骤2中的操作，读取第1行像元至完成积分放大，同时完成第0行积分放大电压的模数转换；步骤4，第1行末尾，在WR及WE0的作用下，将更新的校正码写入第0行像素存储内；步骤5，重复步骤2-4，完成一帧N行像素的读出及校正码像素内存储的更新；步骤6，开始第2帧OCC存储更新，帧计数FCNT＝2，校正码写模块控制{DCd[k]，AD[MSB]，DCd[k-2∶1]}写入BL[k：1]；步骤7，重复步骤2-5，完成第2帧N行像素读出及OCC存储的更新；步骤8，第3到第k帧，FCNT＝3～k，校正码写模块控制AD[MSB]写入BL[k-2]到BL[0]，完成OCC存储所有bit的更新；步骤9，抬起挡片；步骤10，基于已更新的像素级失调校正码，进行正常读出帧的读出成像。

图11是根据本申请的一些实施例所示的数据统计处理模块示意图。如图3所述，所述数据统计处理模块用于统计图像原始数据，控制全局失调及校正范围。如图11所示，所述数据统计处理模块在一帧内对ADC输出的像素原始数据进行统计，获取帧均值及失调非均匀性分布信息，并产生全局失调校正DAC输入及校正范围调节DAC输入。

在图11中，ADC列总线模块基于x bit的AD_BUS[k：1]及列时钟CLKcol，输出原始xbit二进制数据ADO[k：1]以及这x bit中的高Y bit数据即ADO[x：x-Y+1]。高Y-bit数据输入给高位译码模块，高位译码模块输出Z个计数使能信号EN[1]～EN[Z]；计数使能信号EN[1]～EN[Z]输入给统计计数器，统计计数器在计数时钟和输出选通信号的控制下输出Z个计数结果CNT1～CNTZ，这Z个计数结果可以后续被数据处理完成直方图统计；Y-bit二进制计数模块输出计数信号YCNT给统计计数器和整帧求和模块，整帧求和模块包括乘法器和累加器，乘法器基于YCNT信号和CNTi(1≤i≤z)产生乘法结果，并输入到累加器完成累加，累加器输出FSUM，累加器的输出结果FSUM与目标值FSUMT通过比较器B进行比较，比较器的输出结果控制逐次逼近逻辑输出合适的全局失调调节码；Z个计数结果CNT1～CNTZ还输入给失调峰峰值判断模块；失调峰峰值判断模块由比较器、失调分布区间上下限提取逻辑构成，比较器基于外部输入的目标值THRD和输入的计数器值CNTi(1≤i≤z)，输出比较结果，失调分布区间上下限提取逻辑基于比较器比较的结果，输出失调上限UL和失调下限LL；失调上下限UL和LL输入给校正范围编码逻辑，校正范围编码逻辑基于UL和LL输出校正范围配置码。

图12是图11所示的数据统计处理模块的具体工作流程示意图。

所述流程包括：步骤1，开始一帧读出；步骤2，接收到第1个有效像素X-bit二进制数据ADO1；步骤3，将ADO1高位Y-bit译码，控制Y个行波计数器之一加1，完成数据分组统计；步骤4，重复2，3步骤，完成M*N阵列数据分组统计，得到CNT1到CNTZ共Z个统计值；步骤5，该帧末，FSUM、LL、UL清零，Y-bit二进制计数器YCNT计数，控制统计计数器CNT1到CNTZ的数据选通输出；步骤6a，YCNT＝0时，CNT1与0相乘，结果累加到FSUM，即FSUM＝FSUM+CNT1*YCNT；步骤6b，YCNT＝0时，若CNT1＞THRD且Flag＝0，则LL＝YCNT，否则LL＝LL，Flag＝Flag；若CNT1＞THRD，则UL＝YCNT，否则UL＝UL；步骤7，重复步骤6，直到YCNT＝Z-1，得到FSUM、LL、UL；步骤8a，若FSUM＞FSUMT，则输出指令控制宏观失调减小；否则输出指令控制宏观失调增加；步骤8b，基于LL、UL进行编码，控制校正范围，使得校正范围与阵列失调非均匀性峰峰值情况匹配。

图13是根据本申请一些实施例所示的一种可调节全局失调及像素级失调非均匀性校正范围的读出电路结构示意图。如图13所示，该结构通过控制veb0到veb的电阻串DAC电压节点选通输出，实现全局失调校正；并通过vfid校正电路中DAC的IR型升降压电路的电阻阻值调节，实现校正范围的调整。

该读出电路主要由：宏观失调可调+像素级失调校正范围可调的偏压产生电路、多路选择器、差分电流产生模块、跨阻放大模块构成。

宏观失调可调+像素级失调校正范围可调的偏压产生电路：输入电压vfid0和veb0，输出校正后的veb信号以及2^k根vfidb总线，输入信号veb0输入单位增益接法的的运放OPA3缓冲后连接到第一电阻串中的中间节点，第一电阻串的最上端和最下端是电流源Ieb，上下电流源在第一电阻串上产生一系列电压，从第一电阻串上选出2^s+1个节点连接到多路选择器MUX_eb，MUX_eb受s+1bit控制信号控制，从2^s+1个节点中选出一个电压输入到输入单位增益接法的的运放OPA4缓冲后输出宏观校正电压veb；输入信号vfidb0输入单位增益接法的运放OPA0缓冲后连接到可调电阻串中的中间节点，可调电阻串由可调电阻R1和R2组成，R1的下端和R2的上端分别接电流源Ifid，基于Ifid在可调电阻串上产生电压，可调电阻串受失调范围调节码NUCR[r：1]控制，通过改变失调范围调节码，可以改变可调电阻串上下两端的电压，可调电阻串上端的节点连接单位增益接法的运放OPA2，可调电阻串下端的节点连接单位增益接法的运放OPA1，运放OPA2和OPA1的输出分别接第二电阻串的上端和下端，从第二电阻串中选出2^k个电压输出节点构成vfidb总线。

多路选择开关连接vfidb总线，基于k bit像素失调校正码，从vfidb总线中选择校正码对应的电压并输出vfid_i，j至差分电流产生模块。

差分电流产生模块基于veb和vfid_i，j以及盲元Rd_j，像元Rs_i，j产生差分电流。

差分电流模块产生的差分电流经过跨阻放大模块后输出电压Vagc_i，j。

与传统的片外标定计算及校正存储架构、片内分立的校正存储及逻辑计算架构相比，本架构的主要优势在于：

1.校正存储置于像素内，节约了外部的存储空间，减少了传统片上校正时向探测器发送校正码流的通信功耗；

2.该架构将宏观失调调节、校正范围调节及像素级失调非均匀性校正统一集成在片内，可以获得残余固定背景噪声更小、成像动态范围更大的校正后读出性能；

3.在失调标定过程中，该架构使用列级集成的逐次逼近逻辑，直接用于更新像素阵列内对应校正存储，故省去了输出的缓存阵列，节省了芯片面积；

4.提供了一种基于直方图统计的宏观失调校正及校正范围调节算法，该算法通过提取高位数据进行运算，共享行波计数型统计电路等方法，节省了数字逻辑电路的面积；

5.提供了一种基于ADC输出最高位进行多帧逐次逼近型校正更新的读出电路及算法，节省了校正更新逻辑电路的面积；

6.提供了一种基于跨阻放大输出电压在一帧内完成逐次逼近型校正更新的读出电路及算法，提高了标定校正速度。

以上内容描述了本申请和/或一些其他的示例。根据上述内容，本申请还可以作出不同的变形。本申请披露的主题能够以不同的形式和例子所实现，并且本申请可以被应用于大量的应用程序中。后文权利要求中所要求保护的所有应用、修饰以及改变都属于本申请的范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

针对本申请引用的每个专利、专利申请、专利申请公开物和其他材料，如文章、书籍、说明书、出版物、文档、物件等，特将其全部内容并入本申请作为参考。与本申请内容不一致或产生冲突的申请历史文件除外，对本申请权利要求最广范围有限制的文件(当前或之后附加于本申请中的)也除外。需要说明的是，如果本申请附属材料中的描述、定义、和/或术语的使用与本申请所述内容有不一致或冲突的地方，以本申请的描述、定义和/或术语的使用为准。

最后，应当理解的是，本申请中所述实施例仅用以说明本申请实施例的原则。其他的变形也可能属于本申请的范围。因此，作为示例而非限制，本申请实施例的替代配置可视为与本申请的教导一致。相应地，本申请的实施例不限于本申请明确介绍和描述的实施例。

Claims (9)

1.一种非制冷红外图像传感器，其特征在于，包括：

行选逻辑，所述行选逻辑用于产生行选信号RSEL_i；

像素电路，所述像素电路中的每个像素单元包含一个校正码存储单元RAM_i,j和一个像素电阻Rs_i,j，所述像素电路中的每个像素单元还包括一个行选开关，所述行选开关基于行选信号RSEL_i对像素电路进行逐行选通；

校正码读写模块，用于像素内存储单元的行级并行位线读写，并产生校正码；

失调校正DAC，用于基于校正码和阵列外产生的模拟偏压Vbias，产生调节列读出前端失调的模拟偏压Vb；

差分电流产生电路，其一端输入模拟偏压Vb，另一端连接像素阵列的行选开关；

跨阻放大，用于基于差分电流产生电路产生的差分电流Idiff，产生电压输出Vagc；

动态比较器，用于基于电压输出Vagc和阈值信号Vth，产生信号CMP；

k-bit逐次逼近逻辑，用于基于信号CMP，确定待写入的校正码值，并反馈给所述行级校正码读写模块；

积分器，所述积分器基于电压输出Vagc，产生电压Vint；

列ADC，所述ADC基于电压Vint，产生模数转换码值AD_BUS。

2.如权利要求1所述的非制冷红外图像传感器，其特征在于，所述行选电路每行包括行选产生逻辑、第一与门和第二与门，其中：

行选产生逻辑用于产生第i行的行选信号RSEL_i；

第一与门的输入为RSEL_i和全局写使能信号WE，输出为第i行的写使能信号WE_i，第二与门的输入为RSEL_i和全局读使能信号RE,输出为第i行的读使能信号RE_i。

3.如权利要求1所述的非制冷红外图像传感器，其特征在于，所述校正码读写模块的一端通过k bit位线BL[k:1]与像素电路中的校正码存储器RAM_i,j相连接，另一端输出k bit宽的MEM[k:1]信号与二选一选择器的第一输入端连接，二选一选择器模块的第二输入端与逐次逼近模块的输出端连接，二选一选择器的输出端与失调校正DAC连接，二选一选择器通过信号”NUC提取帧”进行控制选择输出第一或第二输入端的信号。

4.一种非制冷红外图像传感器，其特征在于，包括：

行选逻辑，所述行选逻辑用于产生行选信号RSEL_i；

像素电路，所述像素电路中的每个像素单元包含一个校正码存储单元RAM_i,j和一个像素电阻Rs_i,j，所述像素电路中的每个像素单元还包括一个行选开关，所述行选开关基于行选信号RSEL_i对像素电路进行逐行选通；

校正码读模块，用于基于RD和RE_i信号，读取第i行的像素内校正码存储单元RAM_i,j内存储的校正码值；

移位暂存，用于基于TSF信号，暂时存储校正码读模块中读到的校正码数据，且通过kbit的DCd[k:1]线连接校正码写模块；

校正码写模块，用于基于WR和WE_i信号，将移位暂存模块内暂存的校正码数据写入第i行的像素内校正码存储单元；

失调校正DAC，用于基于校正码和阵列外产生的模拟偏压Vbias，产生调节列读出前端失调的模拟偏压Vb；

差分电流产生电路，其一端输入模拟偏压Vb，另一端连接像素阵列的行选开关；

跨阻放大，用于基于差分电流产生电路产生的差分电流Idiff，产生电压输出Vagc；

积分器，所述积分器基于电压输出Vagc，产生电压Vint；

列ADC，所述ADC基于电压Vint，产生模数转换码值AD_BUS，并将AD最高位信号AD[MSB]输出给校正码写模块。

5.如权利要求4所述的非制冷红外图像传感器，其特征在于，所述校正码写模块还与帧计数器信号FCNT连接。

6.如权利要求4所述的非制冷红外图像传感器，其特征在于，所述行选电路每行包括行选产生逻辑、第一与门和第二与门，其中：

行选产生逻辑用于产生第i行的行选信号RSEL_i；

第一与门的输入为RSEL_i+1和全局写使能信号WE，输出为第i行的写使能信号WE_i，第二与门的输入为RSEL_i和全局读使能信号RE,输出为第i行的读使能信号RE_i。

7.如权利要求4所述的非制冷红外图像传感器，其特征在于，所述校正码读模块的一端通过k bit位线BL[k:1]与像素电路中的校正码存储器RAM_i,j相连接，另一端输出k bit宽的DC[k:1]信号分别输出到失调校正DAC和移位暂存。

8.一种校正方法，应用于如权利要求1所述的图像传感器，其特征在于，包括：

步骤1，落下挡片；

步骤2，全局失调校正帧有效；

步骤3，设置无像素级校正，完成一帧成像，获得宏观帧均值；

步骤4，基于宏观帧均值信息与目标值的大小关系，调节全局失调校正；

步骤5，重复步骤3和4，A帧后，帧均值与目标值偏差符合要求，完成全局失调校正；

步骤6，非均匀性提取帧有效，根据帧输出偏差分布统计，自动设置校正范围；

步骤7，逐行读取MEMS像素电阻，基于读出结果产生校正码写入像素内存储单元；

步骤8，重复步骤7，B帧后，阵列原始输出粗校正均匀，完成失调非均匀性校正存储更新；

步骤9，抬起挡片；

步骤10，基于已获取的全局失调校正码、校正范围调节码及逐行从像素存储内读取的像素级失调校正码，进行正常读出帧的读出成像。

9.一种校正方法，应用于如权利要求4所述的图像传感器，其特征在于，包括：

步骤1，落下挡片，开始第1帧OCC存储更新，帧计数FCNT＝1，校正码写模块控制{AD[MSB],Cd[k-1:1]写入BL[k:1]；

步骤2，第0行起始，在RD及RE0的控制下，读取第0行像素内OCC存储，得到失调校正DAC控制码DC，完成第0行像元读取及积分放大，第0行末尾，将第0行读取的OCC数据DC在TSF脉冲的作用下，写入移位暂存寄存器DCd；

步骤3，第1行起始，重复步骤2中的操作，读取第1行像元至完成积分放大，同时完成第0行积分放大电压的模数转换；

步骤4，第1行末尾，在WR及WE0的作用下，将更新的校正码写入第0行像素存储内；

步骤5，重复步骤2-4，完成一帧N行像素的读出及校正码像素内存储的更新；

步骤6，开始第2帧OCC存储更新，帧计数FCNT＝2，校正码写模块控制{DCd[k],D[MSB],Cd[k-2:1]写入BL[k:1]；

步骤7，重复步骤2-5，完成第2帧N行像素读出及OCC存储的更新；

步骤8，第3到第k帧，FCNT＝3～k，校正码写模块控制AD[MSB]写入BL[k-2]到BL[1]，完成OCC存储所有bit的更新；

步骤9，抬起挡片；

步骤10，基于已更新的像素级失调校正码，进行正常读出帧的读出成像。

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