JP2009168931A - 液晶表示装置 - Google Patents

Abstract

【課題】 ソース線のマルチプレクサ駆動とＤＡＣを組み合わせた場合においても、階調電圧生成回路で生じる電圧降下に起因する縦スジやムラなどの発生を抑制する液晶表示装置を提供する。
【解決手段】 複数のソース線Ｘ及びゲートＹ線と、所定数の前記ソース線群に対応して設けられてｉ（２以上の整数）ビットデータの映像信号をアナログの階調信号に変換して前記各ソース線に供給する複数の駆動回路とを有する液晶表示装置であって、前記駆動回路は、前記映像信号を時分割して選択する第１の切替回路６と、選択された映像信号を前記階調信号に変換するデジタルアナログ変換回路ＤＡＣと、前記階調信号を各ソース線に時分割して供給する第２の切替回路７と、前記第２の切替回路の各ソース線への供給順序がｎ水平期間、ｍ垂直期間（ｎ，ｍはそれぞれ１以上の整数）毎に異なるように制御する制御回路５とを備えた。
【選択図】図３

Description

本発明は、液晶表示装置に関し、特にソース線のマルチプレクサ駆動とＤＡＣを組み合わせた場合においても、階調電圧生成回路で生じる電圧降下に起因する縦スジやムラなどの発生を防止することのできる液晶表示装置に関する。

近年では、走査線駆動回路や映像信号線駆動回路を画素ＴＦＴと同時に透明絶縁基板上に一体形成した「駆動回路内蔵型」のＴＦＴ−ＬＣＤの開発が盛んである。この構成によれば、液晶表示装置の透明絶縁基板の有効画面領域を広げ、かつ、製造コストの低減を図ることができる。

図１７は、駆動回路内蔵型の液晶表示装置の構成の一例を示す図である。
この液晶表示装置は、液晶表示パネルＬＣと、該液晶表示パネルＬＣを駆動制御する駆動回路ＤＤとを備えている。
この液晶表示装置では、メモリＭ２１〜Ｍ２４の何れかをマルチプレクサＭＰＸで切り換えてデジタル・アナログ変換器ＤＡＣに接続する。さらに、デジタル・アナログ変換器ＤＡＣの出力は、切り換え器Ｓ１〜Ｓ４により、メモリＭ２１〜Ｍ２４に対応した液晶のソース線へ出力される。

この液晶表示装置では、デジタル・アナログ変換器ＤＡＣを各データラインに対して設けるのではなく、複数個のデータラインに対して１個のデジタル・アナログ変換器ＤＡＣを設け、それを時分割使用する。

このように、時分割でデジタル・アナログ変換を実施し、更に時分割でソース線への書き込みを行うことで、ＤＡＣ回路およびＡＭＰ回路の数を減らすことができるので、低消費電力かつ狭額縁の駆動回路内蔵型のＴＦＴ−ＬＣＤが実現されている。
特開平５−１７３５０６号公報

しかしながら、上述のようにソース線のマルチプレクサ駆動とＤＡＣを組み合わせた場合、ソース線の時分割書き込みに合わせてＤＡＣの出力電圧を連続してアンプ入力容量に充電する必要があるが、表示パターンによってはアンプ入力容量の充放電電流が大きく、抵抗ストリングを用いた階調電圧生成部の階調設定抵抗に電流が流れることにより、階調電圧の電圧降下が発生する。この電圧降下は、アレイ上のレイアウト配線抵抗・配線容量、およびトランジスタのゲート容量などから決まる所定の時定数で、時間の経過とともに徐々に本来の階調電圧に復帰する。

しかしながら、解像度の高いパネルにおいては１水平期間が短いために、ソース線の時分割書き込みに割り当てられる時間はわずかであり、上記の時定数が大きい場合などは所望の階調電圧からずれが発生したままの状態でソース線電位が保持されてしまうため、縦スジやムラなどが発生し、表示画質品位を低下させてしまうという問題があった。

このような問題を解決するためには、１水平期間内の時分割数を減らして周波数を落とし、ソース線充電に長い時間を確保する必要があるが、ひとつのアンプ出力をマルチプレクサで振り分けてまかなうソース線本数が少なくなってしまうために、アナログスイッチやＤＡＣなどの回路を増やさなければならず、回路面積が大きくなり、消費電力の増加や額縁が増大するという問題があった。また、以上のような理由のために、解像度の高い高精細製品を実現することができないという問題があった。

本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ソース線のマルチプレクサ駆動とＤＡＣを組み合わせた場合においても、階調電圧生成回路で生じる電圧降下に起因する縦スジやムラなどを発生させることなく、表示画質品位を向上させることにある。

上記課題を解決するための本発明は、互いに直交配置された複数のソース線及びゲート線と、前記ソース線と前記ゲート線との交点にそれぞれ設けられた画素スイッチング素子と、所定数の前記ソース線群に対応して設けられてｉ（２以上の整数）ビットデータの映像信号をアナログの階調信号に変換して前記各ソース線に供給する複数の駆動回路とを有し、ｉビットデータに基づいて２のｉ乗の階調表示を行う液晶表示装置であって、前記駆動回路は、前記映像信号を時分割して選択する第１の切替回路と、選択された映像信号を前記階調信号に変換するデジタルアナログ変換回路と、前記階調信号を各ソース線に時分割して供給する第２の切替回路と、前記第２の切替回路の各ソース線への供給順序がｎ水平期間、ｍ垂直期間（ｎ，ｍはそれぞれ１以上の整数）毎に異なるように制御する制御回路とを備えた。

本発明によれば、ソース線のマルチプレクサ駆動とＤＡＣを組み合わせた場合においても、階調電圧生成回路で生じる電圧降下に起因する縦スジやムラなどの発生を防止して、表示画質品位の高い液晶表示装置を得ることができる。

〔第１の実施の形態〕
図１は、液晶表示装置の回路構成を概略的に示す図である。なお、この図は、原理図として判り易くするために液晶表示装置の一部について簡略化して示している。

液晶表示装置は、液晶表示パネルＤＰ、および液晶表示パネルＤＰを制御する表示制御回路ＣＮＴを備える。
液晶表示パネルＤＰは、一対の電極基板であるアレイ基板１および対向基板２間に液晶層３を挟持した構造である。表示制御回路ＣＮＴは、アレイ基板１および対向基板２から液晶層３に印加される液晶駆動電圧により液晶表示パネルＤＰの透過率を制御する。
アレイ基板１では、複数の画素電極ＰＥが透明絶縁基板ＧＬ上において略マトリクス状に配置される。また、複数のゲート線Ｙ（Ｙ１〜Ｙｍ）が複数の画素電極ＰＥの行に沿って配置され、複数のソース線Ｘ（Ｘ１〜Ｘｎ）が複数の画素電極ＰＥの列に沿って配置される。

これらゲート線Ｙおよびソース線Ｘの交差位置近傍には、複数の画素スイッチング素子Ｗが配置される。各画素スイッチング素子Ｗは例えばゲートがゲート線Ｙに接続され、ソース−ドレインパスがソース線Ｘおよび画素電極ＰＥ間に接続される薄膜トランジスタからなり、対応ゲート線Ｙを介して駆動されたときに対応ソース線Ｘおよび対応画素電極ＰＥ間で導通する。

各画素電極ＰＥおよび共通電極ＣＥのそれぞれは、例えばＩＴＯ等の透明電極材料からなり、それぞれ配向膜ＡＬで覆われ、画素電極ＰＥおよび共通電極ＣＥからの電界に対応した液晶分子配列に制御される液晶層３の一部である画素領域と共に液晶画素ＰＸを構成する。

複数の液晶画素ＰＸは各々画素電極ＰＥおよび共通電極ＣＥ間に液晶容量ＣＬＣを有する。複数の補助容量線Ｃ１〜Ｃｍは各々対応行の液晶画素ＰＸの画素電極ＰＥに容量結合した補助容量Ｃｓを構成する。補助容量Ｃｓは画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。

表示制御回路ＣＮＴは、ゲートドライバＹＤ、ソースドライバＸＤ、およびコントローラ回路５を備える。
ゲートドライバＹＤは、複数のスイッチング素子Ｗを行単位に導通させるように複数のゲート線Ｙ１〜Ｙｍを順次駆動する。ソースドライバＸＤは、各行のスイッチング素子Ｗが対応ゲート線Ｙの駆動によって導通する期間において画素電圧Ｖsを複数のソース線Ｘ１〜Ｘｎにそれぞれ出力する。コントローラ回路５は、ゲートドライバＹＤ、ソースドライバＸＤを制御する。

コントローラ回路５は、外部信号源ＳＳから入力される同期信号ＳＹＮＣに基づいて表示制御回路ＣＮＴ各部の動作を制御する信号を生成する。
コントローラ回路５は、入力される同期信号ＳＹＮＣに基づいてゲートドライバＹＤに対する制御信号ＣＴＹ、ソースドライバＸＤに対する制御信号ＣＴＸを発生する。

コントローラ回路５は、複数の画素ＰＸに対して外部信号源ＳＳから入力される画像データＤＩを、所定タイミングで画素データＤＯとしてソースドライバＸＤに出力する。画像データＤＩは複数の液晶画素ＰＸに対する複数の画素データからなり、１フレーム期間（垂直走査期間Ｖ）毎に更新される。制御信号ＣＴＹはゲートドライバＹＤに供給され、制御信号ＣＴＸは画素データＤＯと共にソースドライバＸＤに供給される。制御信号ＣＴＹは上述のように順次複数のゲート線Ｙを駆動する動作をゲートドライバＹＤに行わせるために用いられ、制御信号ＣＴＸは画素データＤＯを複数のソース線Ｘにそれぞれ割り当てると共に出力極性を指定する動作をソースドライバＸＤに行わせるために用いられる。

ゲートドライバＹＤはゲート線Ｙを選択するために例えばシフトレジスタ回路を用いて構成される。
ソースドライバＸＤは、これら画素データＤＯをそれぞれ画素電圧Ｖsに変換し、複数のソース線Ｘ１〜Ｘｎに並列的に出力する。

画素電圧Ｖsは共通電極ＣＥのコモン電圧Ｖcomを基準として画素電極ＰＥに印加される電圧であり、例えばフレーム反転駆動およびライン反転駆動を行うようコモン電圧Ｖcomに対して極性反転される。極性反転のための極性信号ＰＯＬは、コントローラ回路５からソースドライバＸＤに入力される。

ソースドライバＸＤは、メモリＭ（Ｍ１〜Ｍ６）、第１切替器６、デジタル・アナログ変換器ＤＡＣ、および第２切替器７を含む。
メモリＭは、コントローラ回路５から入力される画素データＤＯから抽出した、それぞれの液晶画素ＰＸごとのデータを格納する。第１切替器６は、メモリＭのデジタル出力を切り換えてデジタル・アナログ変換器ＤＡＣに出力する。デジタル・アナログ変換器ＤＡＣは、デジタルデータをアナログ階調電圧に変換する。デジタル・アナログ変換器ＤＡＣは、第２切替器７を介して、１水平期間を時分割して複数のソース線（図１の例では６本のソース線）を所望の階調電圧に順次充電する。
また、第１切替器６及び第２切替器７は、入力される極性信号ＰＯＬによって選択するデータを切り換える。

図２は、第１切替器６の構成を示す図である。
第１切替器６は、信号セレクタ１１とデジタルスイッチＤＳＷを含んでいる。第１切替器６には、メモリＭから分解能が６ビット（０〜５）の液晶画素ＰＸごとの画素データＤＯが入力される。ここで、画素データＤＯは、例えば、連続する６つの液晶画素のデータ（赤データ（ｎ）、緑データ（ｎ＋１）、青データ（ｎ＋２）、赤データ（ｎ＋３）、緑データ（ｎ＋４）、青データ（ｎ＋５））である。

また第１切替器６には、制御信号ＤＳＷ１〜ＤＳＷ６が入力される。この制御信号ＤＳＷ１〜ＤＳＷ６は、変換回路（図示しない）が制御信号ＣＴＸを変換して生成する。信号セレクタ１１は、順次選択的にオン状態に入力される制御信号ＤＳＷ１〜ＤＳＷ６及び極性信号ＰＯＬに対応して、いずれか１つの出力線をオン状態とする。デジタルスイッチＤＳＷは、オン状態となった出力線に接続するスイッチをオンとすることで、対応する画素データＤＯを選択して６ビットのデータ（ＤＡＴＡ[０]〜ＤＡＴＡ[５]）として出力する。

図３は、デジタル・アナログ変換器ＤＡＣの構成を示す図である。
デジタル・アナログ変換器ＤＡＣは、抵抗ＤＡＣ回路１２、抵抗ストリング(図中Ｒ Ｓｔｒｉｎｇと表記)による階調電圧生成部１３、及びアンプ回路（図中ＡＭＰと表記）１４を含んでいる。

６ビットの画像信号デジタルデータ（ＤＡＴＡ［０］〜ＤＡＴＡ［５］）は、抵抗ＤＡＣ回路１２で保持された後、階調電圧生成部１３において抵抗ストリングで生成される階調電圧に変換される。そして、変換されたアナログ信号は、アンプ回路１４を介して第２切替器７に入力される。

ここで、アンプ回路１４の動作について説明する。
階調電圧を抵抗ストリングを用いて生成している場合、出力電流が流れることによって電圧降下が生じるという問題がある。このアンプ回路１４は、このアンプ回路１４の出力電圧を入力電圧に常に一致させるように動作する。そして信号線に電流が流れるような場合であっても、その電流はアンプ回路１４で生成させるように動作する。これによって、電圧降下の発生を防止することができる。

アンプ回路１４の入力ノードＡＭＰＩＮに接続されているアンプ入力容量Ｃ１は、ＲＥＳＥＴ信号がＯＮとなるＲＥＳＥＴ状態において、反転増幅回路のしきい値電位に充電されている。
作動状態では、ＲＥＳＥＴ信号がＯＦＦとなり、アンプ入力容量Ｃ１は、階調電圧生成部１３が出力する階調電圧に等しい電位に充電される。そして、アンプ出力制御信号であるＡＦＢ信号がＯＮになることによりＡＭＰ入出力が短絡して帰還回路が構成される。この結果、入力ノードＡＭＰＩＮに等しい電位がアンプ回路１４から出力される。

図４は、第２切替器７の構成を示す図である。
第２切替器７は、信号セレクタ１６とアナログスイッチＡＳＷを含んでいる。第２切替器７には、デジタル・アナログ変換器ＤＡＣから液晶画素ＰＸごとの階調電圧が時分割で入力される。

また第２切替器７には、制御信号ＡＳＷ１〜ＡＳＷ６が入力される。この制御信号ＡＳＷ１〜ＡＳＷ６は、変換回路（図示しない）が制御信号ＣＴＸを変換して生成する。信号セレクタ１６は、順次選択的にオン状態に入力される制御信号ＡＳＷ１〜ＡＳＷ６及び極性信号ＰＯＬに対応して、いずれか１つの出力線をオン状態とする。アナログスイッチＡＳＷは、オン状態となった出力線に接続するスイッチをオンとすることで、対応する信号線に階調電圧を出力する。

図５は、信号セレクタ１１の構成を示す図である。なお、信号セレクタ１６の構成も同様であるため、信号セレクタ１１について説明する。
図５（ａ）は、信号セレクタ１１の選択動作を模式的に表している。それぞれの入力部（ｉｎ１〜ｉｎ６）からは、２つの出力部（ｏｕｔ１〜ｏｕｔ６）に対して矢印が出ているが、これは極性信号ＰＯＬによっていずれの出力部を選択するかが切り換えられることを表している。

たとえば、極性信号ＰＯＬが”Ｈ”の場合は、入力部ｉｎ１、ｉｎ２、ｉｎ３、ｉｎ４、ｉｎ５、ｉｎ６は、それぞれ出力部ｏｕｔ１、ｏｕｔ２、ｏｕｔ３、ｏｕｔ４、ｏｕｔ５、ｏｕｔ６と接続するように内部回路が構成される。極性信号ＰＯＬが”Ｌ”の場合は、入力部ｉｎ１、ｉｎ２、ｉｎ３、ｉｎ４、ｉｎ５、ｉｎ６は、それぞれ出力部ｏｕｔ４、ｏｕｔ５、ｏｕｔ６、ｏｕｔ１、ｏｕｔ２、ｏｕｔ３と接続するように内部回路が構成される。

図５（ｂ）は、信号セレクタ１１の回路のブロック図である。
スイッチ回路は、互いに並列接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタで構成している。これはトランジスタ単独でスイッチ回路を構成するよりも安定した動作を得るためである。そして、極性信号ＰＯＬによって出力する回路が切り換えられる。

続いて、ソースドライバＸＤの駆動動作について説明する。

まず、従来の駆動方法において、縦スジが発生する原因について説明する。
図６は、従来の制御信号ＤＳＷ１〜ＤＳＷ６、ＡＳＷ１〜ＡＳＷ６の制御タイミングを示す図である。
すなわち、図６に示す制御タイミングは、従来から良く使用されているもので、６本のソース線を、青１データ（ｎ＋２）、青２データ（ｎ＋５）、緑１データ（ｎ＋１）、緑２データ（ｎ＋４）、赤１データ（ｎ）、赤２データ（ｎ＋３）の順に時分割書き込みを行う例である。

図７は、緑ラスタ表示をする場合のアンプ入力ノードＡＭＰＩＮの電位の時間変化を表した図である。
緑ラスタ表示であるので、青1、青２、赤１、赤２に対応する階調電位Ｖｂｌｕｅ１、Ｖｂｌｕｅ２、Ｖｒｅｄ１、Ｖｒｅｄ２は、図示されるようにそれぞれ黒階調レベルである。

ある階調（例えば階調Ｌｘ）の緑ラスタを表示しようとしたとき、緑１、緑２の階調電位Ｖｇｒｅｅｎ１、Ｖｇｒｅｅｎ２は、本来ならばそれぞれに階調電圧Ｌｘに到達しなければならない。しかしながら緑１の書き込みは直前の青２の黒階調電位からの変位量が大きいため、時分割書き込みに割り当てられる時間が短い場合には、Ｖｇｒｅｅｎ１は階調電圧Ｌｘに到達しない。

このため、緑１の画素電位は緑２の画素電位に比べて充電不足になるため、緑１画素と緑２画素の間に輝度差が発生する。したがって、上述のように信号を切り換えてソース線書き込みを行った場合には、図８に示されるように輝度差が縦スジとして視認されてしまう。

図９は、本発明の第１の実施の形態における制御信号ＤＳＷ１〜ＤＳＷ６、ＡＳＷ１〜ＡＳＷ６の制御タイミングを示す図である。
デジタル・アナログ変換とソース線マルチプレクサ駆動の時分割動作順が、１水平期間毎かつフレーム毎に、各色同士で入れ替わるようになっている。

即ち、奇数フレームでは、極性信号ＰＯＬが“Ｈ”のときには、青1、青２、緑１、緑２、赤１、赤２の順に選択が行われ、極性信号ＰＯＬが“Ｌ”のときには、青２、青１、緑２、緑１、赤２、赤１の順に選択が行われる。

また、偶数フレームでは、極性信号ＰＯＬが“Ｈ”のときには、青２、青１、緑２、緑１、赤２、赤１の順に選択が行われ、極性信号ＰＯＬが“Ｌ”のときには、青1、青２、緑１、緑２、赤１、赤２の順に選択が行われる。

図１０（ａ）は、緑ラスタ表示の様子を示した図である。
仮に従来例と同様に緑１書き込みにおいて充電不足が発生したとしても、図９で説明したように時分割動作順を１水平期間毎かつフレーム毎に入れ替えているために、所望の階調電圧に対する電位ずれが発生するアドレスを、表示エリアの面内で二次元的に分散し、さらにフレーム毎に時間的に分散することができる。
従って、所望の階調電圧に対する電位ずれは時空間的に平均化されるため、表示イメージは図１０（ｂ）のように均一輝度の緑ラスタとなる。

このようにして、ソース線のマルチプレクサ駆動とＤＡＣを組み合わせた場合においても、縦スジやムラなどを発生させることなく、表示画質品位を向上させることができる。

また、マルチプレクサ数を増やしても表示画質品位の低下を抑えることができるので、回路規模を縮小でき、低消費電力かつ狭額縁の安価な液晶表示装置を実現することができる。

なお、以上述べた第１の実施の形態では６ビットデジタルデータを抵抗ＤＡＣ回路１２でデジタル変換する構成を示したが、図１１に示すように上位３ビットを抵抗ＤＡＣ回路１２でデジタル・アナログ変換し、下位３ビットを容量ＤＡＣ回路１２’（図中ＣＤＡＣと表記）でデジタル・アナログ変換するような構成の場合についても、容量ＤＡＣ回路１２’の入力容量Ｃ２の充放電電流が抵抗ストリングの電圧降下を引き起こすので、同様の問題が発生する。

なお、極性信号ＰＯＬは、図１２に示す方法で生成することができる。図１２（ａ）は、極性信号ＰＯＬの生成回路を示し、図１２（ｂ）は、極性信号ＰＯＬの生成タイムチャートを示している。これらの図を参照しつつ極性信号ＰＯＬの生成方法を説明する。

図１２（ｂ）に示すように、ＶＳＹＮＣは、垂直同期信号を表し、１フレーム毎に出力されるパルス信号である。ＨＳＹＮＣは、水平同期信号を表し、１水平期間毎に出力されるパルス信号である。

図１２（ａ）に示すように、ＶＳＹＮＣは、分周回路によって、例えば、ｍ垂直期間毎に状態が交番するステータス信号となる。このステータス信号は、後段の回路によって位相の異なる出力信号Ａと出力信号Ｂとになる。

一方、ＨＳＹＮＣは、分周回路によって、例えば、ｎ水平期間毎に状態が交番するステータス信号となる。このステータス信号は、上述の出力信号Ａと出力信号Ｂとによって位相が制御される。即ち、出力信号Ａがアクティブのときは、接点Ａが閉じ接点Ｂが開いている。従って、分周回路の出力がそのまま極性信号ＰＯＬとなる。出力信号Ｂがアクティブのときは、接点Ａが開き接点Ｂが閉じている。従って、分周回路の出力は反転されて極性信号ＰＯＬとなる。

以上の回路の構成によって、極性信号ＰＯＬは、ｎ水平期間毎に状態が交番するステータス信号であるとともに、更にｍ垂直期間毎にその状態が反転するように制御される。上述の実施例は、ｎ＝１、ｍ＝１の場合に該当する。

なお、本実施の形態では、メモリＭを用いて画素データＤＯを保持して第１切替器６に入力しているが、メモリＭを用いずにデータバスラインからデータを直接に保持するようにしても良い。

図１３、図１４は、サンプリングタイミング信号Ｓに応じてデータバスラインのデータをラッチする回路構成例を示している。また、図１５のタイムチャートは、データバスラインのデータが保持される動作を表している。
このようにしてデータを保持しておき、図２に示す構成により制御信号ＤＳＷ１〜ＤＳＷ６を順次選択的にオン状態にすることで、デジタル・アナログ変換回路１１に時分割入力することができる。

〔第２の実施の形態〕
第２の実施の形態では、信号の“Ｈ”、“Ｌ”によってアンプ回路１４が駆動するソース線群を切り換えるように構成している点で第１の実施の形態と異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。

図１６は、アンプ回路１４が駆動するソース線群を切り換える方法を説明する図である。図１６では、１つのアンプ回路１４が６本のソース線に階調表示電圧を供給する構成を例としている。
第２の実施の形態では、ｋ水平期間毎にそして更にｌ垂直期間（ｋ、ｌはそれぞれ１以上の整数）毎にアンプ回路１４と駆動するソース線群との対応を切り換えている。これを実現する方法として、信号として極性信号ＰＯＬを用い、その“Ｈ”、“Ｌ”によってアンプ回路１４が駆動するソース線群を切り換えることができる。この際、極性信号ＰＯＬを図１３、図１４に示すラッチ回路を用いて保持し、その信号をアンプ切替回路（不図示）に出力して切り換え動作を行うようにしても良い。

この第２の実施の形態によれば、アンプ回路１４自体のＴＦＴ特性のバラツキがあったとしても、ｋ水平期間毎、ｌ垂直期間（ｋ、ｌはそれぞれ１以上の整数）毎にアンプ回路１４と駆動するソース線群との対応を切り換えることにより、書き込み階調表示電圧のバラツキが分散されるので、表示ムラを低減することができる。

なお、本第２の実施の形態は、第１の実施の形態と組合わせて実現することもでき、さらに独立に構成することも可能である。

なお、上述の各実施の形態では、６本のソース線毎に画像データを時分割で切り換えて出力していたが、これは、赤、緑、青の３色についてそれぞれ２本のソース線を対象としているためである。従って、６本のソース線に限られず、３ｎ本のソース線毎に画像データを時分割で切り換えて出力しても良い。例えば、９本のソース線毎に画像データを時分割で切り換えて出力しても良い。

尚、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

液晶表示装置の回路構成を概略的に示す図。 第１切替器の構成を示す図。 デジタル・アナログ変換器の構成を示す図。 第２切替器の構成を示す図。 信号セレクタの構成を示す図。 従来の制御信号の制御タイミングを示す図。 緑ラスタ表示をする場合のアンプ入力ノードの電位の時間変化を表した図。 輝度差が縦スジとして視認される状態を示す図。 本発明の第１の実施の形態における制御信号の制御タイミングを示す図。 緑ラスタ表示の様子を示した図。 デジタル・アナログ変換器の他の構成を示す図。 極性信号の生成回路を示す図。 サンプリングタイミング信号に応じてデータバスラインのデータをラッチする回路を表す図。 サンプリングタイミング信号に応じてデータバスラインのデータをラッチする回路を表す図。 データバスラインのデータが保持される動作を表すタイムチャート。 アンプ回路が駆動するソース線群を切り換える方法を説明する図。 駆動回路内蔵型の液晶表示装置の構成の一例を示す図。

符号の説明

１…アレイ基板、２…対向基板、３…液晶層、５…コントローラ回路、６…第１切替器、７…第２切替器、１１…信号セレクタ、１２…ＤＡＣ回路、１３…階調電圧生成部、１４…アンプ回路、１６…信号セレクタ、ＹＤ…ゲートドライバ、ＤＩ…画像データ、ＤＯ…画素データ、 ＤＰ…液晶表示パネル、ＸＤ…ソースドライバ、ＰＥ…画素電極、ＣＥ…共通電極、ＰＸ…液晶画素、ＤＰ…表示パネル、ＣＮＴ…表示制御回路、Ｍ…メモリ、ＤＳＷ…デジタルスイッチ、ＡＭＰＩＮ…入力ノード、ＡＳＷ…アナログスイッチ、ＳＳ…外部信号源、Ｖcom…コモン電圧、Ｘ…ソース線、Ｙ…ゲート線、Ｗ…スイッチング素子。

Claims (5)

1. 互いに直交配置された複数のソース線及びゲート線と、前記ソース線と前記ゲート線との交点にそれぞれ設けられた画素スイッチング素子と、所定数の前記ソース線群に対応して設けられてｉ（２以上の整数）ビットデータの映像信号をアナログの階調信号に変換して前記各ソース線に供給する複数の駆動回路とを有し、ｉビットデータに基づいて２のｉ乗の階調表示を行う液晶表示装置であって、
   前記駆動回路は、
   前記映像信号を時分割して選択する第１の切替回路と、
   選択された映像信号を前記階調信号に変換するデジタルアナログ変換回路と、
   前記階調信号を各ソース線に時分割して供給する第２の切替回路と、
   前記第２の切替回路の各ソース線への供給順序がｎ水平期間、ｍ垂直期間（ｎ，ｍはそれぞれ１以上の整数）毎に異なるように制御する制御回路と
   を備えたことを特徴とする液晶表示装置。
2. ｎ＝１、ｍ＝１の場合で、かつ前記階調信号が１ゲート線ごとに逆極性となる駆動において、
   前記制御回路は、前記階調信号の極性を制御する信号によって各ソース線への供給順序を制御することを特徴とする請求項１記載の液晶表示装置。
3. 前記デジタルアナログ変換回路は、前記階調信号を供給するソース線群をｋ水平期間、ｌ垂直期間（ｋ、ｌはそれぞれ１以上の整数）毎に異なるようになされたことを特徴とする請求項２記載の液晶表示装置。
4. 前記制御回路は、同一色の階調信号を連続して対応する前記ソース線に供給するように制御するとともに、ｎ水平期間、ｍ垂直期間（ｎ，ｍはそれぞれ１以上の整数）毎に、同一色内の前記階調信号の供給順序が異なるように制御することを特徴とする請求項１記載の液晶表示装置。
5. 前記所定数のソース線は、６本または９本であることを特徴とする請求項４記載の液晶表示装置。

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