JP2004279482A

JP2004279482A - 表示装置

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Publication number: JP2004279482A
Application number: JP2003067210A
Authority: JP
Inventors: Yoshinori Ogawa; 嘉規小川; Shigeki Tanaka; 茂樹田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-03-12
Filing date: 2003-03-12
Publication date: 2004-10-07
Also published as: CN1332367C; TW200425004A; TWI267814B; US20040179029A1; KR20040081347A; CN1530909A

Abstract

【課題】大型化を図りながら、コストアップを抑制できる液晶表示装置を提供する。
【解決手段】マトリクス状に配置された複数の各画素を有する液晶パネルを設ける。水平方向に沿った各画素の一ライン毎、垂直方向に順次駆動して表示データに基づく画像を上記液晶パネルに表示させるためのソースドライバ３を設ける。上記画像を多階調にて表示するための、上記多階調に応じた各基準電圧を発生するための階調用基準電圧発生回路２７を設ける。上記表示データをγ補正するために、上記各基準電圧を調整するγ補正調整回路を設ける。互いに隣り合う各画素での表示むらを低減するために、上記γ補正された各基準電圧を変更するように上記γ補正調整部を制御する制御部を設ける。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、表示むらなどが改善された、表示画質が優れた、アクティブマトリックス型液晶表示装置などの表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリックス式の液晶表示装置は、薄膜トランジスタパネルと対向パネルとを重ね合わせ、この両パネルを枠状のシール材により接合して液晶セルを組み立て、この液晶セル内に液晶を封入してなっている。
【０００３】
薄膜トランジスタパネルは、ガラス等からなる透明な基板の上に、縦横に配列する複数の透明な画素電極と、これら画素電極に対応する複数の薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ；以下ＴＦＴと略称）にゲート信号を供給する複数のゲートラインと、前記ＴＦＴにデータ信号を供給する複数のソースラインとを形成してなるものである。また、対向パネルにはガラス等からなる透明な基板の上に、ＴＦＴパネルにおけるすべての画素電極と対向する透明な（光透過性を有する）対向電極を形成してなっている。
【０００４】
例えばＴＦＴは、一般に薄膜形成技術つまりフォトファブリケーション技術を適用して作製される。これらＴＦＴの薄膜パターン形成プロセスでは、先ず薄膜材料を基板上にスパッタリング法やＣＶＤ法などの所定の成膜方法を用いて成膜した後、この薄膜をいわゆるＰＥＰ（フォトエッチングプロセス）により所望の形状にパターニングする。
【０００５】
即ち、基板上に成膜された薄膜上にフォトレジストをコーティングし、これを露光処理することにより所定パターンに現像する。つまり所望パターンの遮光体を有するフォトマスクを基板上方に位置合わせしてセットし、このフォトマスクを介して上方からフォトレジストに光を照射して、露光処理を行う。
【０００６】
次いで、その露光されたフォトレジストを現像する。そして現像されたフォトレジストをマスクとして、基板上に成膜されている薄膜の不要部分をエッチング除去して所望のパターンを得る。さらに、この工程を電極や半導体素子を構成する各薄膜の層数に対応する工程数繰り返すことによって、所望の素子を作製することができる。
【０００７】
また、近年、液晶表示装置の大画面化への需要が高まってきており、近年の液晶表示素子をはじめとして光学素子の大容量化に伴い、大面積の表示素子に対応する薄膜形成およびそのパターニング技術が要求されている。
【０００８】
前記の露光処理を行うに際し、露光装置の光学系の能力には一定の制約があるので、一度に露光処理が可能な面積は限られている。そこで、大面積の表示素子に対応する薄膜形成およびそのパターニング技術として、いわゆる分割露光（ステッパ）方式を適用することにより、大面積の露光処理を行う方法が用いられている。
【０００９】
このステッパを用いた分割露光方式は、例えば図１２に示すように、露光処理を行う基板６０上の領域を複数の、例えば４つの各露光エリア（ａ，ｂ，ｃ，ｄ）に基板６０の表面方向に沿って分割し、一回の露光処理（ショット）毎に、その一つの分割露光エリアを露光処理し、これを分割数だけ繰り返す（ステップアンドリピートする）ことで、基板６０全面にわたって露光処理を行うものである。このような露光を行うことによって、露光装置が一度に処理可能な面積を超えて大面積にわたる露光処理を行うことが可能となる。
【００１０】
このように、ＴＦＴパネルおよび対向パネルをそれぞれ大型の基板（ガラス板）を用いて大型に形成し、この両パネルを接合して組み立てたり、あるいはそれぞれＴＦＴパネルと対向パネルとを接合して形成した小型の複数の液晶表示素子を同一平面上に繋ぎ合わせたりして、大型の液晶表示装置として構成する製造方法が知られている。
【００１１】
ところが、ＴＦＴパネルおよび対向パネルをそれぞれ大型の基板により大型に形成し、この両パネルを接合して大画面の液晶表示装置を構成する場合、その一方は、基板の上のほぼ全体に広がる対向電極を形成すればよいから、その全体が大型となっても特に問題はないが、他方のＴＦＴパネルにおいては、基板の上に多数のＴＦＴと、これらのＴＦＴに対応する多数の画素電極と、多数本のゲートラインおよびデータラインとを有する複雑な構造であるため、基板が大型になると、その歪みやねじれ等により品質が低下し、表示むら等の欠陥が発生しやすくなる。
【００１２】
また、小型の複数の液晶表示素子を同一平面上に繋ぎ合わせて大画面の液晶表示装置を構成する場合には、その小型の各液晶表示素子の継ぎ目が画面上に表れ、表示上の見苦しさが生じてしまう難点がある。
【００１３】
つまり、このステッパ方式を適用することによって、作製されたアクティブマトリクス型液晶表示装置では、図１３および図１４に示すように、互いに異なる各露光エリア６８…に対し、同じ画像信号をそれぞれ入力したにも関わらず、これらに応答する各画素７１の輝度が互いに異なる現象が生じるという問題を招来している。
【００１４】
特に、互いに隣接する各露光エリア６８…間で、各画素７１の輝度差が大きくなると、各露光エリア６８…の各境界線部６９がその表示画面上で「継ぎ目」として視認されてしまい、高精細度な画像表示が要求されるアクティブマトリクス型液晶表示装置の表示品位を著しく低下させていた。
【００１５】
そこで、表示素子を複数のエリアに分割してフォトレジストの露光等を行なって単位画素をアレイ状に配列されたパターンに形成し、液晶表示素子のような表示素子を作製するにあたり、その分割した複数の表示エリア（小領域）同士の輝度差が生じる場合に、それらの互いに隣接している境界線を非直線（ジグザグ）に設定し、上記境界線近傍の輝度の変化勾配を緩やかにすることにより、各表示エリア間の「継ぎ目」を視認上目立たなくする構成が再表９５−１６２７６号公報に開示されている。
【００１６】
【特許文献１】
再表９５−１６２７６号公報（公開日１９９５年６月１５日）
【００１７】
【発明が解決しようとする課題】
しかしながら、上記再表９５−１６２７６号公報に記載の構成では、輝度差が互いに生じる複数の表示エリア（小領域）の互いに隣接している境界線を非直線（ジグザグ）に設定しているため、各表示エリア間の「継ぎ目」を視認上目立たなくできるが、複雑な形状である非直線（ジグザグ）に設定され、互いに接合される各境界線を精度良く作製することが困難であり、歩留りの低下やコストアップを招来するという問題点を生じている。
【００１８】
本発明は、このような問題点に着目してなされたもので、一般に設けられている、各画素の輝度を調整しているγ補正を利用して、上記γ補正が表示むらを低減するように、上記γ補正を基準値に対し増減させる変更により制御することで、液晶パネルの複雑な形状の境界線部の作製工程を省いて、表示むらを低減でき、継ぎ目の視認による従来の表示上の見苦しさも抑制でき、すっきりした表示画面を得ることができる、大画面が可能な液晶表示装置といった表示装置を提供することを目的としている。
【００１９】
【課題を解決するための手段】
本発明の表示装置は、以上の課題を解決するために、第一方向と、第一方向と交差する第二方向とにマトリクス状に配置された複数の各画素を有する表示パネルと、上記第一方向に沿った各画素の一ライン毎、上記第二方向に順次駆動して表示データに基づく画像を上記表示パネルに表示させるための駆動部と、上記画像を多階調にて表示するための、上記多階調に応じた各基準電圧を発生するための基準電圧発生部と、上記表示データをγ補正するために、上記各基準電圧を調整するγ補正調整部と、上記第一方向および第二方向の少なくとも一方にて互いに隣り合う各画素での表示むらを低減するために、上記γ補正された各基準電圧を変更するように上記γ補正調整部を制御する制御部とを備えていることを特徴としている。
【００２０】
上記表示装置では、γ補正用の調整データを格納するメモリを上記制御部に備え、上記制御部は、上記調整データに基づいてγ補正を変更するものであってもよい。
【００２１】
上記表示装置においては、γ補正用の調整データを格納するメモリを上記駆動部に備え、上記制御部は、上記調整データに基づいてγ補正を変更するものであってもよい。
【００２２】
上記構成によれば、表示パネルと、駆動部と、基準電圧発生部と、γ補正調整部とにより、γ補正されて視認特性に合うと共に、階調表現された画像を表示できる。
【００２３】
その上、上記構成では、γ補正された各基準電圧を変更するように上記γ補正調整部を制御する制御部を設けたから、各画素間にて、製造プロセスのバラツキなどによって表示むらを生じても、上記表示むらを上記各基準電圧の変更により、抑制できる。
【００２４】
すなわち、上記構成は、上記表示パネルが、例えば複数、それらの表示面を面一となるように互いに接合した大型のものでも、それらの各表示パネル間に、製造プロセスのバラツキなどに起因する輝度むらといった表示むらを生じても、前記各基準電圧の変更により、上記表示むらを抑制できる。
【００２５】
これにより、上記構成においては、従来のような液晶パネルにおける複雑な形状の境界線部の作製工程を省いて、表示むらを低減でき、継ぎ目の視認による従来の表示上の見苦しさも抑制でき、すっきりした表示画面を得ることができる、大画面が可能な液晶表示装置といった表示装置を提供できる。
【００２６】
上記表示装置では、上記表示パネルは、第一方向に沿って、複数の表示領域に分割されていて、上記駆動部が、複数、上記各表示領域にそれぞれ対応して設けられていてもよい。
【００２７】
上記構成によれば、各駆動部の特性にバラツキが生じても、上記各特性のバツキに起因する表示むらを、前記各基準電圧の変更により、抑制できる。
【００２８】
上記表示装置においては、上記基準電圧発生部は、画像のカラー表示のための色毎に、複数、設けられていてもよい。上記構成によれば、カラー表示の表示むらも抑制できる。
【００２９】
上記表示装置では、表示パネルは、表示パネルの表面方向にて分割されて製造されたものであってもよい。上記構成によれば、表示パネルの表面方向にて分割されて製造された、例えば表示画面が大型化されたものの場合でも、分割されて製造されたことに起因する表示むらを、前記各基準電圧の変更により、抑制できる。
【００３０】
上記表示装置においては、表示パネルは、表示小パネルが、複数、各表示小パネルの各表示画面を同一平面状となるように互いに接合されたものであってもよい。上記構成によれば、表示小パネルが、複数、各表示小パネルの各表示画面を同一平面状となるように互いに接合された、例えば表示画面が大型化されたものの場合でも、分割されて製造されたことに起因する表示むらを、前記各基準電圧の変更により、抑制できる。
【００３１】
上記表示装置では、上記表示パネルは、複数の画素電極およびその各画素に対応する薄膜トランジスタを有する薄膜トランジスタパネルと対向電極を形成した対向パネルとを備え、薄膜トランジスタパネルの電極形成面と対向パネルの電極形成面とが互いに対向するように重ね合わされた液晶パネルであってもよい。
【００３２】
上記表示装置においては、上記表示パネルは、複数の画素電極およびその各画素に対応する薄膜トランジスタを有する、複数の薄膜トランジスタパネルと、対向電極を形成した対向パネルとを備え、同一平面上に互いに接合された各薄膜トランジスタパネルの電極形成面と対向パネルの電極形成面とが互いに対向するように重ね合わされた液晶パネルであってもよい。
【００３３】
【発明の実施の形態】
本発明に係る表示装置の実施の一形態としての液晶表示装置について、図１ないし図１１に基づき説明すれば以下の通りである。図２は、本実施の形態に係る液晶表示装置としてのＴＦＴ液晶モジュールの構成を表すブロック図である。なお、図２では、主な構成要素および主な信号経路のみを図示し、例えば、クロック信号、リセット信号、セレクト信号等の他の主な信号の信号経路については省略されている。
【００３４】
図２に示すように、本実施の形態における液晶表示装置（ＴＦＴ液晶モジュール）１は、液晶パネル（表示パネル）２、ソースドライバ（駆動部）３、ゲートドライバ４、液晶駆動電源５、およびコントローラ（制御部）６を含んでいる。
【００３５】
液晶パネル２は、ｍ本のソ−ス電極およびｎ本のゲート電極に形成される水平方向（第一方向）ｍ画素×垂直方向（第二方向）ｎ画素のマトリクス状に配置された、ＴＦＴ（薄膜トランジスタ）方式の各画素を有する液晶パネルである。本実施の形態では、上記水平方向と上記垂直方向とは、互いに直交するように交差しているが、特に直交している必要はなく、互いに交差していればよい。
【００３６】
なお、以下では、水平方向１ラインの画素の配列を「行」と称し、垂直方向１ラインの画素の配列を「列」と称する。本実施の形態では、例として、ｍ＝１０２８×ＲＧＢ、ｎ＝９００であり、各画素において第０階調〜第６３階調の６４階調（６ビット）の階調表示を行うものとする。しかしながら、必要に応じて上記の階調数や画素数は増減可能なものである。
【００３７】
なお、各行には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）それぞれを表示する各画素が繰り返し配列されているものとする。したがって、各行にはＲＧＢの各画素がこの順にて繰り返し配列されているものとする。これにより、各行にはＲＧＢの各画素がそれぞれｎ画素ずつ含まれていることになる。
【００３８】
液晶パネル２には、図３に示す通り、画素電極１００１、画素容量１００２、画素への電圧印加をオン／オフするスイッチング素子としてのＴＦＴ１００３、ソース信号ライン１００４、ゲート信号ライン１００５、および液晶パネル２の対向電極１００６が設けられている。図３中、Ａで示す領域（破線で示された領域）が、１画素分の液晶表示素子である。
【００３９】
ソース信号ライン１００４には、ソースドライバ３から、表示データに基づく表示対象の画素の明るさに応じた階調表示電圧が印加される。ゲート信号ライン１００５には、ゲートドライバ４から、縦方向に並んだＴＦＴ１００３が順次オンするように走査信号が印加される。オン状態のＴＦＴ１００３を通して、該ＴＦＴ１００３のドレインに接続された画素電極１００１にソース信号ライン１００４の電圧が印加され、対向電極１００６との間の画素容量１００２に上記印加電圧に応じた電荷が蓄積される。これにより、液晶パネル２では、各液晶表示素子の液晶において光透過率が上記印加電圧に応じて変化し、階調表示が行なわれる。
【００４０】
図４および図５は、液晶パネル２の各液晶表示素子に対する液晶駆動波形の一例を示している。これらの図中、１１０１、１２０１はソースドライバ３からの出力信号の駆動波形、１１０２、１２０２はゲートドライバ４からの出力信号の駆動波形である。１１０３、１２０３は対向電極の電位であり、１１０４、１２０４は画素電極の電圧波形である。液晶材料に印加される電圧は、画素電極１００１と対向電極１００６との電位差であり、図中には斜線で示されている。
【００４１】
例えば、図４では、駆動波形１１０２で示すゲートドライバ４からの出力信号がＨｉｇｈレベルのときＴＦＴ１００３がオンし、駆動波形１１０１で示すソースドライバ３からの出力信号と対向電極１００６の電位１１０３との差が画素電極１００１に印加される。このあと、１１０２で示されるように、ゲートドライバ４からの出力信号はＬｏｗレベルとなり、ＴＦＴ１００３はオフ状態となる。このとき、画素では、画素容量１００２があるため、上述の電圧が維持される。図５の場合も図４と同様である。
【００４２】
図４と図５とは、液晶材料に印加される電圧が異なる場合を示しており、図５の場合は、図４の場合と比べて印加電圧が低い。このように本実施の形態では、液晶に印加される電圧をアナログ電圧として変化させることで、液晶の光透過率をアナログ的に変え、多階調表示を実現している。表示可能な階調数は、液晶に印加されるアナログ電圧の選択肢の数により決定される。
【００４３】
図２に示すように、前述のコントローラ６は、表示メモリ７を内蔵するものである。この表示メモリ７は、特に制限されないが、水平方向ｍ画素×垂直方向ｎ画素分の表示データ（例えば、静止画像を表示するためやキャラクタ表示のためのデータ）と後述のγ補正用の各調整データをそれぞれ格納できるよう構成されている。本実施の形態ではコントローラ６に表示メモリ７を内蔵した一例を示すが、ソースドライバ３に内蔵してもよい（図示せず）。
【００４４】
当然、表示メモリ７のメモリアレイについては、フラッシュメモリ、ＯＴＰ、ＥＥＰＲＯＭ、ＦｅＲＡＭ（強誘電体メモリ）等の不揮発性メモリから構成され、種類を問わない。本実施の形態の表示メモリ７においては、一度記憶した、γ補正用の各調整データといったデータは電源が遮断されても保持される。
【００４５】
上記コントローラ６には、前記表示メモリ７以外に周辺回路部８や制御回路６ａが設けられている。上記制御回路６ａは、ソースドライバ３に対し、表示データＤ、並びに、水平同期信号、転送クロック、およびスタートパルス入力信号等の制御信号Ｓ１を入力する一方、ゲートドライバ４には垂直同期信号や水平同期信号等の制御信号Ｓ２を入力する。さらに、上記制御回路６ａは、ソースドライバ３およびゲートドライバ４に対し、水平同期信号Ｓ３をそれぞれ入力する。
【００４６】
上記構成において、画像に対応した、外部から入力された表示データは、上記コントローラ６を介してデジタル信号である表示データＤ（Ｒ、Ｇ、Ｂ）としてソースドライバ３に入力される。
【００４７】
その後、ソースドライバ３は入力された表示データＤを時分割して複数個のソースドライバ３…の各々にラッチし、その後、コントローラ６から入力される上記水平同期信号Ｓ３に同期してＤＡコンバート（デジタル表示データに応じて階調表示用基準電圧を選択）する。複数個のソースドライバ３…は、液晶パネル２を水平方向に沿って、互いに隣接するように分割した各領域にそれぞれ対応して設けられている。
【００４８】
そして、ソースドライバ３は、時分割された表示データＤをＤ／Ａコンバートして成る階調表示用のアナログ電圧（以下、階調表示基準電圧と言う）を、ソース信号ライン１００４により液晶パネル２における対応する上記液晶表示素子に出力する。
【００４９】
前記周辺回路部８は、特に図示しないが、入出力回路、Ｙアドレスを発生するＹアドレス発生回路、前記Ｙアドレス発生回路から出力されたアドレスデータに基づきデコード信号を出力するＹデコーダ、Ｘアドレスを発生するＸアドレス発生回路、前記Ｘアドレス発生回路から出力されたアドレスデータに基づきｋビットのデコード信号を出力するＸデコーダとを含んでいる。上記周辺回路部８は、これらの各デコード信号により表示メモリ７への書き込みや表示メモリ７からの読み出し等を制御する。
【００５０】
図１に上記ソースドライバ３の構成ブロック図の一例を示す。図１に示す通り、ソースドライバ３は、データラッチ回路２０と、シフトレジスタ回路２１と、サンプリングメモリ回路２２と、ホールドメモリ回路２３と、レベルシフト回路２４と、ＤＡコンバータ回路２５と、出力回路２６と、階調表示基準電圧発生回路（基準電圧発生部）２７とを含んで構成されている。
【００５１】
以下に、このソースドライバ３の動作について説明する。シフトレジスタ回路２１は、スタートパルス入力信号ＳＳＰＩをシフト、すなわち転送する回路である。信号ＳＳＰＩはコントローラ６から、ソースドライバ３の入力端子ＳＳＰｉに入力され、Ｒ、Ｇ、Ｂ用の各表示データ信号の水平同期信号と同期がとられた信号である。
【００５２】
このスタートパルス入力信号ＳＳＰＩは、コントローラ６から出力され、ソースドライバ３の入力端子ＳＣＫｉに入力したクロック信号ＳＣＫによってシフトされる。このシフトレジスタ回路２１にてシフトされたスタートパルス入力信号ＳＳＰＩは、例えばソースドライバを８個用いた場合においては、１段目の第１番目ソースドライバ３から８段目の第８番目ソースドライバ３のシフトレジスタ回路２１にまで順次転送される。
【００５３】
一方、コントローラ６からの端子Ｒ１〜Ｒ６、端子Ｇ１〜Ｇ６、端子Ｂ１〜Ｂ６から出力されるそれぞれ６ビットのＲ、Ｇ、Ｂ用の各表示データ信号は、クロック信号／ＳＣＫ（クロック信号ＳＣＫの反転信号）の立ち上がりに同期を取って、ソースドライバ３の入力端子Ｒ１ｉｎ〜Ｒ６ｉｎ、入力端子Ｇ１ｉｎ〜Ｇ６ｉｎ、入力端子Ｂ１ｉｎ〜Ｂ６ｉｎにそれぞれシリアルに入力され、データラッチ回路２０にて一時的にラッチされた後、サンプリングメモリ回路２２に送られる。
【００５４】
サンプリングメモリ回路２２は、上記シフトレジスタ回路２１の各段の出力信号により、時分割で送られてくる各表示データ信号（Ｒ、Ｇ、Ｂ各６ビットの計１８ビット）をサンプリングし、ホールドメモリ回路２３にコントローラ６の端子から出力されたラッチ信号ＬＳがソースドライバ３の端子ＬＳに入力されるまで、それぞれ記憶している。
【００５５】
そして、ホールドメモリ回路２３では、サンプリングメモリ回路２２より入力される、Ｒ、Ｇ、Ｂ用の各表示データ信号における１水平期間分の表示データ信号がサンプリングメモリ回路２２からホールドメモリ回路２３に入力されるまでの間保持され、その後、レベルシフト回路２４へ出力される。
【００５６】
階調表示基準電圧発生回路２７は、後述するようにＲ、Ｇ、Ｂの各色用の液晶駆動電圧出力端子に対し、６４通りの各基準電圧をそれぞれ階調表示用として生成するためのものである。階調表示基準電圧発生回路２７には、それぞれ、カラー表示の３つの基本色のための、Ｒ用の基準電圧発生回路２７−１、Ｇ用の基準電圧発生回路２７−２およびＢ用の基準電圧発生回路２７−３と、選択回路２７−４とが設けられている。
【００５７】
そして、該階調表示基準電圧発生回路２７に接続された端子Ｖｒｅｆｍには、図２に示す外部の液晶駆動電源５から供給される、最も高い電圧の基準電圧が印加される。また、各端子Ｈ１、Ｈ２、Ｈ３はコントローラ６内の表示メモリ７と接続され、該表示メモリ７に格納されたγ補正用の各調整データＨ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂが供給されるようになっている。
【００５８】
また、選択回路２７−４に接続された各端子ＲＳ、ＧＳ、ＢＳはコントローラ６と接続され、コントローラ６から供給される入力信号ＲＳＩ、ＧＳＩ、ＢＳＩとスタートパルス入力信号ＳＳＰＩとにより導通／非導通を行うための制御信号を選択回路２７−４で作成し、各制御信号ＲＳＯ、ＧＳＯ、ＢＳＯとしてそれぞれ出力する。
【００５９】
この選択回路２７−４からの各制御信号ＲＳＯ、ＧＳＯ、ＢＳＯは、前記各端子Ｈ１、Ｈ２、Ｈ３と、Ｒ用の基準電圧発生回路２７−１、Ｇ用の基準電圧発生回路２７−２、Ｂ用の基準電圧発生回路２７−３との間にそれぞれ接続される各アナログスイッチを導通若しくは非導通とし、該アナログスイッチが導通されることでγ補正用の各調整データＨ１Ｒ、Ｈ２Ｇ、Ｈ３ＢがそれぞれＲ用の基準電圧発生回路２７−１、Ｇ用の基準電圧発生回路２７−２、Ｂ用の基準電圧発生回路２７−３に供給され、ソースドライバ３毎において、かつ各色独立にγ補正の変更が可能となる。
【００６０】
尚、図６には記載されていないが、階調表示基準電圧発生回路２７においては、γ補正用の各調整データである各信号Ｈ１〜Ｈ３をそれぞれ格納するラッチ回路が備えられている。
【００６１】
そして、スタートパルス入力信号ＳＳＰＩに同期して選択回路２７−４から取り込まれる信号（例えば、転送されてきたスタートパルス入力信号が該ソースドライバ３に入力するタイミングに同期）でアナログスイッチ回路を制御して、所望のγ補正用の調整データを取り込み、ラッチ回路に格納して、以後、図６に示すように、その格納された調整データにより各γ補正調整回路５４をそれぞれ動作させる。
【００６２】
一方、表示メモリ７における、γ補正用の調整データの読み出しも、周辺回路部８にスタートパルス入力信号ＳＳＰＩが第ｉ番目のソースドライバ３から次の第（ｉ＋１）番目のソースドライバ３に転送されたタイミングを識別する識別手段（転送クロック数をカウントするカウンタ回路等）を備えており、スタートパルス入力信号ＳＳＰＩが次のソースドライバ３に転送されるタイミングで該当するγ補正用の調整データを読み出し、出力するものである。
【００６３】
また、本実施の形態は、ソースドライバ３毎にγ補正値を調整（図７の中央部の縦太線で示した境界線を挟んで互いに隣接する各表示領域や、各ソースドライバ３の出力特性の違いに対応する各表示領域）するものであるが、Ｒ、Ｇ、Ｂ独立にγ補正値を調整することで、ステッパを用いた場合のように互いに異なる露光を受け、互いに隣接する各画素列の特性が異なった場合（図７の左側の縦太線）の表示品位向上にも効果を有する。以上のデータのやり取りは１水平同期期間毎に繰り返し実行することで、所望の表示動作を実現できる。
【００６４】
上記γ補正値の調整（変更）は、コントローラ６での表示メモリ７上での、表示データの特定の座標（つまり、境界線を挟んだ狭い小領域の各座標）の輝度データを、上記境界線を挟んで互いに隣接する各表示領域などの輝度の違いを低減するように調整することで実現できる。
【００６５】
図１に示すように、ＤＡコンバータ回路２５は、ホールドメモリ回路２３より入力されレベルシフト回路２４にて変換されたＲＧＢそれぞれ６ビットの表示データ信号（デジタル）を６４通りの各基準電圧に基づきアナログ信号に変換して出力回路２６に出力する。
【００６６】
出力回路２６は、６４レベルのアナログ信号を増幅し、各出力端子Ｘｏ−１〜Ｘｏ−１０２８、Ｙｏ−１〜Ｙｏ−１０２８、Ｚｏ−１〜Ｚｏ−１０２８から液晶パネル２へ階調表示電圧として出力する。上記各出力端子Ｘｏ−１〜Ｘｏ−１０２８、Ｙｏ−１〜Ｙｏ−１０２８、Ｚｏ−１〜Ｚｏ−１０２８は、それぞれ共に１０２８個の端子からなる。また、ソースドライバ３の端子ＶＣ及び端子ＧＮは、液晶駆動電源５に接続されそれぞれ電源電圧及びグランド電位が供給されるものである。
【００６７】
図６に、本実施の形態における、階調表示のための３つの各基準電圧発生回路（Ｒ用２７−１、Ｇ用２７−２、Ｂ用２７−３）の内の一つの代表例を示す。尚、本階調表示基準電圧発生回路２７は６４通りの基準電圧を作成し中間電圧を生成するものを示すが、これに限られるものではない。
【００６８】
階調表示基準電圧発生回路２７は、最上位電圧入力端子Ｖ０と最下位電圧入力端子Ｖ６４との２本の電圧入力端子と、基準となるγ補正を行うための抵抗比を有する８個の抵抗素子Ｒ０〜Ｒ７と、この抵抗素子Ｒ０〜Ｒ７によって得られた各基準電圧をγ補正のためにそれぞれ一定の範囲で上下に微調整する各γ補正調整回路（γ補正調整部）５４とを有している。
【００６９】
さらに、最上位電圧入力端子Ｖ０とγ補正調整回路５４の出力端子との間、各γ補正調整回路５４の出力端子間、γ補正調整回路５４の出力端子と最下位電圧入力端子Ｖ６４との間に直列に８個ずつ接続された合計６４個の抵抗（図示せず）を有している。
【００７０】
図８は、上記γ補正調整回路５４の構成を示す概略ブロック図である。γ補正調整回路５４は、電圧降下を発生させるための１つの抵抗素子Ｒと、２個の各定電流源４４０、４５０と、バッファアンプ４６０とを備えている。そして、γ補正調整回路５４は、抵抗素子Ｒに電流を流すことによる電圧降下を利用して、入力された電圧を一定の電圧だけ上下にシフトすることによって出力電圧を調整できるようになっている。
【００７１】
このような構成を有するγ補正調整回路５４は、次のように動作する。すなわち、上記γ補正調整回路５４の入力端子４７０に、例えば基準電圧Ｖｒｅｆが供給される。そして、基準電圧Ｖｒｅｆよりも高い出力電圧あるいは低い出力電圧を得る場合には、各定電流源４４０、４５０によって抵抗素子Ｒに流れる電流を変化させ、抵抗素子Ｒによる電圧降下を利用して、入力された電圧を抵抗素子Ｒでの電圧降下の分だけ上または下にシフトした出力電圧Ｖｏｕｔを出力端子４８０から出力するのである。
【００７２】
つまり、上記基準電圧Ｖｒｅｆよりも高い出力電圧Ｖｏｕｔを得る場合には、Ｖｏｕｔ＝Ｖｒｅｆ＋ｉ・Ｒになるように、また、基準電圧Ｖｒｅｆよりも低い出力電圧Ｖｏｕｔを得る場合には、Ｖｏｕｔ＝Ｖｒｅｆ−ｉ・Ｒになるように、γ補正調整回路５４によって電圧を調整するのである。
【００７３】
図９は、上記基準電圧Ｖｒｅｆよりも高い出力電圧Ｖｏｕｔを得る場合（図９（ａ））、および、基準電圧Ｖｒｅｆよりも低い出力電圧Ｖｏｕｔを得る場合（図９（ｂ））に、各定電流源４４０、４５０の動作によって抵抗素子Ｒを流れる電流が変化した状態を示す。
【００７４】
この場合、図９（ａ）に示すように、抵抗素子Ｒよりも入力端子４７０側にある定電流源４４０を接地し、出力端子４８０側にある定電流源４５０を電源に接続することによって、抵抗素子Ｒには定電流源４５０から定電流源４４０に向う正の向きの電流ｉが流れる。
【００７５】
その結果、入力端子４７０から基準電圧Ｖｒｅｆが入力された場合の出力端子４８０からの出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆよりも抵抗素子Ｒでの電圧降下の分だけ高い、Ｖｏｕｔ＝Ｖｒｅｆ＋ｉ・Ｒとなる。
【００７６】
一方、図９（ｂ）に示すように、上記定電流源４４０を電源に接続し、定電流源４５０を接地することによって、抵抗素子Ｒには定電流源４４０から定電流源４５０に向う、負の向きの電流ｉが流れる。その結果、入力端子４７０から基準電圧Ｖｒｅｆが入力された場合の出力端子４８０からの出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆよりも抵抗素子Ｒでの電圧降下の分だけ低い、Ｖｏｕｔ＝Ｖｒｅｆ−ｉ・Ｒとなるのである。
【００７７】
そして、個々の上記γ補正調整回路５４における各定電流源４４０、４５０に関して、電流値を複数値に切り換え可能にし、さらに接地と電源への接続とを切り換え可能にし、上記夫々の切り換えを前述のγ補正用の各調整データ（Ｈ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂ）に基づいて制御することによって、各抵抗素子Ｒ０〜Ｒ７で得られた基準電圧をそれぞれγ補正のために微調整できる。
【００７８】
こうして微調整された各基準電圧間の電圧が、さらに前述の６４個の抵抗のうちの８個によってさらに８等分されて、Ｄ／Ａコンバータ回路（図１および図１０参照）２５に送出される。
【００７９】
図１１は、上記各定電流源４４０、４５０に関する電流値の切り換えおよび接地／電源の接続切り換えを実現するγ補正調整回路５４の定電流源部の回路構成を示す。この定電流源部は、電源に接続されると共に、ｎを正の整数として、２（ｎ−１）で重み付けされた電流２（ｎ−１）ｉを発生する５個の各定電流源ｉ、２ｉ、４ｉ、８ｉ、１６ｉを有する。各定電流源ｉ、２ｉ、４ｉ、８ｉ、１６ｉは、各基準電圧において共有化されていることが好ましい。
【００８０】
そして、夫々の定電流源２（ｎ−１）ｉは、＋２^{（ｎ−１）}の制御信号によってオンするスイッチ＋２^{（ｎ−１）}を介して、抵抗素子Ｒの一端および出力端子４８０に接続されている。さらに、−２^{（ｎ−１）}の制御信号によってオンするスイッチ−２^{（ｎ−１）}を介して、抵抗素子Ｒの他端および入力端子４７０に接続されている。
【００８１】
同様に、接地されると共に、上記２（ｎ−１）で重み付けされた電流２（ｎ−１）ｉを発生する５個の各定電流源ｉ、２ｉ、４ｉ、８ｉ、１６ｉを有する。そして、接地されている夫々の定電流源２（ｎ−１）ｉは、＋２^{（ｎ−１）}の制御信号によってオンするスイッチ＋２^{（ｎ−１）}を介して、抵抗素子Ｒの上記他端および入力端子４７０に接続されている。さらに、−２^{（ｎ−１）}の制御信号によってオンするスイッチ−２^{（ｎ−１）}を介して、抵抗素子Ｒの上記一端および出力端子４８０に接続されている。
【００８２】
つまり、上記スイッチ＋２^{（ｎ−１）}および抵抗素子Ｒを介して、またはスイッチ−２^{（ｎ−１）}を介して入力端子４７０に接続された定電流源２（ｎ−１）ｉは図８および図９における定電流源４４０として機能し、スイッチ＋２^{（ｎ−１）}および抵抗素子Ｒを介して、あるいはスイッチ−２^{（ｎ−１）}を介して出力端子４８０に接続された定電流源２（ｎ−１）ｉは図８および図９における定電流源４５０として機能するのである。
【００８３】
そして、表示メモリ７に格納されたγ補正用の各調整データＨ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂに基づいて、各スイッチ＋２^{（ｎ−１）}および各スイッチ−２^{（ｎ−１）}のオン／オフをそれぞれ、制御回路６ａにより制御することによって、各定電流源４４０、４５０に関する電流値の切り換えおよび電源／接地の接続切り換えを実現できる。
【００８４】
このような構成により、上記抵抗素子Ｒを流れる電流の値と方向とを変化させることができて、入力基準電圧Ｖｉｎに対して抵抗素子Ｒに流れる電圧降下の分だけ上に、または下に複数段にシフトした出力電圧Ｖｏｕｔを出力することができる。以下、具体例を挙げて説明する。
【００８５】
以下の説明は、上記γ補正用の各調整データ（Ｈ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂ）が６ビットデータであるとして行う。このような６ビットで表わされる調整データに基づく調整は、γ補正に対する調整を−３２〜＋３１の６４段階で行うことを可能にするのである。
【００８６】
図１１において、上記各定電流源ｉ、２ｉ、４ｉ、８ｉ、１６ｉの夫々は、２（ｎ−１）で重み付けされた各電流値ｉ、２ｉ、４ｉ、８ｉ、１６ｉを発生する。また、上記各スイッチ＋２^{（ｎ−１）}およびスイッチ−２^{（ｎ−１）}は、上記、調整用データ（Ｈ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂ）に基づいてオンあるいはオフされる。以下、６ビットの調整データに基づくγ補正調整回路５４の動作を説明する。
【００８７】
第１の場合として、上記調整データＨ１Ｒが「＋１：（０００００１）」の場合について述べる。この場合には２つのスイッチ＋２^０のみがオンし、他の総てのスイッチはオフする。この状態は、図９（ａ）と同じである。つまり、抵抗素子Ｒに流れる電流Ｉｔｏｔａｌは定電流源ｉと同じであり、電流の向きは上記正である。
【００８８】
したがって、出力電圧Ｖｏｕｔは入力された入力基準電圧Ｖｉｎよりも抵抗素子Ｒでの電圧降下分だけ上昇し、Ｖｏｕｔ＝Ｖｉｎ＋ｉ×Ｒの出力電圧が得られる。これは、入力基準電圧Ｖｉｎよりも（ｉ×Ｒ）だけ高い電圧である。
【００８９】
また、他の場合として、上記調整データＨ３Ｂが「−９：（１０１００１）」の場合に付いて説明する。この場合には、２つのスイッチ−２^３および２つのスイッチ−２^０の合計４つのスイッチがオンし、他の総てのスイッチはオフする。この状態は、図９（ｂ）と同じである。
【００９０】
つまり、抵抗素子Ｒに流れる電流Ｉｔｏｔａｌは定電流源ｉと定電流源８ｉとの電流の和である９ｉとなり、電流の向きは上記負である。したがって、出力電圧Ｖｏｕｔは入力された入力基準電圧Ｖｉｎよりも抵抗素子Ｒでの電圧降下分だけ下降し、Ｖｏｕｔ＝Ｖｉｎ−９ｉ×Ｒの出力電圧が得られる。これは、入力基準電圧Ｖｉｎよりも（ｉ×Ｒ）の９倍だけ低い電圧である。
【００９１】
他の調整データの場合においても、上述の動作に準じて、夫々のスイッチ＋２^{（ｎ−１）}、−２^{（ｎ−１）}をオンまたはオフすることによって、入力基準電圧Ｖｉｎを中心として、１段階当り（ｉ×Ｒ）の電圧で−３２〜＋３１の範囲内で６４段階に電圧調整を行うことができる。
【００９２】
すなわち、上記調整用データとして２の補数表現による符号付２進数の多ビットディジタルデータを用いることによって、そのビット番号ｎと抵抗素子Ｒに流す電流値の重み（倍率）２（ｎ−１）とを、スイッチ＋２^{（ｎ−１）}、−２^{（ｎ−１）}を介して対応付けることができるのである。
【００９３】
したがって、調整用データ（Ｈ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂ）に応じた倍率の調整量を得ることができることになる。つまり、上記調整データによって上記基準値の調整量を簡単に指定することができるのである。
【００９４】
このように上記、表示メモリ７に格納されたγ補正用の各調整データＨ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂに応じてスイッチ＋２^{（ｎ−１）}、−２^{（ｎ−１）}をオン／オフすることによって、入力電圧に対して調整データに基づく調整を行った電圧を出力することができ、この調整を抵抗素子Ｒ０〜Ｒ７に基づくγ補正値に適用することによって、液晶駆動出力電圧の特性を、抵抗素子Ｒ０〜Ｒ７に基づくγ補正値を中心としてさらに上下にそれぞれ変更することができる。
【００９５】
尚、表示メモリ７は、必要に応じて自由にプログラム等により調整データを書き換えられるものとする。よって、上記調整データは自由に書き換えが可能なため、補正特性を容易に変更することができる。
【００９６】
以上、６４階調の階調表示の場合、６４種類の階調表示用電位を発生し、ＤＡコンバータ回路２５に対して出力する。ＤＡコンバータ回路２５では、レベルシフト回路２４からの表示データに応じた階調表示用電圧を上記６４種類の階調表示用基準電圧の中から画素毎に１つ選択し、出力回路２６に対して出力する。
【００９７】
出力回路２６は差動増幅器等からなる低インピーダンス変換部であり、出力回路２６から液晶パネル２の第１〜第ｍのソース電極それぞれに対して、ＤＡコンバータ回路２５で選択された階調表示用基準電圧が付与される。
【００９８】
この階調表示用基準電圧は、水平同期信号Ｈの１周期、つまり１水平同期期間維持され、次の水平同期期間は、新たな表示データに応じた階調表示基準電圧が出力される。
【００９９】
図７は、境界部分（継ぎ目部分）に対する、γ補正値のさらなる変更の一例を示す。例えば、本実施の形態では、Ｂ色とＲ色とのγ補正値に対する、さらなる変更の一例を示す。ここでは、第１番目ソースドライバ３はＢ色に対しγ補正を行っており、第１番目ソースドライバ３へはコントローラ６から送られる入力信号ＢＳＩとスタートパルス入力信号ＳＳＰＩ（特に図示なし）とが階調表示基準電圧発生回路２７のＢ用の基準電圧発生回路２７−３に関係する選択回路２７−４に供給される。
【０１００】
そして、この選択回路２７−４から出力される制御信号ＢＳＯにより、端子Ｈ３と、Ｂ用の基準電圧発生回路２７−３との間に接続されているアナログスイッチが導通状態となり、コントローラ６内の表示メモリ７に格納されたＢ色用のγ補正用の調整データＨ３Ｂが該Ｂ用の基準電圧発生回路２７−３に供給され、階調用基準電圧の補正が行われる。
【０１０１】
また、一方、第２番目ソースドライバ３はＲ色に対しγ補正を行っており、ここでは、第２番目ソースドライバ３へ、コントローラ６から送られる入力信号ＢＳＩとスタートパルス入力信号ＳＳＰＩ（特に図示なし）とがＲ用の基準電圧発生回路２７−１に関係する選択回路２７−４に供給される。
【０１０２】
そして、選択回路２７−４から出力される制御信号ＲＳＯにより、端子Ｈ１ＲとＲ用の基準電圧発生回路２７−１との間に接続されているアナログスイッチが導通状態となり、コントローラ６内の表示メモリ７に格納されたＲ色用のγ補正用の調整データＨ１Ｒが該Ｒ用の基準電圧発生回路２７−１に供給され、階調電圧の補正が行われる。
【０１０３】
なお、上記では、第１番目のソースドライバ３と第２番目ソースドライバ３との間の例を挙げたが、第ｋ番目ソースドライバ３と第（ｋ＋１）番目ソースドライバ３との間でも同様である（ｋは、１からソースドライバ３の総数までの整数）。
【０１０４】
一方、前述したゲートドライバ４は、ここでは特に図示しないシフトレジスタ回路、レベルシフト回路、および出力回路を含んで構成されている。ゲートドライバ４では、シフトレジスタ回路に水平同期信号Ｈおよび垂直同期信号Ｖが入力され、水平同期信号Ｈをクロックとして垂直同期信号Ｖをシフトレジスタ回路内の各段で順次転送させる。
【０１０５】
シフトレジスタ回路の各段からの出力は、液晶パネル２における各列に含まれる第１〜第ｎの画素、つまり第１〜第ｎのゲート電極にそれぞれ対応している。シフトレジスタ回路の各段からの出力は、レベルシフト回路でレベル変換されることにより各画素が有するＴＦＴのゲートを制御できる電圧まで昇圧され、出力回路で低インピーダンス変換されて、出力回路から液晶パネル２の第１〜第ｎのゲート電極それぞれに対して出力される。このゲートドライバ４からの出力が走査信号となり、液晶パネル２の各画素のＴＦＴのゲートのオン／オフが制御される。
【０１０６】
これにより、走査信号で選択された１本のゲート電極にゲートが接続されているＴＦＴがオンされる。そして、１水平同期期間ごとにゲート電極が順次選択されることで、オンされるＴＦＴを有する画素が順次垂直方向に移動する。
【０１０７】
走査信号により選択されてＴＦＴがオンされた画素では、その画素に備えられた画素容量にソース電極から階調表示用電位が付与されることで、その電位に応じて画素容量が充電され、ＴＦＴがオフとなると画素容量にて電位が保持されることで画素における階調表示がなされる。
【０１０８】
以上、これまでの説明は１枚の液晶パネル２で複数のソースドライバ３を備えた事例で説明したが、複数の液晶パネルを繋いで大画面（各液晶パネルの特性が互いに若干異なる場合）にした場合における継ぎ目の表示品位の向上にも対応できる。
【０１０９】
以上のように、本実施の形態においては、各色、ソースドライバ３毎に階調表示基準電圧発生回路２７（Ｒ用２７−１、Ｇ用２７−２、Ｂ用２７−３）に供給されるγ補正用の調整データ（Ｈ１Ｒ、Ｈ２Ｇ、Ｈ３Ｂ）により独立にγ補正値の変更を行うことが可能となり、従来のような液晶パネルにおける複雑な形状の境界線部の作製工程を省いて、表示むらを低減でき、また、継ぎ目の視認による従来の表示上の見苦しさも抑制できるから、すっきりした表示画面を得ることができる、大画面が可能な液晶表示装置が実現可能である。
【０１１０】
なお、上記では、液晶表示装置を表示装置の例として挙げたが、γ補正を必要とする表示装置であれば、本発明を適用でき、そのような他の表示装置としては、ＣＲＴ、ＰＤＰ（プラズマディスプレイ）、ＥＬ（エレクトロルミネッセンス）表示装置、発光ダイオード表示装置等が挙げられる。また、γ補正の変更をどのような基準にて行うかについては、利用者の見る位置や視角方向の範囲に合わせた、取扱い者（調整者）自身による調整データに基づいて設定すればよい。
【０１１１】
【発明の効果】
以上より明らかなように、本発明では、互いに隣り合う各表示領域において、独立してγ補正の変更ができるので、表示装置の表示品位をきめ細かく制御することができる。
【０１１２】
その結果、本発明においては、表示品位をきめ細かく制御できるとともに、従来生じ易かった互いに隣り合う各表示領域の継ぎ目部分に発生するスジ状の表示むらを抑制できるため、表示上の見苦しさも軽減でき、よりすっきりとした表示画面を得ることができると共に、従来のような液晶パネルにおける複雑な形状の境界線部の作製工程を省くことができて、コストアップを抑制できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る実施の形態における液晶表示装置のソースドライバの概略構成を示すブロック図である。
【図２】上記液晶表示装置の概略を示すのブロック図である。
【図３】上記液晶表示装置の液晶パネルの概略構成を示す回路図である。
【図４】上記液晶表示装置における液晶駆動波形の一例を示す波形図である。
【図５】上記液晶表示装置における液晶駆動波形の他の一例を示す波形図である。
【図６】上記ソースドライバが含む基準電圧発生回路の概略構成を示すブロック図である。
【図７】上記液晶表示装置における、境界部分（繋ぎ目部分）によるγ補正手段の一例を示すための、各ソースドライバの動作例を示すブロック図である。
【図８】上記基準電圧発生回路のγ補正調整回路を示す概略ブロック図である。
【図９】上記γ補正調整回路の動作例を示すブロック図であり、（ａ）は基準電圧Ｖｒｅｆよりも高い出力電圧Ｖｏｕｔを得る場合を示し、（ｂ）は基準電圧Ｖｒｅｆよりも低い出力電圧Ｖｏｕｔを得る場合を示す。
【図１０】上記液晶表示装置のＤＡコンバータ回路の概略構成を示す回路図である。
【図１１】上記γ補正調整回路の回路図である。
【図１２】液晶表示装置の製造における、大型基板を複数のショット領域に分割して、ショット領域毎に露光処理（ショット）を行う工程概念図である。
【図１３】上記各ショット領域でのドットパターンの平面図である。
【図１４】図１３のドットパターンの拡大平面図である。
【符号の説明】
２液晶パネル（表示パネル）
３ソースドライバ（駆動部）
５液晶駆動電源
６コントローラ
６ａ制御回路（制御部）
７表示メモリ（メモリ）
５４ γ補正調整回路

Claims

第一方向と、第一方向と交差する第二方向とにマトリクス状に配置された複数の各画素を有する表示パネルと、
上記第一方向に沿った各画素の一ライン毎、上記第二方向に順次駆動して表示データに基づく画像を上記表示パネルに表示させるための駆動部と、
上記画像を多階調にて表示するための、上記多階調に応じた各基準電圧を発生するための基準電圧発生部と、
上記表示データをγ補正するために、上記各基準電圧を調整するγ補正調整部と、
上記第一方向および第二方向の少なくとも一方にて互いに隣り合う各画素での表示むらを低減するために、上記γ補正された各基準電圧を変更するように上記γ補正調整部を制御する制御部とを備えていることを特徴とする表示装置。
γ補正用の調整データを格納するメモリを上記制御部に備え、
上記制御部は、上記調整データに基づいてγ補正を変更するものであることを特徴とする請求項１に記載の表示装置。
γ補正用の調整データを格納するメモリを上記駆動部に備え、
上記制御部は、上記調整データに基づいてγ補正を変更するものであることを特徴とする請求項１に記載の表示装置。
上記表示パネルは、第一方向に沿って、複数の表示領域に分割されていて、
上記駆動部が、複数、上記各表示領域にそれぞれ対応して設けられていることを特徴とする請求項１ないし３の何れか１項に記載の表示装置。
上記基準電圧発生部は、画像のカラー表示のための色毎に、複数、設けられていることを特徴とする請求項１ないし４の何れか１項に記載の表示装置。
表示パネルは、表示パネルの表面方向にて分割されて製造されたものであることを特徴とする請求項１ないし５の何れか１項に記載の表示装置。
表示パネルは、表示小パネルが、複数、各表示小パネルの各表示画面を同一平面状となるように互いに接合されたものであることを特徴とする請求項１ないし５の何れか１項に記載の表示装置。
上記表示パネルは、複数の画素電極およびその各画素に対応する薄膜トランジスタを有する薄膜トランジスタパネルと、対向電極を形成した対向パネルとを備え、薄膜トランジスタパネルの電極形成面と対向パネルの電極形成面とが互いに対向するように重ね合わされた液晶パネルであることを特徴とする請求項１ないし５の何れか１項に記載の表示装置。
上記表示パネルは、複数の画素電極およびその各画素に対応する薄膜トランジスタを有する、複数の薄膜トランジスタパネルと、対向電極を形成した対向パネルとを備え、同一平面上に互いに接合された各薄膜トランジスタパネルの電極形成面と対向パネルの電極形成面とが互いに対向するように重ね合わされた液晶パネルであることを特徴とする請求項１ないし５の何れか１項に記載の表示装置。