TWI806648B - 圖像感測器與圖像讀出方法 - Google Patents

圖像感測器與圖像讀出方法 Download PDF

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Abstract

互補金屬氧化物半導體器件由光敏性的畫素陣列構成。畫素陣列的行耦合至讀出行。所述讀出行耦合至讀出電路，以從所述畫素陣列讀出圖像資料。所述讀出電路包括至少一個耦合至逐漸近似暫存器類比數位轉換器的採樣開關。所述逐漸近似暫存器類比數位轉換器包括差分比較器，本地逐漸近似暫存器控制以及至少一個數位類比轉換器。其中一個採樣開關耦合在讀出行與所述差分比較器的非反相輸入之間。一種藉由讀取電路讀取具有三個轉換的兩個畫素的圖像讀出方法。所述讀取電路由逐漸近似暫存器控制電路操作，根據比較器輸出設定其兩個數位類比轉換器，重置數位值被獲得並儲存。藉由使用所述已儲存的重置數位值與所述讀出電路的其他操作，所述圖像資料可透過簡化的演算法計算而得。

Description

圖像感測器與圖像讀出方法
本公開一般來說涉及互補金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor，CMOS）圖像感測器，且具體來說但並非唯一地，涉及減少CMOS圖像感測器中用於數位相關雙重採樣（Digital Correlated Double Sampling，DCDS）的類比數位轉換的數量的方法。因此，實現了每畫素的能量消耗的減少。
圖像感測器已變得無處不在。它們被廣泛地應用在數位靜態照相機、行動電話、安全照相機以及醫療、汽車及其它應用中。圖像感測器通常使用互補金屬氧化物半導體（CMOS）圖像感測器來捕獲成像場景的圖像資料。CMOS器件包括對來自場景的入射光在特定時間量內具有光敏性的畫素陣列。此曝光時間允許個別畫素的電荷累積，直到畫素具有特定的信號電壓值，也稱為畫素灰度值（pixel grey value）。這些個別信號電壓值然後可被關聯到代表成像場景的數位圖像資料。
圖像品質是非常重要的。為了獲得更高的品質，增加陣列內的畫素數量提供了一個解決方案。為了盡可能地消除圖像資料中的雜訊，提供另一種解決方案。CMOS圖像感測器中減少雜訊的常用方法是相關雙重採樣 （correlated double sampling，CDS）。CDS通過計算給定畫素的信號電壓值（圖像灰度值）與重置信號（圖像黑背景雜訊）之間的差來降低信號中的雜訊。實施CDS從圖像資料降低固定圖案雜訊及其它時間雜訊（temporal noise）。相關雙重採樣可在類比或數位域中完成。
一種用於具有多個畫素的圖像感測器的數位相關雙重採樣的系統包括：類比數位轉換器（analog-to-digital convertor，ADC）級（ADC stage），用於將類比資料轉換為數位圖像資料並輸出重置資料；記憶體，用於儲存數位圖像資料及重置資料兩者；以及數位相關雙重採樣（DCDS）級（DCDS stage），用於基於數位圖像資料與數位重置資料之間的減法產生數位相關雙重採樣圖像資料。
一種用於具有多個畫素的圖像感測器的數位相關雙重採樣的方法包括：使用類比數位轉換器（ADC）級將類比圖像資料轉換為數位圖像資料；將數位圖像資料及數位重置資料從ADC級直接儲存到記憶體中；並且基於數位圖像資料及數位重置資料產生數位相關雙重採樣數位圖像資料。
本申請的一些實施例提供一種互補金屬氧化物半導體圖像感測器，包括：畫素陣列，包括多個4T畫素，其中每一4T畫素包括因應於入射光產生圖像電荷的光電二極體、轉移電晶體、重置電晶體、源極隨耦器電晶體以及列選擇電晶體，且其中所述源極隨耦器電晶體耦合在所述光電二極體與所述列選擇電晶體之間以將所述光電二極體產生的圖像電荷轉換為圖像輸出電壓；多個讀出行；多個偏置電流源，耦合到所述讀出行，其中每個偏置電流源通過所述讀出行向所述源極隨耦器電晶體提供偏置電流；以及多個讀出電路，耦合到所述讀出行以從所述畫素陣列讀出圖像資料，其中每個讀出電路包括第一採樣開關及逐漸近似暫存器類比數位轉換器，其中所述逐漸近似暫存器類比數位轉換器包括差分比較器、本地逐漸近似暫存器控制以及第一數位類比轉換器，其中所述第一採樣開關耦合在第一讀出行與所述差分比較器的非反相輸入之間，且其中所述第一數位類比轉換器耦合在所述本地逐漸近似暫存器控制與所述差分比較器的所述非反相輸入之間。
此外，本申請的其他實施例提供一種用於讀取具有三個轉換的兩個畫素的圖像讀出方法，包括：將類比數位轉換器的比較器重置；導通第一採樣開關以從第一讀出行將第一重置電壓採樣到所述比較器的非反相輸入，並導通第二採樣開關以從第二讀出行將第二重置電壓採樣到所述比較器的反相輸入；將第一數位類比轉換器設定為第一初始值並將第二數位類比轉換器設定為第二初始值；在所述比較器觸發第一時間時，在保持所述第二數位類比轉換器的數位值不變的同時使所述第一數位類比轉換器的數位值步進以達到所述第一數位類比轉換器的第一數位值，其中所述第一數字值是所述第一初始值與重置數字值的總和；將畫素電荷從所讀取的畫素列的光電二極體轉移到讀出行；導通所述第二採樣開關以從所述第二讀出行將第二信號電壓採樣到所述比較器的所述反相輸入，其中所述比較器的所述反相輸入的電壓從與所述第二數位類比轉換器的所述第二初始值對應的第二重置電壓減小所述第二信號電壓；在所述比較器觸發第二時間時，在保持所述第一數位類比轉換器的所述第一數位值不變的同時使所述第二數位類比轉換器的所述數位值步進以達到所述第二數位類比轉換器的第二數位值；導通所述第一採樣開關以從所述第一讀出行將第一信號電壓採樣到所述比較器的所述非反相輸入，其中所述比較器的所述非反相輸入的所述電壓從與所述第一數位類比轉換器的所述第一初始值對應的第一重置電壓減小所述第一信號電壓；將第一數位類比轉換器設定為從所述第一初始值減去所述重置數字值以補償比較器偏移；以及在所述比較器觸發第三時間時，在保持對應於所述第二數位類比轉換器的所述第二數位值不變的同時使所述第一數位類比轉換器的所述數位值步進以達到對應於所述第一數位類比轉換器的第三數位值。
另外，本申請的其他實施例提供一種用於讀取具有兩個轉換的一個畫素的圖像讀出方法，包括：將偏置電壓設定到所述比較器的反相輸入；將類比數位轉換器的比較器重置；導通第一採樣開關以從讀出行將重置電壓採樣到所述比較器的非反相輸入；將第一數位類比轉換器設定為第一初始值；在所述比較器觸發第一時間時，使所述第一數位類比轉換器的數位值步進以達到所述第一數位類比轉換器的第一數位值，其中所述第一數字值是所述第一初始值與重置數字值的總和；將畫素電荷從所讀取的畫素列的光電二極體轉移到讀出行；導通所述第一採樣開關以從所述讀出行將第一信號電壓採樣到所述比較器的所述非反相輸入，其中所述比較器的所述非反相輸入的電壓從與所述第一數位類比轉換器的所述第一初始值對應的第一初始電壓減小第一信號電壓；將第一數位類比轉換器設定為從所述第一初始值減去所述重置數字值以補償比較器偏移；以及在所述比較器觸發第二時間時，使所述第一數位類比轉換器的所述數位值步進以達到對應於所述第一數位類比轉換器的第二數位值。
本文中闡述用於在成像感測器中的快速穩定畫素輸出線（fast settling pixel output line）的裝置及方法的實施例。在以下描述中，闡述了許多具體細節以提供對實施例的透徹理解。然而，所屬領域中的技術人員將認識到，在不存在所述多個具體細節中的一者或多者的情況、或在存在其他方法、元件、材料等的情況下，仍可實施本文中所述的技術。在其它情形中，未詳細示出或描述眾所周知的結構、材料或操作，以避免使某些方面模糊不清。
在本說明書中對“一個實例”或“一個實施例”的提及意指在本發明的至少一個實例中包括結合所述實例闡述的特定特徵、結構或特性。因此，在本說明書中不同地方出現的短語“在一個實例中”或“在一個實施例中”並不一定都指同一個實例。此外，在一個或多個實例中，可以任何合適的方式組合特定特徵、結構或特性。
在本說明書通篇中，使用了幾個專門術語。這些術語將具有在其所屬技術領域中的一般含義，除非在本文中具體定義或其使用的上下文將清楚地另有提示。
為了在CMOS圖像感測器中進行數位相關雙重採樣(DCDS)，需要一種減少類比數位轉換的數量的方法。所述方法允許僅使用3個類比數位轉換即可讀取2個畫素，即，與傳統DCDS的每個畫素2個轉換相比，平均每個畫素1.5個轉換。所述方法還直接作為類比數位轉換的輸出提供DCDS結果，而不需要算術地計算信號轉換與重置轉換之間的差。因此，可減少每畫素的能量消耗。在90nm技術中實施CMOS圖像感測器以演示所述方法如預期般工作。
圖1A示出CMOS圖像感測器100包括包含多個畫素的畫素陣列。在典型的4T(四電晶體，4-transistors)畫素配置120中，其通常用固定的光電二極體(photodiode)實施。多個4T畫素120形成多個畫素列130，所述多個畫素列130通過多個讀出 行140被讀取到多個讀出電路150。數位相關雙重採樣(DCDS)處理來自ADC輸出156的數位圖像資料，所述數位圖像資料抑制每個畫素的熱kTC雜訊及ADC偏移。
在如圖1A所示的具有讀出電路150的傳統4T畫素配置120中，固定的光電二極體(photodiode，PD)102因應於入射光而產生圖像電荷。轉移(transfer，TX)電晶體104使得能夠從PD 102向浮動擴散(floating diffusion，FD)節點106進行電荷轉移。重置(reset，RST)電晶體108用於使畫素120重置。源極隨耦器(source follower，SF)電晶體110及列選擇(row select，RS)電晶體112將所選畫素列中的FD節點106連接到承載輸出電壓Vpix的每行共用畫素讀出行(per-column shared pixel readout column)140。偏置電流源IB 142用於使連接到讀出行的每個畫素的源極隨耦器電晶體110偏置。
Vpix輸出還連接到在圖1A中示出為採樣開關(SHX)152及SAR ADC 154的每行讀出電路150。儘管在一個實施例中，出於演示目的，因SAR ADC的高能量效率而側重於SAR ADC，但不應將範圍視為僅限於SAR ADC。其它類型的ADC也可應用於本公開的其它實施例中。
首先通過使TX開關及RST開關兩者生效來對畫素列進行預充電。此後不久，使兩個開關失效(de-asserting)而啟動曝光時間。
用於畫素讀出的典型傳統DCDS操作在如圖1B所示的時序圖中予以示出。在“畫素重置（Pixel reset）”階段160中，以脈衝方式控制RST開關108以向浮動擴散（FD）節點106施加重置電壓。然後，在“重置轉換”階段170期間，將Vpix輸出轉換為數位信號。以脈衝方式控制TX閘，使得在“電荷轉移”階段180期間在PD 102中累積的電荷（由於預充電操作）被轉移到FD節點106。因在FD節點106上的負電荷電子的累積，而使Vpix畫素輸出電壓降低V S。最後，在“信號轉換”階段190期間對畫素輸出電壓進行採樣。
在採樣系統中，一些階段可部分重疊。例如，在一個實施例中，電荷轉移可在對重置信號進行採樣之後、但在重置轉換完成之前開始。
作為DCDS結果，使用信號轉換結果Sig及重置轉換結果Rst計算最終信號C。在ADC中包括冗餘的情況下，在如方程式（1）所示計算差之前，必須對每個ADC碼應用解碼函數df( )。 C = df(Sig) − df(Rst)       （1）
為了減少讀取畫素資料所需的能量消耗，在一個實施例中公開了更新的DCDS操作。
對於圖2中所示的SAR ADC 220來說，將兩個畫素行輸出V PIX0及V PIX1連接到SAR ADC 220的差分比較器210的差分輸入，如在圖2所示。每個SAR ADC 220在其實體佈局上是雙畫素行寬的（two-pixel-column wide），且包括兩個可個別控制的採樣開關202及204。此允許從偶數行及奇數行對畫素信號（V PIX0及V PIX1）進行單獨的採樣。兩個電荷再分配數位類比轉換器DAC 0206及DAC 1208也用作輸入採樣電容器。此外，SAR ADC 220的差分比較器210具有AC耦合輸入（AC-coupled input）及本地SAR控制邏輯212。
如圖2所示的共用SAR控制塊230控制輸入採樣開關202及204、以及所有行SAR ADC 220的逐漸近似切換演算法（successive approximation switching algorithm）的定時。假設在採樣時理想電荷再分配DAC的採樣電壓為V 0，且DAC位元n等於x n。每個位元n相對於所供應的參考電壓V VREF具有相關聯的權重w n當DAC位元n稍後被修改為x’ n時，DAC輸出VDAC如方程式（2）所定義般改變。 V DAC= V 0+ V VREF∙ G ∙
Figure 02_image001
∙ (x’ n−x n)     （2）
由於寄生電容及來自比較器的負載，全DAC電壓擺動（voltage swing）將小於V REF。增益因數G使得滿足方程式（3）。 G ∙
Figure 02_image001
＜ 1  （3）
由於電子在畫素中累積負電荷，因此在電荷轉移階段期間，畫素輸出通常在負方向上改變。此被稱為正DCDS結果。同時，畫素放大器中的雜訊、畫素偏置及ADC影響轉換結果，使得DCDS結果可能為負。在採樣期間使用的DAC設定可以被選擇成使得DAC支援相對較小的負電壓變化及較大的正電壓變化。
在圖2的200中所示的所公開的雙畫素（two-pixel）DCDS讀出分六個階段執行，如在圖3中所示。首先，在“重置採樣”階段310期間，將差分重置信號採樣到差分ADC輸入上。偶數DAC 206及奇數DAC 208分別利用DAC碼（P 0-P n0）及（P 0+P n1）初始化。P 0是一個常數，所述常數足夠大以使得能夠進行比較器偏移V OFF（圖3）的轉換而不發生修剪（值飽和）。P n0及P n1（P n0可能與P n1略有不同）是小於P 0的變數，P 0可隨機地每列更新（抖動）以改善ADC DNL性能。在打開採樣開關202及204之前，在此階段310期間，也用脈衝對比較器210進行重置。
在“重置轉換”階段320期間，比較器輸入通過使DAC 0步進（參見在圖3中的階段320期間的V DAC0的擺動波形）而逐漸近似比較器觸發點，而V DAC1不變（即，維持在V DAC1= V R1）。由於“重置轉換”階段320而產生的DAC 0的最終數位等效碼是D R（重置數字值），且比較器接近其觸發點。在觸發點附近，如從表1可以看出，DAC 0碼已經從P 0-P n0調整到P 0+D R。結果，在階段320的轉換結束時，如在表1中可見，V DAC0的值從V R0設定為V R0+ΔV(D R)+ ΔV(P n0)，以將V DAC0-V DAC1的量化誤差最小化到V QR，其中V QR小於ΔV(LSB)，其中LSB是任一DAC的N位元數字值的最小有效位元（least significant bit）。
表1：利用DAC碼及電壓的主演算法
階段 DAC 0 碼 DAC 1 碼 V DAC0 V DAC1 V DAC0-V DAC1
310 P 0-P n0 P 0+P n1 V R0 V R1  
  320    P 0+D R    P 0+P n1 V R0+ ∆V(D R)+ ∆V(P n0)   V R1   V QR
330         V R1-V S1  
  340    P 0+D R    D 1 V R0+ ∆V(D R)+ ∆V(P n0) V R1-V S1+ ∆V(D 1)- ∆V(P 0)- ∆V(P n1)   V Q1
350 P 0-D R    V R0-V S0    
  360    D 0    D 1 V R0-V S0-∆V(P 0)+ ∆V(D R)+ ∆V(D 0) V R1-V S1+ ∆V(D 1)- ∆V(P 0)- ∆V(P n1)   V Q0
在ADC轉換階段320結束時，逐漸近似演算法將在差分比較器輸入處產生小的量化誤差V QR，如表1所示。我們將函數ΔV(x) 定義為方程式 （4） ，其中x是DAC碼。 ΔV(x) = V VREF∙ G ∙
Figure 02_image001
∙ x n（4）
在第三階段330中，將畫素電荷轉移後的奇數行畫素電壓V PIX1採樣到V DAC1上。如圖3所示，V DAC1電壓被降低V S1。在接下來的“信號轉換”階段340期間，DAC 1逐次步進（參見在圖3中的階段340期間的V DAC1的擺動波形）以逼近奇數行畫素電荷。來自此階段的最終DAC 1碼是D 1。當比較器到達其觸發點時，如從表1中可見，DAC 1碼已經從P 0+P n1調整到D 1。結果，在階段340的轉換結束時，如在表1中可見，V DAC1的值從V R1-V S1設定為V R1-V S1+ΔV(D 1) - ΔV(P 0)- ΔV (P n1)，以將V DAC0-V DAC1的量化誤差最小化到V Q1，其中V Q1小於ΔV(LSB)。
在第五階段350中，為了將偶數行畫素電壓V PIX0採樣到V DAC0上，打開偶數行採樣開關202。同樣，畫素電荷轉移在此階段期間或之前發生。如可在圖3中可見，V DAC0電壓相較於採樣的重置電壓V R0降低了V S0。在信號採樣階段350期間，DAC 0保持P 0-D R的選定碼，以便補償比較器偏移。為DAC 0選擇P 0-D R是本公開的本質。它使DAC 0進行數學運算，並移除通常在數位域中在稍後時間發生的由重置引起的偏移V OFF與信號（由方程式（1）指示）之間的算術減法。此因以下原因而成為可能：如果使用了本發明在此公開的方法，那麼由DAC 0碼D R所代表的偏移電壓ΔV(D R)會被從最終計算中取消。
在最終的“信號轉換”階段360中，DAC 0逐次步進（參見在圖3中的階段360期間的V DAC0的擺動波形）以便逼近偶數行畫素電荷。來自此階段的最終DAC 0碼是D 0。當比較器210靠近其觸發點時，如從表1中可見，DAC 0碼已經從P 0-D R調整到D 0。結果，在階段360的轉換結束時，如在表1中可見，V DAC0的值從V R0-V S0設定為V R0- V S0- ΔV(P 0) + ΔV(D R) + ΔV (D 0)，以將V DAC0-V DAC1的量化誤差最小化到V Q0，其中V Q0小於ΔV(LSB)。
來自表1的資訊可以歸納為： ∆V(D 0)= V S0+V Q0-V Q1+∆V(P 0)+∆V(P n0)    （5） ∆V(D 1)=V S1+V QR-V Q1+∆V(P 0)+∆V(P n1)     （6）
方程式（5）及（6）示出輸出碼D 0及D 1分別表示圖像畫素信號V S0及V S1偏移在重置採樣階段期間使用的初始碼P 0及P n。由於數位CDS操作，每個輸出還包括兩個量化誤差。
然而，在方程式（5）或（6）中均未出現重置引起的偏移ΔV(D R)。這意味著DCDS方法直接提供DCDS結果，而不需要進行算數運算來計算從信號值減去重置值。這也意味著在使用具有冗餘的ADC的情況下，DCDS方法減少了用於對冗餘進行解碼所需的信號處理。作為結論，所公開的方法讀取具有3個ADC轉換的兩個畫素。這意味著新的每畫素減少到1.5個ADC轉換與傳統方法中每畫素2個ADC轉換形成對比。
ADC及所提出的演算法可具有由所供應的參考電壓定義的輸入信號範圍。如果V S1飽和，那麼V Q1可大於正常量化誤差。從（5）可以看出，此也會影響轉換的輸出信號D 0。因此，奇數行畫素的飽和將導致在相應偶數行畫素的轉換中出現誤差。這種效果可通過對輸出資料的智慧後處理（smart post processing）來減輕。
畫素行與ADC輸入之間的連接也可以每列為基礎進行交換。例如，人們總是可以將來自拜耳（Bayer）畫素圖案的綠色畫素連接到V PIX0ADC輸入。對於特定的使用情況來說，如果已知綠色畫素比紅色畫素或藍色畫素更易於發生飽和。此可降低飽和V PIX1ADC輸入的影響。
在不同的實施例中，畫素行可進行交換，使得每個ADC被提供以來自相同顏色畫素的輸入。
為了限制複雜性，例如，實施方式可允許在4個相鄰畫素群組內進行行交換。此種交換的實例示出於圖4中，其中4種不同的設定允許從畫素行輸出到ADC輸入的4種不同的映射410、420、430、440。
對於行交換來說，每兩個相鄰的2-行SAR ADC耦合到每四個相鄰的讀出行，且其中2-行SAR ADC的每個採樣開關將基於在圖像感測器的讀出序列中哪個畫素列被讀取而接收四個相鄰的讀出行中的一者。
圖5中還示出了使用此種交換設定來減輕修剪效應的一些實例。
雖然每畫素1.5個ADC轉換的方法比每畫素2個 ADC轉換的方法具有功率效率優勢，但由於與傳統DCDS方法每畫素列需要2個轉換相比，每畫素列需要3個轉換，因此在速度上可能具有劣勢。為了恢復速度，還可使用針對以上每畫素1.5個ADC轉換所公開的方法來實施每畫素2個ADC轉換。
為了提高讀取畫素資料所需的速度，在另一實施例中公開了第二DCDS操作。
圖6中所示的共用SAR控制塊630控制輸入採樣開關602及所有行ADC 620的逐漸近似切換演算法的定時。
所公開的單畫素（one-pixel）DCDS讀出分四個階段執行，如圖7所示。首先，在“重置採樣”階段710期間，將差分重置信號採樣到差分ADC輸入上，其中將偏置電壓引入到比較器610的反相輸入端。在重置採樣期間，利用非零P I-P nI將DAC初始化。在打開採樣開關602之前，在此階段期間再次對比較器610進行重置。
在“重置轉換”階段720期間，比較器輸入通過使DAC步進（參見在圖7中階段720期間的V DAC的擺動波形）而逐漸近似比較器610觸發點。最終的DAC碼從“重置轉換”階段720增加D R（重置數位值），並且比較器接近其觸發點。當比較器610靠近其觸發點時，如從表2可以看出，DAC碼已經從P I-P nI調整到P I+ D R。結果，在階段720的轉換結束時，如在表2中可見，V DAC的值從V R設定為V R+ΔV(D R)+ ΔV(P nI)，以將V DAC-V BIAS的量化誤差最小化到V QR，其中V QR小於ΔV(LSB)。
表2：利用DAC碼及電壓的主演算法
階段 DAC 碼 V DAC V BIAS V DAC-V BIAS
710 P I-P nI V R V BIAS  
720 P I+D R V R+ ∆V(D R)+ ∆V(P nI) V BIAS V QR
730 P I-D R V R-V S    
740 D S V R-V S-∆V(P I)+ ∆V(D R)+∆V(D S) V BIAS V QS
在第三階段730中，為了將行畫素電壓採樣到V DAC上，打開採樣開關602。同樣，畫素電荷轉移在此階段期間或之前發生。如可在圖7中可見，V DAC電壓相較於採樣的重置電壓降低了V S。在採樣階段730期間，DAC保持P 1-D R的碼，以便補償比較器偏移。為DAC選擇P I-D R是本公開的本質。它使DAC進行數學運算，並移除通常在稍後時間發生的由重置引起的偏移與信號（由方程式（1）指示）之間的算術減法。此因以下原因而成為可能：如果使用了本發明在此公開的方法，那麼由DAC碼D R所代表的偏移電壓ΔV(D R)會被從最終計算中取消。
在最終的“信號轉換”階段740中，DAC逐次步進（參見在圖7中的階段740期間的V DAC的擺動波形）以便逼近行畫素電荷。來自此階段的最終DAC碼是D S。當比較器到達其觸發點時，如從表2中可見，DAC碼已經從P I-D R調整到D S。結果，在階段740的轉換結束時，如在表2中可見，V DAC的值從V R-V S設定為V R-V S-ΔV(P I)+ΔV(D R)+ΔV (D S)，以將V DAC-V BIAS的量化誤差最小化到V QS，其中V QS小於ΔV(LSB)。
來自表2的資訊可以歸納為： ∆V(D S)= V S+V QS-V QR+∆V(P I) +∆V(P nI)  （7）
方程式（7）示出輸出碼D S表示Δ（參照方程式（1））畫素信號V S偏移在重置採樣階段期間使用的初始碼P I及P nI。由於數位CDS操作，每個輸出還包括兩個量化誤差。
然而，在方程式（7）中未出現重置引起的偏移ΔV(D R)。這意味著DCDS方法直接提供DCDS結果，而不需要進行算數運算來計算從數位域中的信號值減去重置值。這也意味著DCDS方法減少了用於對冗餘進行解碼所需的信號處理（在使用具有冗餘的ADC的情況下）。作為結論，所公開的方法讀取具有2個ADC轉換的每個畫素，而不需要算術地計算信號轉換與重置轉換之間的差。
每個電荷再分配DAC 206、208、606被實施為具有頂板採樣（top-plate sampling）的分離電容器DAC 800，如在圖8中所示。電容器陣列中的最高有效位元已被電容器陣列的其餘部分的副本所取代。因此，DAC 800由兩個子DAC（DAC A 810及DAC B 820）組成。這兩個子DAC具有相等的權重。此種方法提供了幾個好處。首先，它允許能量高效性地實施逐漸近似切換演算法。由於在SAR ADC的反復試驗模式中，在不進行反復試驗的情況下發生位元切換（bit switching），通過初始化DAC A 810及DAC B 820，一個位元可在試驗中預設、用比較器測試、有條件地重置、並基於比較器的輸出值重新設定等。通過使用測試、條件設定、測試、條件設定演算法，使用DAC A 810及DAC B 820二者允許ADC逼近總是沿正確的方向移動（圖7中的720及740）。在每個SAR步驟中，（DAC A 810或DAC B 820的）位元因比較器輸出的結果可在期望的方向上被修改。在較傳統的單一DAC方法中，必須首先修改位元，然後可能根據比較器結果進行後向修改（如在試驗中）。此外，它使得在階段320中能夠簡單地否定到DAC0的重置轉換結果而不需要進行算數運算。通過方程式（5）及（6）演示了這種好處。
DAC A 810及DAC B 820可以在DAC A位元(n)鄰近DAC B位元(n)且DAC A位元(n+1)鄰近DAC B位元(n+1)的意義上進行交織。
C 0到C 11的相對電容器大小示出於表3中。LSB電容器C 0約為8 fF，包括寄生電容。AC耦合分離電容器C AC812在兩個半DAC（MSB-Half 830與LSB-Half 840）之間共用，且可能的值可使C AC=4C 0，其中MSB是N位元數字值中的最高有效位元。大小可變電容器C t818用於調整DAC的MSB-Half 830與LSB-Half 840之間的比率，使得權重w 6= 2 ∙ w 5。注意，w n表示理想的位元權重，而實際權重可因不匹配及寄生電容而變化。 表3. 非二進位DAC相對電容器大小及權重
位 11 10 9 8 7 6 5 4 3 2 1 0
C n/C 0 26 14 7 4 2 1 8 5 3 2 1 1
w i 416 224 112 64 32 16 8 5 3 2 1 1
在不同的實施例中，DAC位元的數目及其權重可不同於表3中描述的內容。另外，AC耦合電容器的數量可大於1，並且每個位元之間的相對權重可被非整數加權。例如，可將權重實施為使得（w i+1/w i）是小於2的固定的非整數比率。
負參考電壓V REFN連接到信號接地，而正參考電壓V REFP由內部參考電壓發生器驅動。由於DAC的冗餘，參考電壓穩定要求顯著地鬆弛，此使得能夠實現更快的轉換及降低的能量消耗。
在一個實例中，在表4中列出一些ADC設計參數。子DAC（DAC A及DAC B）二者的組合DAC範圍是1768 LSB、或10.79位。 表4. ADC設計參數
參數 值
重置轉換步驟 10
信號轉換步驟 12
P n隨機化位元 6
DAC範圍 1768 LSB
最小輸出DCDS範圍 1280 LSB
所公開的演算法在2.8 μm間距CMOS圖像感測器中實施。因此，每個DAC 900寬2.8 µm（以匹配畫素寬度）且高423 µm。它由24個DAC單位單元（每個子DAC 12個）組成。也就是說，如在圖9中所示，A 0到A 11用於DAC A 810且B 0到B 11用於DAC B 820。
每個DAC單位單元910包括資料鎖存器902、互斥或（XOR）閘904、電壓開關906及大小可變電容器908。垂直路由的設定及重置信號由圖2中所示的本地SAR控制電路系統212驅動，而水準路由的set_enable n及reset_enable n信號由共用SAR控制電路214控制。鎖存操作由相應的使能信號來選通，以便訪問DAC內的個別資料鎖存器902。當設定為1時，qpol n信號（n是0與N之間的整數）用於在施加到電壓開關906之前使鎖存器輸出Q反相（通過互斥或閘904）。qpol信號針對奇數行DAC及偶數行DAC被分別路由，而子DAC A及B共用相同的N位元輸入。
實施DAC切換演算法是為了使切換能量最小化並使控制邏輯的複雜度最小化。如在表1中定義的主演算法使用如在表5中定義的DAC切換來實施。具有其典型值的參數列於表6中。表6中所示的參數僅用於演示目的，它們可不被視為僅限於表6的值。也有可能實施切換演算法的其它變型，例如交換子DAC A及B或交換奇數行對偶數行的順序。
表5. DAC切換演算法
階段 QPOL A0 B0 A1 B1
1. 採樣 RM RM PN RM PN
2. 重置轉換初始化   RM 0    
2. 重置轉換完成   D R D R& ~1    
3. 奇數採樣          
4. 奇數轉換初始化       DM 0
4. 奇數轉換完成       D 1| 1 D 1
5. 偶數採樣 0        
6. 偶數轉換初始化   DM 0    
6. 偶數轉換完成   D 0& ~1 D 0    
與DAC A及DAC B中A 0到A 11及B 0到B 11的第n個位元對應的每個位元可以來回交換，這意味著對於任何DAC的任何給定位元來說，它可以隨機地在DAC A或DAC B中實施，以降低ADC差分非線性（differential non linearity，DNL）性能。在轉換期間，也可以隨機地交換兩個等重最小有效位元w 0及w 1（對應於電容器C 1及C 0），其中w 0可等於w 1。為了進一步擴展靈活性，任何給定列中的行也可以在不同ADC之間隨機交換。 表6. ADC及DAC參數
參數 典型值 注釋
RB  10 重置位元（Reset bit）的數目
RM (2 ^ RB) – 1 = 1023 複位元遮罩
DB 12 資料位元的數目
DM (2^DB) – 1 = 4095 數據遮罩
PB 6 隨機化位元的數目
PN [0, (2^PB) - 1] 每列隨機化偏移
D R [0, RM] 重置轉換結果
D 0, D 1 [0, DM] 信號轉換結果
R(D 0), R(D 1) [0, 1768] 冗餘解碼信號轉換結果
可利用線性回饋移位暫存器（linear feedback shift register，LFSR）來偽隨機地實施DAC隨機化，所述線性回饋移位暫存器在畫素列的每個讀出處被更新。
表5中所示的DAC切換演算法可以與表1一起查看，以演示DAC如何通過運用其DAC碼A0、B0、A1及B1來操作。
在表5的階段1中，在採樣過程中，針對偶數行將QPOL設定為RM，而針對奇數行將QPOL設定為零。在基於表6的一個實例中，RM被設定為一典型值1023 = 10’b11_1111_1111（所有二進位1）。A0及A1被設定為RM=1023，B0及B1被設定為PN，PN是在0與63之間的隨機值。
在階段2重置過程中，在轉換初始化期間，將A0保持在RM=1023且將B0從PN設定為0。在轉換過程中，比較器210使A0（從1023向下）及B0（從0向上）二者都成為在0與RM=1023之間的中間位置附近的值，其中A0 = DR且B0 =（DR &~ 1）。其中（DR & ~ 1）表示DR及（DR & ~ 1）中的每一個位元是相同的，只是（DR & ~ 1）的位元[0]值總是等於0。這意味著對於任何給定的DR來說，其值等於或大於（DR & ~ 1）的值。
在奇數階段4中，在轉換初始化期間，將A1設定為DM=4095且將B1從PN設定為0。在轉換過程中，比較器使A1（從4095向下）及B1（從0向上）二者都成為在0與DM=4095之間的中間位置附近的值，其中A1=（D1 | 1）且B1=D1。其中（D1 | 1）表示D1及（D1 | 1）中的每一個位元是相同的，只是（D1 | 1）的位元[0]值總是等於1。這意味著（D1 | 1）的任何值等於或大於D1的值。
在偶數階段5中，將QPOL的值從RM=1023=10’b11_1111_1111（所有10個二進位位元均為1）設定為0=10’b00_0000_0000（所有10個二進位位元均為0）。這意味著作用於階段1到階段4的邏輯反相操作已被移除或被否定。在階段1到階段4期間，A0/A1等於或大於B0/B1（通過可能僅與LSB位元[0]不同）意味著VDAC0＞VDAC1，這意味著比較器輸出被用於減小VDAC0並增大VDAC1。QPOL的每個位元的翻轉意味著將使用比較器輸出來增大VDAC0並減小VDAC1，如將在表5的階段6中所見。
在偶數階段6中，在轉換初始化期間，將A0從階段2的D R設定為DM=4095且將B0從階段2的（D R& ~ 1）設定為0。在轉換過程中，比較器使A0（從4095向下）及B0（從0向上）二者都成為在0與DM=4095之間的中間位置附近的值，其中A0 =（D 0& ~ 1）且B0 =D 0。因為（D 0& ~ 1）表示D 0及（D 0& ~ 1）中的每一個位元是相同的，只是（D 0& ~ 1）的位元[0]值總是等於0。這意味著B0 =D 0的值等於或大於A0 =（D 0& ~ 1）的值。比較器被告知在達到平衡之前增大B0=VDAC1並減小A0=VDAC0。
以上對本發明的所示實例的描述（包括在摘要中描述的內容）並不旨在窮舉或將本發明限制於所公開的精確形式。儘管出於例示目的在本文中描述了本發明的具體實例，但如所屬領域中的技術人員將認識到的是，在本發明的範圍內可以進行各種修改。
根據以上詳細描述，可以對本發明進行這些修改。以下權利要求書中使用的術語不應被理解為將本發明限制於在本說明書中所公開的具體實例。相反，本發明的範圍將完全由以下權利要求書確定，所述權利要求書將根據既定的權利要求書解釋理論來解釋。
100:CMOS圖像感測器 102:光電二極體（PD） 104:轉移（TX）電晶體 106:浮動擴散（FD）節點 108:重置（RST）電晶體/RST開關 110:源極隨耦器（SF）電晶體 112:列選擇（RS）電晶體 120:4T畫素配置/4T畫素 130:畫素列 140:讀出行 142:偏置電流源I B150:讀出電路 152:採樣開關（SHX） 154:逐漸近似暫存器類比數位轉換器（SAR ADC） 156:ADC輸出 160、170、180、190:階段 202:採樣開關 204:採樣開關 206、208:電荷再分配DAC 210:差分比較器 212:本地SAR控制邏輯/本地SAR控制電路系統 220:逐漸近似暫存器類比數位轉換器（SAR ADC） 230:共用SAR控制塊 310、320、330、340、350、360:階段 410、420、430、440:映射 602:採樣開關 606:電荷再分配DAC 610:比較器 620:ADC 630:共用SAR控制塊 710、720、730、740:階段 800:分離電容器DAC 810:DAC A 812:AC耦合分離電容器C AC818:電容器C t820:DAC B 900:DAC 902:數據鎖存器 904:互斥或閘 906:電壓開關 908:大小可變電容器 910:DAC單位單元 A 0-A 11、B 0-B 11:DAC單位單元 C 0-C 11:電容器 MSB-Half 830、LSB-Half 840:半ADC qpol n :信號 set_enable n 、 reset_enable n :信號 V DAC:DAC輸出 V OFF:比較器偏移 V PIX0:畫素類比電壓 V PIX1:畫素類比電壓 V pix:輸出電壓 V PIX:畫素類比電壓 V R0:重置電壓 V REFN:負參考電壓 V REFP:正參考電壓 V S:畫素信號 V S0、V S1:圖像畫素信號 ΔV(D R):偏移電壓
參照以下圖式描述本發明的非限制性及非窮舉性實例，其中除非另有說明，否則相同的參考編號在各種視圖中指代相同的部分。 圖1A示出根據本公開的實施例，具有典型4T（4 transistor，四電晶體）畫素配置中的光電二極體陣列的CMOS圖像感測器。 圖1B示出根據本公開的實施例，用於畫素讀出的典型傳統數位相關雙重採樣（DCDS）操作的時序圖。 圖2是根據本公開的實施例的第一實例性2-行（2-column）逐漸近似暫存器 （successive approximation register，SAR）ADC，其具有包含兩個差分輸入的比較器及兩個數位類比轉換器（digital to analog converter，DAC）以將畫素類比電壓VPIX0及VPIX1轉換為數位圖像信號。 圖3是根據本公開的實施例，與圖2的電路系統相關聯地處理算術計算時與成像感測器中的2-行SAR ADC的操作相關聯的第一實例性波形。 圖4是根據本公開的實施例的具有4種不同設定的說明性圖表，所述4種不同設定允許在與圖1A及圖2的電路系統相關聯的4個相鄰畫素群組內畫素行輸出到ADC輸入的4種不同的映射或交換。 圖5是根據本公開的實施例的說明性圖表，其示出在與所公開的電路系統及所公開的方法相關聯的4個相鄰畫素群組內，畫素行輸出到ADC輸入的更有用的交換設定以減輕修剪效應（clipping effect）。 圖6是根據本公開的實施例的第二實例性1-行（1-column）SAR ADC，其具有包含兩個差分輸入的比較器及單個DAC以將畫素類比電壓VPIX轉換為數位圖像信號。 圖7是根據本公開的實施例，與圖6的電路相關聯地處理算術計算時與成像感測器中的1-行SAR ADC的操作相關聯的第二實例性波形。 圖8是根據本公開的實施例，與圖2及圖6的SAR ADC相關聯的DAC的詳細電路系統。 圖9是根據本公開的實施例，與圖8的DAC相關聯的每個DAC單位單元的詳細電路系統。
對應的參考字元在圖式的幾個視圖中表示對應的組件。所屬領域中的技術人員將認識到，為了簡潔及清楚起見而示出了圖式中的元件，且所述元件未必按比例繪製。舉例來說，圖式中的一些元件的大小可相對於其他元件被誇大，以幫助改善對本發明的各種實施例的理解。此外，為了不妨礙觀察本發明的這些不同實施例，在商業上可行的實施例中有用或必要的常用但被很好理解的元件常常不予以繪示。
100:CMOS圖像感測器
102:光電二極體(PD)
104:轉移(TX)電晶體
106:浮動擴散(FD)節點
108:重置(RST)電晶體
110:源極隨耦器(SF)電晶體
112:列選擇(RS)電晶體
120:4T畫素
130:畫素列
140:讀出行
142:偏置電流源IB
150:讀出電路
152:採樣開關(SHX)
154:逐漸近似暫存器類比數位轉換器(SAR ADC)
156:ADC輸出
Vpix:輸出電壓

Claims (9)

  1. 一種互補金屬氧化物半導體圖像感測器，包括： 畫素陣列，包括多個4T畫素，其中每一4T畫素包括因應於入射光產生圖像電荷的光電二極體、轉移電晶體、重置電晶體、源極隨耦器電晶體以及列選擇電晶體，且其中所述源極隨耦器電晶體耦合在所述光電二極體與所述列選擇電晶體之間以將所述光電二極體產生的圖像電荷轉換為圖像輸出電壓； 多個讀出行； 多個偏置電流源，耦合到所述讀出行，其中每個偏置電流源通過所述讀出行向所述源極隨耦器電晶體提供偏置電流； 多個讀出電路，耦合到所述讀出行以從所述畫素陣列讀出圖像資料，其中每個讀出電路包括第一採樣開關及逐漸近似暫存器類比數位轉換器，其中所述逐漸近似暫存器類比數位轉換器包括差分比較器、本地逐漸近似暫存器控制以及第一數位類比轉換器，其中所述第一採樣開關耦合在第一讀出行與所述差分比較器的非反相輸入之間，且其中所述第一數位類比轉換器耦合在所述本地逐漸近似暫存器控制與所述差分比較器的所述非反相輸入之間，並且其中每個讀出電路還包括偏置電壓，其中所述偏置電壓耦合到所述差分比較器的反相輸入，以形成1-行逐漸近似暫存器類比數位轉換器；以及 共用逐漸近似暫存器控制，其中所述共用逐漸近似暫存器控制控制採樣開關、以及所述畫素陣列的多個逐漸近似暫存器類比數位轉換器的逐漸近似切換演算法的定時。
  2. 如請求項1所述的互補金屬氧化物半導體圖像感測器，其中所述第一數位類比轉換器是電荷再分配數位類比轉換器，其中所述電荷再分配數位類比轉換器由兩個子數位類比轉換器組成並且包括多個電壓分配數位類比轉換器單位單元以及在兩個半數位類比轉換器之間共用的交流耦合分離電容器，其中每個半數位類比轉換器具有相同數量的所述數位類比轉換器單位單元、以及大小可變電容器，所述大小可變電容器耦合在其中所述交流耦合分離電容器的一端連接到最小有效位元電容器的節點與負參考電壓之間。
  3. 如請求項2所述的互補金屬氧化物半導體圖像感測器，其中所述兩個子數位類比轉換器具有相同數量的所述數位類比轉換器單位單元以及相同的位元權重分佈。
  4. 如請求項2所述的互補金屬氧化物半導體圖像感測器，其中所述數位類比轉換器單位單元包括耦合到互斥或閘的第一輸入的資料鎖存器，其中反相信號耦合到所述互斥或閘的第二輸入，其中所述互斥或閘的輸出耦合到電壓開關以確定將何電壓輸入到電壓分配電容器，且其中所述電壓分配電容器基於所述電容器接收到何電壓而將其電壓貢獻到數位類比轉換器輸出。
  5. 一種用於讀取具有兩個轉換的一個畫素的圖像讀出方法，包括： 將偏置電壓設定到所述比較器的反相輸入； 將類比數位轉換器的比較器重置； 導通第一採樣開關以從讀出行將重置電壓採樣到所述比較器的非反相輸入； 將第一數位類比轉換器設定為第一初始值； 在所述比較器觸發第一時間時，使所述第一數位類比轉換器的數位值步進以達到所述第一數位類比轉換器的第一數位值，其中所述第一數字值是所述第一初始值與重置數字值的總和； 將畫素電荷從所讀取的畫素列的光電二極體轉移到讀出行； 導通所述第一採樣開關以從所述讀出行將第一信號電壓採樣到所述比較器的所述非反相輸入，其中所述比較器的所述非反相輸入的電壓從與所述第一數位類比轉換器的所述第一初始值對應的第一初始電壓減小第一信號電壓； 將第一數位類比轉換器設定為從所述第一初始值減去所述重置數字值以補償比較器偏移；以及 在所述比較器觸發第二時間時，使所述第一數位類比轉換器的所述數位值步進以達到對應於所述第一數位類比轉換器的第二數位值。
  6. 如請求項5所述的圖像讀出方法，其中所述第一初始值被設定為一值以使得能夠進行所述比較器偏移的轉換而不發生飽和。
  7. 如請求項5所述的圖像讀出方法，其中所述第二數位值表示所述讀出行的數位圖像信號，所述數位圖像信號偏移與所述第一數位類比轉換器的所述第一初始值對應的所述第一初始電壓。
  8. 如請求項5所述的圖像讀出方法，其中所述第一數字值與所述第一初始值之間的差是所述重置數字值，且其中基於所述比較器觸發所述第一時間，將所述第一數位類比轉換器的輸出電壓與所述偏置電壓之間的第一量化誤差最小化到小於對應於最小有效位元的第一數位類比轉換器電壓。
  9. 如請求項5所述的圖像讀出方法，其中基於所述比較器觸發所述第二時間，將對應於所述第二數字值的所述第一數位類比轉換器的所述輸出電壓與所述偏置電壓之間的第二量化誤差最小化到小於對應於所述最小有效位元的所述第一數位類比轉換器電壓。
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