JP2008245318A - アナログ‐デジタル変換器及びその動作方法、ランプ発生器及びその動作方法並びに撮像装置 - Google Patents
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Abstract
【解決手段】制御回路によりランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、各アナログランプ出力に対応するデジタル符号を発生するようにする制御回路と、アナログ入力信号とアナログランプ出力とを受けるように接続された比較回路は、受けたアナログ入力信号がアナログランプ出力に等しくなった際に信号を発生するようにしたアナログ‐デジタル変換器であって、前記ランプ発生器が、ランプ符号を発生する曲線発生器と、このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイとを有するようにする。
【選択図】図6
Description
(1)フォトン−電荷変換と、
(2)画像電荷の蓄積と、
(3)電荷検出領域への電荷の転送前における、この電荷検出領域の既知の状態へのリセットと、
(4)電荷増幅を伴う電荷検出領域への電荷の転送と、
(5)読み出しのための画素の選択と、
(6)画素電荷を表す信号の増幅及び出力と
の必要機能を実行する。光電荷は、電荷蓄積領域から電荷検出領域へ移動させる際に増幅することができる。電荷検出領域における電荷を代表的にはソースホロワ出力トランジスタによって画素出力電圧に変換する。
本発明は、イメージャにおけるアナログ‐デジタル変換処理の動作を速めるためにランプ変調式アナログ‐デジタル変換器を用いる。すなわち、アナログ信号が大きくなった際に、デジタル符号の1デジタル値(以後“LSB”と称する)だけランプ電圧を増加させるのではなく、ビット解像度が減少するようにランプステップを変調させる。すなわち、ランプ電圧のステップ幅は1LSBよりも多くを含む。
(1)ペデスタル構造前置期間(Pedestal Configuration Pre-Period )の相と、
(2)ペデスタル構造後置期間(Pedestal Configuration Post-Period)の相と
に分割することである。前置期間の相では、デジタル制御信号T1がアサートし(スイッチ211を閉成し、アレイ出力をキャパシタ210に結合し)、従って、ペデスタル設定が得られ、この相で128LSBがプログラミングされる(すなわち、128個のユニットセルが同時に駆動される)。
(1)信号レベルが小さいと、ADCは最大のデータ解像度で(すなわち、解像度が1LSBで)動作し、従って、これにより小さい入力信号に対する検出可能限界に悪影響を及ぼさない、
(2)信号レベルが大きくて、ショット雑音が12ビット解像度よりも大きくなると、ランプステップ幅が増大する為、ランプサイクルの総数をかなり少なくでき、
(3)ランプステップ幅がショット雑音よりも常に小さくなると、大きなランプステップ幅による輪郭雑音が見えなくなる。
その結果、ステップ幅が増大することにより画質に悪影響を及ぼさない。
WRAMP=1LSB(WRAMP<オフセットの場合) (5)
WRAMP<(ショット雑音)×(雑音余裕度(入力されている場合))(WRAMP>オフセットの場合) (6)
(ランプ値がオフセットを越えるとランプ変調が開始する。)図23は、本発明の図22の実施例によるランプ発生器の出力対ランプ計数値を示すライン630のグラフである。
101 デジタル制御器
104 行/列変換器
106 行デコーダ
108 列デコーダ
120 ランプユニットセルアレイ
Claims (22)
- ランプ発生器と、
このランプ発生器に接続された制御回路であって、この制御回路により前記ランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、この制御回路は各アナログランプ出力に対応するデジタル符号を発生するようにする当該制御回路と、
アナログ入力信号と前記アナログランプ出力とを受けるように接続された比較回路であって、この比較回路は、受けたアナログ入力信号が前記アナログランプ出力に等しくなった際に信号を発生するようにした当該比較回路と
を具えるアナログ‐デジタル変換器であって、前記デジタル符号をこのアナログ‐デジタル変換器の出力として用いる当該アナログ‐デジタル変換器において、前記ランプ発生器が、
ランプ符号を発生する曲線発生器と、
このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、
各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイと
を有するアナログ‐デジタル変換器。 - 請求項1に記載のアナログ‐デジタル変換器において、前記ロック信号がユニットセルの行全体を駆動するのに用いられるようになっているアナログ‐デジタル変換器。
- 請求項1に記載のアナログ‐デジタル変換器において、前記アドレス回路が、
行及び列アドレスを発生する行/列変換回路と、
行アドレスに対応する行におけるユニットセルを駆動し、選択された行における各ユニットセルが駆動された後に、選択された行に対するロック信号を発生する行デコーダと、
列アドレスに対応する列におけるユニットセルを駆動する列デコーダと
を具えるアナログ‐デジタル変換器。 - 請求項1に記載のアナログ‐デジタル変換器において、このアナログ‐デジタル変換器が更に、
ユニットセルのアレイの合成出力端に接続され、ペデスタル処理中前記アレイの出力端を分離するスイッチ
を具えているアナログ‐デジタル変換器。 - 請求項1に記載のアナログ‐デジタル変換器において、各ユニットセルが、
列選択信号の端子に接続された第1入力端と行選択信号の端子に接続された第2入力端とを有するANDゲートと、
ロック信号の端子に接続された第1入力端と前記ANDゲートの出力端に接続された第2入力端とを有するORゲートと、
このORゲートの出力端に結合された電圧発生回路と
を具えるアナログ‐デジタル変換器。 - 請求項1に記載のアナログ‐デジタル変換器において、このアナログ‐デジタル変換器が更に、
デジタル符号における空のビットを充填する充填ブロック
を具えるアナログ‐デジタル変換器。 - ランプ符号を発生する曲線発生器と、
このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、
各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイと
を有するランプ発生器。 - 請求項7に記載のランプ発生器において、前記ロック信号がユニットセルの行全体を駆動するのに用いられるようになっているランプ発生器。
- 請求項7に記載のランプ発生器において、前記アドレス回路が、
行及び列アドレスを発生する行/列変換回路と、
行アドレスに対応する行におけるユニットセルを駆動し、選択された行における各ユニットセルが駆動された後に、選択された行に対するロック信号を発生する行デコーダと、
列アドレスに対応する列におけるユニットセルを駆動する列デコーダと
を具えるランプ発生器。 - 請求項7に記載のランプ発生器において、このランプ発生器が更に、
ユニットセルのアレイの合成出力端に接続され、ペデスタル処理中前記アレイの出力端を分離するスイッチ
を具えているランプ発生器。 - 請求項7に記載のランプ発生器において、各ユニットセルが、
列選択信号の端子に接続された第1入力端と行選択信号の端子に接続された第2入力端とを有するANDゲートと、
ロック信号の端子に接続された第1入力端と前記ANDゲートの出力端に接続された第2入力端とを有するORゲートと、
このORゲートの出力端に結合された電圧発生回路と
を具えるランプ発生器。 - アナログ信号を出力する画素のアレイと、
これらアナログ信号をデジタル信号に変換するランプ変調式アナログ‐デジタル変換器と
を具える撮像装置であって、前記ランプ変調式アナログ‐デジタル変換器が、
ランプ発生器と、
このランプ発生器に接続された制御回路であって、この制御回路により前記ランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、この制御回路は各アナログランプ出力に対応するデジタル符号を発生するようにする当該制御回路と、
アナログ入力信号と前記アナログランプ出力とを受けるように接続された比較回路であって、この比較回路は、アナログ信号が前記アナログランプ出力に等しくなった際に信号を発生するようにした当該比較回路と
を具え、前記デジタル符号を前記ランプ変調式アナログ‐デジタル変換器の出力として用いるようにした当該撮像装置において、前記ランプ発生器が、
ランプ符号を発生する曲線発生器と、
このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、
各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイと
を有する撮像装置。 - 請求項12に記載の撮像装置において、前記ロック信号がユニットセルの行全体を駆動するのに用いられるようになっている撮像装置。
- 請求項12に記載の撮像装置において、前記アドレス回路が、
行及び列アドレスを発生する行/列変換回路と、
行アドレスに対応する行におけるユニットセルを駆動し、選択された行における各ユニットセルが駆動された後に、選択された行に対するロック信号を発生する行デコーダと、
列アドレスに対応する列におけるユニットセルを駆動する列デコーダと
を具える撮像装置。 - 請求項12に記載の撮像装置において、この撮像装置が更に、
ユニットセルのアレイの合成出力端に接続され、ペデスタル処理中前記アレイの出力端を分離するスイッチ
を具えている撮像装置。 - 請求項12に記載の撮像装置において、各ユニットセルが、
列選択信号の端子に接続された第1入力端と行選択信号の端子に接続された第2入力端とを有するANDゲートと、
ロック信号の端子に接続された第1入力端と前記ANDゲートの出力端に接続された第2入力端とを有するORゲートと、
このORゲートの出力端に結合された電圧発生回路と
を具える撮像装置。 - アナログ‐デジタル変換器用のランプ発生器の動作方法であって、
所望の平方根曲線に基づくデジタルランプ符号を発生させる工程と、
このデジタルランプ符号から行及び列アドレスを発生させる工程と、
これら行及び列アドレスにより、ユニットセルアレイ中のユニットセルを駆動する工程と、
選択された行中の全てのユニットセルが駆動された際にこれらユニットセルの行をロックし、駆動され且つロックされたこれらユニットセルの合成電圧出力をランプ発生器のランプ変調された出力として用いる工程と
を有するランプ発生器の動作方法。 - 請求項17に記載のランプ発生器の動作方法において、この方法が更に、予め決定した処理中、ランプ発生器の出力を消滅させる工程を有しているランプ発生器の動作方法。
- 請求項18に記載のランプ発生器の動作方法において、前記予め決定した処理をペデスタル処理とするランプ発生器の動作方法。
- アナログ‐デジタル変換器の動作方法であって、
所望の平方根曲線に基づくデジタルランプ符号を発生させる工程と、
このデジタルランプ符号から行及び列アドレスを発生させる工程と、
これら行及び列アドレスにより、ユニットセルアレイ中のユニットセルを駆動する工程と、
選択された行中の全てのユニットセルが駆動された際にこれらユニットセルの行をロックし、駆動され且つロックされたこれらユニットセルの合成電圧出力をランプ変調された出力として用いる工程と、
入力アナログ信号をランプ変調された出力と比較する工程と、
ランプ変調された出力が入力アナログ信号に到達した際にデジタルランプ符号を出力する工程と
を有するアナログ‐デジタル変換器の動作方法。 - 請求項20に記載のアナログ‐デジタル変換器の動作方法において、この方法が更に、予め決定した処理中、ランプ発生器の出力を消滅させる工程を有しているアナログ‐デジタル変換器の動作方法。
- 請求項20に記載のアナログ‐デジタル変換器の動作方法において、前記予め決定した処理をペデスタル処理とするアナログ‐デジタル変換器の動作方法。
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