CN101567692A - 一种并行的高速动态元件匹配方法 - Google Patents

Abstract

并行的高速动态元件匹配方法主要是降低了动态元件匹配算法的建立时间和硬件的复杂度，尤其适合需要高线性度的高速DAC的应用。并行转换模块(21)的输入是一个多位的串行或并行的二进制序列(B_in)，经过并行转换模块(21)使得按每位的权重从高到低并行输出，即输出X_nX_n－1…X₁，其中X_n为输入信号的最高位；并行转换模块(21)的二进制输出连到位译码单元(22)，根据二进制输入信号的位权重，对每一位分别进行译码，二进制输入的其中一位X_i被译码为2^i－1个X_i，1≤i≤n；伪随机序列产生模块(24)提供开关阵列(23)的控制信号，位译码单元(22)的输出编码连接到由伪随机序列控制的开关阵列模块(23)，从而实现部分随机的选择输出编码，达到动态元件匹配。

Description

一种并行的高速动态元件匹配方法

技术领域

本发明涉及一种并行的高速动态元件匹配方法，主要是降低了动态元件匹配算法的建立时间和硬件的复杂度，因此特别适合需要高线性度的高速DAC技术领域。

背景技术

近年来，随着通信、视频处理等领域的发展，对内部模块DAC的要求也越来越高，这不仅反映在高速高精度的指标上，同时有些应用也需要达到高的线性度要求。高速高精度的DAC一般采用电流模的结构实现，在集成电路制造过程中，此DAC中电流源阵列必然存在系统误差和随机误差，这些误差降低了DAC的线性度。版图的优化设计可以降低系统误差的影响，而不能降低随机误差影响，因此针对随机误差的影响还需要采用另外的技术来降低。从目前的设计技术来看，降低随机误差的影响有三种方法：工艺调整、较准电路和动态元件匹配。工艺调整需要在制造工艺中额外的添加一套工序，虽然降低了随机误差，但需要较高的成本，不适合大规模的商业应用。较准电路可以补偿电流源的随机误差，但是需要额外的较准周期，增加了功耗。动态元件匹配通过随机化电流源阵列，将随机误差引起的非线性转化为噪声，从而达到高的线性度。动态元件匹配完全由数字信号处理实现，因此实现起来相对简单，功耗和面积也比较小。

动态元件匹配技术的实现方式很多，主要趋势是保证动态性能的前提下不断降低实现的硬件复杂度。动态元件匹配技术最初用于∑-Δ转换器中，实现形式主要是完全随机的动态元件匹配技术，如1989年L.Richard Carley在JSSC发表的论文《A Noise-Shaping Coder Topology for 15+Bit Converters》中提出蝴蝶算法(Butterfly-type)的动态元件匹配技术，为了降低硬件复杂度提出的数字权重平均技术(DWA)等。这种完全随机的动态元件匹配技术实现的复杂度随位数的提高而急剧增加，而且动态元件匹配的转换时间也较长，因此通常用于∑-Δ转换器，因为其DAC的位数一般比较低，通常在2-5bit之间，用完全随机的DEM技术消耗的芯片面积也不是很明显，而且∑-Δ转换器的转换速度通常比较低。不管是蝴蝶算法的动态元件匹配技术，还是数字权重平均技术，它们要不硬件的复杂度较大，要不需要较长的转换时间，因此不适合高速高精度的DAC应用。

1998年Henrik T.Jensen等人在论文《A Low-Complexity Dynamic ElementMatching DAC for Direct Digital Synthesis》中提出了一种部分随机的动态元件匹配技术，这种算法大大降低了硬件复杂度，从而适合高精度的DAC。但是和上面蝴蝶算法的动态元件匹配技术一样，这种部分随机的动态元件匹配技术也是通过伪随机码控制的开关级联实现，这种串联结构增加了动态元件匹配的转换时间，从而不太适合高速DAC，通常DAC的采样速率高于150MS/s时，动态元件匹配的转换时间就需要着重考虑。

发明内容

本发明要解决的技术问题是针对现有动态元件匹配技术存在的长的转换时间提出了一种并行的高速动态元件匹配方法。

并行的高速动态元件匹配方法是基于一个由从高到低并行转换模块，位译码单元，开关阵列和一个伪随机序列的产生模块；输入是一个多位的二进制序列，在实际中二进制输入可以是串行的，也可以是并行的，经过并行转换模块使得按每位的权重从高到低并行输出，即输出(X_n X_n-1…X₁)。转换模块的二进制输出连到位译码单元，根据二进制输入的位的权重，对每一位分别进行译码，二进制输入的其中一位X_i被译码为2^i-1个X_i(1≤i≤n)。伪随机序列控制开关阵列，从而实现部分随机的编码输出。位译码单元的输出编码连接到由伪随机码控制的开关阵列模块进而实现部分的动态元件匹配。

本发明采用并行的随机开关选择技术使动态元件匹配模块具有高的转换速率，使用部分随机化在不影响动态性能的前提下，可以大大降低对硬件复杂度的要求。本发明的动态元件匹配技术也不需要前端的温度译码模块，这样进一步降低了硬件消耗，且提高了转换速率。高转化速率和低的硬件复杂度这两方面的优势使得本发明非常适合于要求高线性度的高速高精度的转换器。

附图说明

图1为使用传统动态元件匹配的DAC结构框图；

图2为本发明的并行动态元件匹配结构；

图3为本发明的开关阵列结构框图；

图4为一种线性的伪随机码产生电路；

图5为采用本文的动态元件匹配和没有动态元件匹配的8位DAC的频谱图；

图6为本发明动态元件匹配的并行开关结构和传统串行开关结构的转换时间的波形。

图7为本发明的动态元件匹配的并行开关结构和传统串行开关结构的转换时间的波形。

具体实施方式

目前，在很多领域需要使用高速高精度DAC，而且要求DAC具有高的线性度，本发明的动态原件匹配方法具有低的硬件复杂度和快的转换速率，因此能够很好的满足以上的要求。下面为本发明的详细的实现方式及其具有的特征。

图1为使用传统动态元件匹配的DAC的总体结构框图。二进制输入信号B_in输入到温度译码器(11)，从而输出2ⁿ位的温度编码；温度编码输入到动态元件匹配模块(12)，使得输出的编码序列随机化，进而达到失配误差整形的目的，提高了DAC的线性度；动态元件匹配模块的输出经过1-bit的数字模拟转换器和加法器，输出最后的模拟电压。这种结构在动态元件匹配模块前需要温度译码器(11)，这样增加了硬件复杂度和转换时间。传统的动态元件匹配技术如蝴蝶算法，一般是通过由伪随机序列控制的开关串联实现，这样随着精度的提高串联的级数也越多，从而需要长的转换时间，限制了其在高速场合的应用。本发明克服了这种缺陷，加快了动态元件匹配模块的转换时间。

如图2所示为本发明提出的一种并行的高速动态元件匹配方法的结构框图，主要包括由从高到低并行转换模块(21)，位译码单元(22)，动态元件匹配的输出级(23)和一个伪随机序列的产生模块(24)构成。输入是一个n位的二进制序列B_in，二进制输入可以是串行的，也可以是并行的，经过并行转换模块(21)使得按每位的权重从高到低并行输出，即输出(X_n X_n-1…X₁)序列。如果输入是并行的二进制形式，则不需要并行转换模块。并行转换模块(21)的二进制输出到位译码单元(22)，根据二进制输入的位的权重，对每一位分别进行译码，例如二进制输入的其中一位X_i被译码为2^i-1个X_i(1≤i≤n)，这样达到了温度译码的功能。伪随机序列(24)控制开关阵列(23)，从而实现部分随机的编码输出。位译码单元(22)的输出编码连接到由伪随机码控制的开关阵列模块(23)进而实现部分的动态元件匹配。本发明的特点是开关阵列采用并行的随机选择模式，这样就提高了动态元件匹配的转换速率，开关阵列(23)的具体实现结构见图3。

图3为本发明所采用的开关阵列(23)的结构示意图，也是实现并行动态原件匹配方法的主体部分。输入是位译码(22)的输出，这样输入可以被分成n个部分，即X_n，X_n-1，…，X₁，它们的位数分别与对应的权重有关，因此位数依次为：2^n-1，2^n-2，…，1。开关阵列的输出有n种不同的方式，分别对应不同的形式(31)，(32)，…，(3n)，这n种方式是通过伪随机序列进行随机选择，因此伪随机序列的输出长度必须是大于log₂n的整数，这样才能包含选择n种不同的输出。输出B_out也就是本发明动态元件匹配的最后输出。

本发明的开关阵列实现了部分随机化的功能，在不影响性能的前提下，大大降低了硬件复杂度，并且结构简单。在实际的设计过程中，开关阵列是通过伪随机序列控制的并行开关实现，与之前的串行开关相比它具有更快的转换速率，而且这种优势随着位数的增加更加的明显。

图4介绍了一种伪随机码产生电路，它具有近似随机序列的性质，而又能按一定周期产生和复制的序列，这里给出的伪随机二进制序列的生成多项式为：p(x)＝x¹⁵+x¹⁴+1。在电路启动时，初始化序列(41)对伪随机序列产生电路进行初始化设置。寄存器组(43)实现长序列的存储功能，由统一的时钟控制，这样每次时钟有效时，寄存器组(43)实现了向右移位的功能。寄存器组(43)中最高的两个寄存器的输出经过或门(42)，输出到寄存器组(43)最低的寄存器的输入，这样完成了一个循环的功能。

在伪随机序列产生电路中，初始化序列(41)如果全为零，则寄存器组(43)将一直保持全零状态，这是不允许的，因此初始化序列不能全为零。这种实现方式可以使伪随机序列达到最大的周期2^m-1(m为寄存器组(43)的寄存器个数)。寄存器组(43)的个数越多，则随机序列的周期可以越大，但同时硬件消耗也越多，因此个数的选择应根据实际应用来选择。

如图5和图6所示为8位DAC的频率谱，反映了DAC的动态性能，仿真时假设DAC存在4％的失配误差。图5为不加动态元件匹配时的频谱图，很容易看出由于失配误差，DAC的输出产生了很大的谐波失真，严重影响了动态性能。图6为使用本发明的动态元件匹配技术的DAC的频谱图，比较两个频谱图可以看出，使用本发明的动态元件匹配技术可以抑制由于失配误差产生的谐波失真，无杂散动态范围提高了10dB以上，提高了DAC输出的线性度。

图7为本发明的动态元件匹配的并行开关结构和传统串行开关结构的转换时间的波形。这里的仿真是基于8位DAC来实现的，其中建立快的曲线表示本发明的并行开关结构的建立过程，建立慢的曲线表示传统串行开关结构的建立过程，插入的图是输出电压在中间电平时的局部放大图。从图7可以发现，当电压建立到中间电平时，并行开关结构的建立时间比串行开关结构快2ns以上，如果位数提高，本发明的建立时间的优势将更加明显。

综上所述，本发明有如下技术特征：(1)快的建立时间：这是由于动态元件匹配的开关阵列采用并行实现，而且没有温度译码单元的延迟；(2)低的硬件复杂度：这主要由于结构简单，部分随机化要求的开关个数少，同时省去了温度译码单元，而且伪随机序列的二进制位数较低，这些方面决定了低的硬件复杂度。

以上所述仅为本发明的一个较佳实施例，凡根据本发明权利要求所做的均等变化与修饰，皆应属于本发明专利的涵盖范围。

Claims (2)

1.一种并行的高速动态元件匹配方法，其特征在于包括一个从高位到低位排列的并行转换模块(21)、根据每位的权重实现每位温度译码的位译码单元(22)、由开关并行排列的开关阵列(23)和一个伪随机序列产生模块(24)；并行转换模块(21)的输入是一个多位的串行或并行的二进制序列(B_in)，经过并行转换模块(21)使得按每位的权重从高到低并行输出，即输出X_nX_n-1…X₁，其中X_n为输入信号的最高位；并行转换模块(21)的二进制输出连到位译码单元(22)，根据二进制输入信号的位权重，对每一位分别进行译码，二进制输入的其中一位X_i被译码为2^i-1个X_i，1≤i≤n；伪随机序列产生模块(24)提供开关阵列(23)的控制信号，位译码单元(22)的输出编码连接到由伪随机序列控制的开关阵列模块(23)，从而实现部分随机的选择输出编码，达到动态元件匹配。

2.根据权利要求1所述的一种并行的高速动态原件匹配方法，其特征在于采用了并行工作的开关阵列(23)；位译码单元(22)的输出连接到开关阵列(23)的输入，开关阵列(23)通过一组并联的开关连接成n种不同的输出：31，32，…，3n，通过伪随机序列控制并联开关随机的选择一种形式输出。

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