CN111256849A - 一种应用于高速dac电路的温度计译码结构 - Google Patents
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Abstract
一种应用于高速DAC电路的温度计译码结构，包括两个温度计译码器，将高速DAC电路单位加权的高4位数据划分为最高2位二进制码和次高2位二进制码分别输入两个温度计译码器，得到两组权重不相同的3位温度计码；所述的两个温度计译码器分别连接DEM模块，DEM模块对3位温度计码进行随机加扰；两个温度计译码器连接权重一元化处理阵列的数据选通模块，通过权重一元化处理阵列得到15位权重一致的温度计码。本发明不仅可以降低电路规模，减小版图面积，而且可以提升电路的高频性能，抑制输出信号中的谐波失真，具有较高的工作速度和驱动能力，减小寄生电容的影响，提高电路的工作频率。
Description
技术领域
本发明属于DAC电路设计领域，具体涉及一种应用于高速DAC电路的温度计译码结构。
背景技术
数模转换器(DAC)是将数字信号转换成模拟信号的电路。近年来，随着微电子工艺的发展以及电路设计技术的进步，采样率达到GSps(Sample-per-second)的高速电流舵型(high speed current steering DAC)芯片受到越来越多关注。在通信系统应用中，采用高速、高性能DAC芯片不仅使得系统结构大大简化，同时也提高了系统设计的灵活性和可移植性。正是这个原因，在许多领域，高速、高性能DAC芯片正逐步取代传统模拟电路，成为系统解决方案中新的研究热点。这些应用领域包括宽带无线通信(Wideband wirelesscommunication)、有线电缆宽带数据服务(Data-Over-Cable Service)、光纤通信(Opticalcommunication)等。
对于高速电流舵型的DAC，在具体实现的时候有两种方式，即二进制加权或单位加权。采用单位加权的设计中，输入数字信号首先通过编码器转换为温度计编码，编码后的每一比特数字信号控制1LSB的模拟信号，所有位数在量化中的权重均相同。采用二进制加权的设计，结构更为紧凑。每一比特数字信号在量化中的权重按二进制分配，无需经过温度计编码，因此，数字部分的面积和功耗都比较小。同时，该结构所需的电流开关(或者分压电阻，电荷分配电容)的数目与DAC的位数相同，与单位加权结构相比大为减少，有利于减小面积；此外，由于负载数目减少，DAC的速度也可以提高。然而这种结构的DAC对匹配的要求更高，例如，对于12比特DAC，最高位和最低位的权重比例为4096，如果要达到1LSB量化精度，最高位与最低位的误差应控制在1/4096之内，这在实际设计中往往是难以实现的。综上所述，单位加权和二进制加权各有利弊，为了吸取两者的优点，在高速高精度DAC设计中可采用折衷的分段式的结构。在高位采用单位加权，以降低对元器件匹配度要求，提高DAC 的精度和线性度；在低位在采用二进制加权，以减小版图的面积，降低连线的复杂度。
发明内容
本发明的目的在于针对上述现有技术中高速DAC电路设计较为复杂，并且输出信号容易发生谐波失真的问题，提供一种应用于高速DAC电路的温度计译码结构，能够显著降低版图的复杂度，以更简单的结构带来更好的高频性能，提升电路的动态性能及SFDR。
为了实现上述目的，本发明有如下的技术方案：
一种应用于高速DAC电路的温度计译码结构，包括两个温度计译码器，将高速DAC电路单位加权的高4位数据划分为最高2位二进制码和次高2位二进制码分别输入两个温度计译码器，得到两组权重不相同的3位温度计码；所述的两个温度计译码器分别连接DEM(动态单元匹配，dynamic element matching)模块，DEM模块对3位温度计码进行随机加扰；两个温度计译码器连接权重一元化处理阵列的数据选通模块，通过权重一元化处理阵列得到15 位权重一致的温度计码。
作为优选，在本发明应用于高速DAC电路的温度计译码结构的一种实施例中，所述的 DEM模块采用两级MUX进行加扰，由伪随机序列S<0>、S<1>控制，DEM模块在S<0>、 S<1>的控制下，对输入信号进行循环移位，改变输入与输出的映射关系。
作为优选，在本发明应用于高速DAC电路的温度计译码结构的一种实施例中，所述两组权重不相同的3位温度计码分别为T1～T3与T4～T6，其中，T4～T6的权重是T1～T3权重的4 倍，T1～T3分别控制1个开关电流单元，T4～T6分别控制4个开关电流单元。
作为优选，在本发明应用于高速DAC电路的温度计译码结构的一种实施例中，所述的权重一元化处理阵列的数据选通模块采用MOS管或三极管组成的电路结构。
作为优选，在本发明应用于高速DAC电路的温度计译码结构的一种实施例中，所述的权重一元化处理阵列的数据选通模块采用通过射极跟随器搭建的射极耦合逻辑电路。
作为优选，在本发明应用于高速DAC电路的温度计译码结构的一种实施例中，所述的权重一元化处理阵列采用电流模逻辑电平时钟信号CK，C<i>为针对两个输入的选通控制信号， i取1～5中任意数，占空比为1:5，高电平持续1个CK周期，低电平持续4个CK周期；温度计码权重一元化处理阵列分成5组，每组由3个数据选通模块构成。
相较于现有技术，本发明具有如下的有益效果：在高速DAC电路单位加权的高4位数据划分为最高2位二进制码和次高2位二进制码分别输入两个温度计译码器和两个DEM模块进行温度计译码和DEM加扰，不仅可以降低电路规模，减小版图面积，而且应用于高速电路中，以更简单的电路能够提升电路的高频性能。DEM加扰以及权重一元化处理阵列，能够抑制输出信号中的谐波失真，有助于提升电路的动态性能，尤其是可以提高电路的SFDR。与传统4-15温度计译码相比，本发明采用两个2-3的温度计译码要简单很多，在电流舵DAC中，为了更好地保证连续的单调性，温度计码的权重通常是一致的，以控制相同的开关电流单元，因此，本申请通过权重一元化处理阵列得到了15位权重一致的温度计码。
进一步的，本发明权重一元化处理阵列的数据选通模块采用通过射极跟随器搭建的射极耦合逻辑电路，采用射极耦合逻辑能够提高工作速度和驱动能力，并且可以在负载与下一级逻辑门之间起到隔离效果，减小了下一级寄生电容的影响，对提高电路的工作频率很有帮助。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明电路结构设计原理框图；
图2为高4位数据分组进行温度计译码及DEM加扰原理框图；
图3为两组温度计码权重一元化处理阵列示意图；
图4为采用射极耦合逻辑的数据选通模块示意图；
图5为温度计码权重一元化处理时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。
基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提还可以进行若干简单的修改和润饰，所获得的所有其他实施例，也都属于本发明保护的范围。
在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施方案中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，在本发明所描述的实施例可以与其它的实施例相结合。
参见图1，本发明应用于高速DAC电路的温度计译码结构是一种高速4-15译码结构，可用于高速DAC电路的单位加权电路。相对于现有的电路结构，本发明的温度计译码结构可以显著降低版图的复杂度，在DAC电路设计领域，对于高频电路，更简单的结构可以带来更好的高频性能。结合DEM加扰以及权重一元化处理阵列的结构，本发明可以抑制输出信号中的谐波失真，有助于提升电路的动态性能，尤其是可以提高电路的SFDR。
本发明的主要设计思路是，在高速DAC电路单位加权的高4位数据部分使用温度计译码器，为了降低温度计译码器的规模，将需要进行译码的高4位数据进一步划分为最高2位和次高2位分别进行译码。相比于4-15温度计译码，两个2-3的温度计译码要简单很多，从而减小了温度计译码器的规模。完成温度计译码之后，采用DEM模块对信号进行随机加扰。由于高4位分成两组分别进行译码，得到的两组温度计码的权重不相同，采用权重一元化处理阵列对这两组权重不相同的温度计码进行处理，得到15位权重一致的温度计码。
图1所示的高四位数据被分为两组分别进行温度计译码和DEM加扰，两组数据通过权重一元化处理阵列，得到权重一致的温度计码，完成译码以及伪随机化处理。
参见图2，首先，最高2位和次高2位二进制码通过译码器，分别转换为3位温度计码，与4位二进制码直接转换成15位温度计码相比，译码电路的复杂性降低了。利用DEM模块对3位温度计码进行随机加扰，加扰由两级MUX完成，由伪随机序列S<0>、S<1>控制。以次高2位{B10 B9}的译码为例进行分析，DEM模块在S<0>、S<1>控制下，对输入信号进行循环移位，改变输入与输出的映射关系。{B10 B9}被译码成3位温度计码{t3 t2 t1}之后，则{t3 t2t1}经由DEM模块被随机映射为{T1 T2 T3}、{T2 T3 T1}、{T3 T1 T2}集合中的某一组。
由于高4位采用分组译码，导致译码后的两组温度计码权重存在差异，即T1～T3与T4～T6 的权重不同，其中T4～T6的权重是T1～T3权重的4倍。在电流舵DAC中，为了更好地保证连续的单调性，温度计码的权重通常是一致的，以控制相同的开关电流单元。在本设计中，若T1～T3分别控制1个开关电流单元，则T4～T6应该分别控制4个开关电流单元，因此需要对T4～T6的权重进行分解，我们把这样的处理过程称为一元化(unary)处理，如图3所示。需要注意的是，图3中所有的都是差分信号，为了使图例紧凑，故以单端信号显示。
权重一元化处理阵列的数据选通模块，可以是MOS管组成的电路结构，也可以由三极管构成。本申请所用范例为三极管结构，射极耦合逻辑(emitter coupled logic,ECL)构成的数据选通模块如图4所示。在高速逻辑电路设计中，一般采用差分设计以提高电路的抗干扰性。在HBT工艺中，常用的差分逻辑单元有电流模逻辑(CML)和ECL两种。ECL在CML的基础上添加射极跟随器，可以提供强大的电流驱动能力，并且在负载与下一级逻辑门之间起到隔离效果，减小了下一级寄生电容的影响，对于提高电路的工作频率很有帮助。ECL需要较高的电源电压和较大的功耗，是一种牺牲功耗换取速度的设计方法。
图5中的CK是CML电平时钟信号，C<i>(i＝1～5)是针对两个输入A和B的选通控制信号，占空比为1:5，即高电平持续1个CK周期，低电平持续4个CK周期。温度计码权重一元化处理阵列分成5组，每组由3个图4所示的模块构成。
以C<1>的控制作用为例进行分析，当C<1>为高电平时，A被选通传递至输出，于是在图3的第一列中，T1～T3被映射为TT1～TT3。而此时C<2>～C<5>均为低电平，输入B被传递给输出，则T4～T6均被映射到4个输出信号，例如T4被映射为TT4、TT7、TT10、TT13， T5被映射为TT5、TT8、TT11、TT14，T6被映射为TT6、TT9、TT12、TT15，从而完成了温度计码的真正一元化。于是，高4位二进制码B12～B9经过分段译码并被DEM模块加扰后得到温度计码T1～T6，然后再经过处理得到权重一致的温度计码TT1～TT15。
上述技术用较为简单的译码电路及DEM模块完成了输入数字码的译码及伪随机化处理，对于超高速DAC设计而言，降低电路复杂性有利于高频性能的提升。
本发明应用于高速DAC电路的温度计译码结构优点主要体现在以下几方面：
1、本发明所采用的两组数据分别进行温度计译码的方式，不仅可以降低电路规模，减小版图面积，而且应用于高速电路中，更简单的电路可以提升电路的高频性能。
2、本发明所采用的DEM加扰以及权重一元化处理阵列，可以抑制输出信号中的谐波失真，有助于提升电路的动态性能，尤其是可以提高电路的SFDR。
3、电路中的高速逻辑模块设计采用射极耦合逻辑(ECL)以提高工作速度和驱动能力，并且可以在负载与下一级逻辑门之间起到隔离效果，减小了下一级寄生电容的影响，对于提高电路的工作频率很有帮助。
以上结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，还可以对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域技术人员可以对本发明进行各种改动和变型，这些不脱离本发明的精神和范围的修改和变型也属于本发明权利要求及其等同技术的范围之内。
Claims (6)
1.一种应用于高速DAC电路的温度计译码结构，其特征在于：包括两个温度计译码器，将高速DAC电路单位加权的高4位数据划分为最高2位二进制码和次高2位二进制码分别输入两个温度计译码器，得到两组权重不相同的3位温度计码；所述的两个温度计译码器分别连接DEM模块，DEM模块对3位温度计码进行随机加扰；两个温度计译码器连接权重一元化处理阵列的数据选通模块，通过权重一元化处理阵列得到15位权重一致的温度计码。
2.根据权利要求1所述应用于高速DAC电路的温度计译码结构，其特征在于：所述的DEM模块采用两级MUX进行加扰，由伪随机序列S<0>、S<1>控制，DEM模块在S<0>、S<1>的控制下，对输入信号进行循环移位，改变输入与输出的映射关系。
3.根据权利要求1所述应用于高速DAC电路的温度计译码结构，其特征在于：所述两组权重不相同的3位温度计码分别为T1～T3与T4～T6，其中，T4～T6的权重是T1～T3权重的4倍，T1～T3分别控制1个开关电流单元，T4～T6分别控制4个开关电流单元。
4.根据权利要求1所述应用于高速DAC电路的温度计译码结构，其特征在于：所述的权重一元化处理阵列的数据选通模块采用MOS管或三极管组成的电路结构。
5.根据权利要求4所述应用于高速DAC电路的温度计译码结构，其特征在于：所述的权重一元化处理阵列的数据选通模块采用通过射极跟随器搭建的射极耦合逻辑电路。
6.根据权利要求1所述应用于高速DAC电路的温度计译码结构，其特征在于：所述的权重一元化处理阵列采用电流模逻辑电平时钟信号CK，C<i>为针对两个输入的选通控制信号，i取1～5中任意数，占空比为1:5，高电平持续1个CK周期，低电平持续4个CK周期；温度计码权重一元化处理阵列分成5组，每组由3个数据选通模块构成。
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