CN102638264A - 一种实现数据加权平均算法的系统 - Google Patents

Abstract

本发明公开了一种实现数据加权平均算法的系统，包括：编码电路，用于接收输入的温度计码，输出二进制码至全加器电路；全加器电路，用于对当前时钟周期与前一时钟周期产生的二进制码求和，将输出进位信号作为输入进位信号进行累加；循环对数移位电路，用于根据存入寄存器组电路的数据对输入的温度计码进行相应的移位操作，最后将移位后的数据输出至时序调整驱动电路；时序调整驱动电路，用于将循环对数移位电路输入的移位后的数据按照正确的时序输出。本发明电路结构简单，总体延迟时间小，使用晶体管的数量少，工作速度快，可使算法电路工作在百兆赫兹的时钟频率上，适用于高精度多位量化的高采样率开关电容Sigma-Delta调制器中。

Description

一种实现数据加权平均算法的系统

技术领域

本发明涉及CMOS数字电路设计技术领域，特别涉及一种实现数据加权平均算法的系统。

背景技术

模数转换器(Analog-to-Digital Converter，ADC)是现代通信系统中极其重要的模块，同时也是限制整个通信系统数据处理能力的瓶颈所在。传统的Nyquist模数转换器，其元器件的匹配程度决定了ADC所能达到的精度。随着集成电路的特征尺寸不断减小，MOS晶体管的二阶效应愈加显著，设计高性能模拟电路所遇到的困难和挑战越来越大。当前的工艺水平可以达到0.1％(10bit)的器件匹配精度，然而对于精度为16bit以上的ADC来说，其匹配精度至少为0.0015％，采用普通MOS工艺无法实现。

Sigma-Delta ADC采用过采样(Over-Sampling)和噪声整形(Noise-Shaping)技术，有效衰减输出信号的带内量化噪声(quantizednoise)，提高了信号带内信噪比，使得利用粗转换器实现高精度的模数转换成为可能。与传统的Nyquist转换器相比，Sigma-DeltaA/D转换器将提高精度的压力尽量转移到数字环节，充分利用了数字电路规模越来越大，速度越来越高而成本日益下降的发展趋势，在模拟电路部分降低了对性能指标和元器件匹配精度的要求，提高了电路设计的可行性。

Sigma-Delta ADC由Sigma-Delta调制器和数字滤波器构成，后者为全数字电路实现，可靠性较高；而调制器部分大多为模拟电路，其电路的性能决定了整个ADC的性能。评价ADC动态性能的主要指标为信噪比(Signal-to-Noise Ratio，SNR)，Sigma-Delta调制器的理想峰值信噪比(PeakSNR，PSNR)如下式所示

$\mathrm{PSNR}\left(\mathrm{dB}\right)=10\log \left(\frac{3}{2}{2}^{2N}\right)-20\log \left(\frac{{\mathrm{\π}}^N}{\sqrt{2n+1}}\right)+20(n+\frac{1}{2})\log \left(\mathrm{OSR}\right)$

式中OSR为过采样比(采样频率与信号Nyquist率的比值)，n为调制器的阶数，N为量化器的位数。从上述公式可以看到，Sigma-Delta调制器的信噪比与OSR、n和N有关。提高调制器的信噪比，需要提高OSR、n或者N。提高过采样比OSR，意味着在信号带宽的一定的条件下提高采样频率，当信号带宽达到MHz数量级时，一味的提高时钟的采样频率，一方面电路功耗会急剧的增加，另一方面由于工艺条件限制而无法实现；提高调制器的阶数n，由于Sigma-Delta调制器是一个非线性的负反馈闭环系统，调制器阶数大于2会造成系统不稳定，使量化器过载进而使得调制器的性能急速下降。较为合适的方式是通过提高量化器的位数N来提高调制器的性能，而且提高N还会使得高阶调制器的稳定性增强，量化器的稳定输入范围增大，而对调制器不会造成影响。然而采用多位量化器，在反馈回路中就会用到多位DAC，而DAC的精度对调制器的影响很大，以一阶调制器多位量化器为例，X(z)输入信号，E_Q(z)为多位量化器的量化噪声，E_D(z)为反馈DAC的非线性误差引入的噪声，下式为传输函数

Y(z)＝z^-1X(z)+(1-z^-1)E_Q(z)-z^-1E_D(z)

由上式可以看出，由多位DAC产生的非线性误差并没有像量化噪声那样受到反馈环路的调制作用，因此，整个调制器的精度受限于多位反馈DAC的精度。

发明内容

(一)要解决的技术问题

为了解决多位量化Sigma-Delta调制器中多位DAC的非线性问题，本发明提出了一种实现数据加权平均(DWA)算法的系统。

(二)技术方案

为达到上述目的，本发明提供了一种实现数据加权平均算法的系统，该系统包括编码电路10、全加器电路11、循环对数移位电路12、寄存器组电路13和时序调整驱动电路14，其中：

编码电路10，用于接收输入的温度计码，输出二进制码至全加器电路11；

全加器电路，用于对当前时钟周期与前一时钟周期产生的二进制码求和，将输出进位信号作为输入进位信号进行累加，并将所得数据输出至循环对数移位电路12；

循环对数移位电路12，用于根据存入寄存器组电路13的数据对输入的温度计码进行相应的移位操作，最后将移位后的数据输出至时序调整驱动电路14；

时序调整驱动电路14，用于将循环对数移位电路12输入的移位后的数据按照正确的时序输出。

上述方案中，所述编码电路10包括温度计码转独热码电路和独热码转二进制码电路两个部分，其中温度计码转独热码电路的输入端接收输入的温度计码，输出相应的独热码至独热码转二进制码电路，最后独热码转二进制码电路输出对应的传统二进制码至全加器电路11。

上述方案中，所述全加器电路11采用延迟路径较小的传输门结构，其两个加数的输入端分别为当前时钟周期的二进制输出信号以及前一时钟周期的二进制输出信号，全加器电路11的进位输入信号为当前时钟周期的全加器进位输出信号；加法完成后，将数据输入至寄存器组电路13。

上述方案中，所述循环对数移位电路12采用NMOS管作为移位电路的主体，根据全加器的求和输出信号(S11-S13、S11Q-S13Q)对输入的温度计码分别进行1位、2位和4位的移位操作，将移位后的数据输出至时序调整和驱动电路。

上述方案中，所述寄存器组电路13采用电平触发的锁存器电路结构，共六个锁存器，分成三组，每组两个级联构成D型触发器。所述全加器电路11的输出在两相不交叠时钟clkl时，输入至寄存器组电路13，锁定前一时钟周期的全加器电路11输出信号；在两项不交叠时钟clk2时，锁定当前时钟周期的全加器电路11输出信号，并输出信号S11-S13、S11Q-S13Q控制循环对数移位电路12。

上述方案中，所述时序调整和驱动电路14的输入来自循环对数移位电路12，由于循环对数移位电路12采用NMOS开关，高电平信号在传输过程中存在阈值损失，所以首先对输入信号进行电平恢复，然后进入时序调整电路14，使得信号在正确的时钟信号下在通路上传输，最后经过时序调整驱动电路14将信号输出。

(三)有益效果

本发明提供的实现数据加权平均算法的系统，采用新型的系统结构以及双锁存器、对数移位电路方法来实现DWA算法，在算法实现过程中，输入温度计码的数据通路只采用NMOS开关和驱动电路，而控制通路采用锁存器控制，相对于传统的数据选择和触发器控制，有效的减少了所用元器件的数量，进而降低了输出数据的传输和延迟时间，非常适用于宽带高精度高采样率的多位量化Sigma-Delta调制器电路。

附图说明

图1是依照本发明实施例的采用的DWA算法的示意图；

图2是依照本发明实施例的用于高精度多位量化Sigma-Delta调制器的实现数据加权平均算法的系统的结构示意图；

图3是依照本发明实施例的编码电路示意图；

图4是传统的基于传输门的全加器电路示意图；

图5是依照本发明实施例的寄存器组电路示意图；

图6是依照本发明实施例的循环对数移位电路示意图；

图7是依照本发明实施例的时序调整和驱动电路示意图；

图8是依照本发明实施例的在时钟频率200MHz情况下的波形图；

图9是依照本发明实施例的DWA算法电路关闭、DAC失配5‰时Sigma-Delta调制器的输出功率谱密度图；

图10是依照本发明实施例的DWA算法电路开启、DAC失配5‰时Sigma-Delta调制器的输出功率谱密度图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

为了解决多位DAC的非线性问题，人们提出了许多DAC的线性化技术和方法，其中比较实用和简单的是数据加权平均(DWA)算法。此算法的基本思想是使每一个数据(Element)用到的次数基本相等，将各个数据的差值进行平均，其基本原理是使用一个单元指针用来定位，每一次转换后把单元指针定位到本次使用单元序列的结尾，因此在下一次选取序列时是按照单元序列的摆放顺序继续选取的。图1以3bit的DAC为例来说明，横向数字代表DAC的编号(共7个)，纵向数字代表每次选择DAC的个数(共6次)，每行的黑色阴影区域则代表被选取的DAC的编号。

参见图2，图2是依照本发明实施例的用于高精度多位量化Sigma-Delta调制器的实现数据加权平均算法的系统的结构示意图，该系统包括编码电路(Encoder)10、全加器电路(Full Adder)11、循环对数移位电路(Cycle Log-Shifter)12、寄存器组电路(Registers)13和时序调整驱动电路(Timing Adjustment and Drivers)14五大部分。编码电路将输入的温度计码转换成二进制码输出，并输入至全加器电路。全加器电路将当前时钟周期产生的二进制数据与前一时钟周期的二进制数据进行相加，然后再与当前时钟周期全加器产生的进位输出信号累加，得到当前时钟周期的最后数据(S3，S2，S1)。循环对数移位电路，将输入的温度计码根据当前时钟周期全加器的输出数据进行相应的移位。寄存器组电路，用于存储当前的旋转指针。时序调整驱动电路，采用CMOS开关控制电路时序，另外加入缓冲器驱动后级电路。

其中，所述编码电路10接收输入的温度计码，输出响应的二进制码至全加器电路11，全加器电路将当前时钟周期和前一时钟周期产生的二进制码求和，并将输出进位信号作为输入进位信号进行累加，所得数据输出至循环对数移位电路12，循环对数移位电路根据存入寄存器组13的数据对输入的温度计码进行相应的移位操作，最后将移位后的数据经过时序调整驱动电路14，按照正确的时序输出。

参见图3，编码电路10包括两个部分，温度计码转独热码电路和独热码转二进制码电路。温度计码转独热码电路的输入端接收输入的温度计码，输出相应的代码至独热码转二进制码电路，最后输出对应的传统二进制码至全加器电路11。

本发明采用传统的级联3bit全加器电路11，其电路如图4所示，由于内部信号通路均采用CMOS传输门，相对于采用普通门级电路搭建的电路，信号的延迟时间有较大的降低。另外，本发明的系统要求全加器的进位输出信号与进位输入信号相连形成累加器，所以要求全加器的进位输出信号的延迟时间尽可能小，采用基于传输门的加法器电路是比较合适的选择。

由于本发明设计的量化器为3bit，因此，全加器、寄存器组和循环对数移位电路的控制端均为3bit。图5所示的是3bit的寄存器组电路，用于存储移位指针。输入数据(S3，S2，S1)接收全加器的输出求和信号，Clk1和Clk2为两相不交叠时钟信号，用于对锁存器的控制，输出信号包括两组，分别为(S11-S13)和(S1O-S3O)。其中S1-S1O，S2-S2O和S3-S3O可以认为是3组触发器，由Clk1的上升沿触发。当Clk1为低电平，Clk2为高电平时，信号S11＝S1，而S1O锁存前一时钟Clk1的数据；当Clk1为高电平，Clk2为低电平时，S1O＝S11，而S11锁存前一时钟Clk2的数据。输出数据S11-S13用于控制循环移位电路，而另外一组数据S1O-S3O输出至全加器。

3bit循环移位电路如图6所示，输入信号依次经过1bit移位(Log-Shifter 1bit)，2bit移位(Log-Shifter 2bit)和4bit移位(Log-Shifter4bit)三个模块，其主要作用是将输入的温度计码In[6:0]根据控制信号(S11-S31，S11Q-S31Q)进行循环移位，然后至输出端Out[6:0]。循环移位电路接收输入的温度计码In[6:0]，先经过Log-Shifter 1bit模块，当Clk1为高电平，S11为高电平，S11Q为低电平时，模块中晶体管M11-M17开启，而晶体管M11B-M17B截止，输出信号为输入信号In[6:0]向左移动一位，并且最高位移至最低位，完成1bit循环移位操作。当Clk1为高电平，S11为低电平，S11Q为高电平时，则晶体管M11-M17截止，而晶体管M11B-M17B开启，Log-Shifter 1bit模块不对输入信号进行移位操作，输出信号与输入信号相同。同理，在信号通过Log-Shifter 2bit、Log-Shifter 4bit模块时，根据控制信号S21、S21Q和S31、S31Q来决定是否对输入信号进行2bit和4bit循环移位操作。所以，根据控制信号S11-S13，S11Q-S13Q的电平状态，对输入信号分别进行1bit-7bit的移位操作。

图7所示的时序调整和驱动电路，包括缓冲器(Buffer)，开关电路(Switches)和驱动电路(Drivers)三大部分，每部分电路包含结构相同的7个部分，实现相同的功能。缓冲器电路包含两个级联的反相器，用于恢复损失的CMOS逻辑电平。由于前端的循环移位电路信号通路采用NMOS开关，高电平通过时存在阈值损失，在低电源电压工作条件下会造成延迟时间过长，甚至会造成逻辑错误。加入缓冲器电路有助于提高电路的工作速度和稳定性。信号经过Buffer电路整形后进入开关电路，被时钟Clk1采样、保持，开关电路由7个相同的CMOS开关构成，随即信号进入驱动电路，驱动电路同样包括7组相同的子电路，每组子电路包括2个反相器和一个与门。信号经过驱动电路后，先经过1个反相器(INV1-INV7)以增加驱动能力，然后进入与门，与时钟信号进行‘与’操作，最后在经过后级驱动反相器(INV8-INV14)后输出Out[6:0]。

在整个系统中，输出数据Out[6:0]与输入温度计码In[6:0]相比有如下特点：1.数据被循环移位。举例如下：如图1所示，第一个时钟周期的输入温度计码为1100000，那么本时钟周期结束时指针为2，即最后被选中的DAC编号为2；接着第二个时钟周期输入的温度计码为1111100，则输入数据被向右移动2位，输出数据为0011111，本时钟周期结束时指针为7，即最后被选中的DAC编号为7；第三个时钟周期输入数据为1111000，则输入数据被向右移动7位(2位+5位)，输出数据为1111000，则依次类推。2.输出数据受Clk2信号的控制，这是由Sigma-Delta调制器的需要决定的，只有在Clk2为高电平的半个时钟周期内，输出数据Out[6:0]才有效。

图8是DWA算法电路工作在200MHz时钟频率时的波形图，图中显示电路工作正常。图9和图10分别为Sigma-Delta调制器的电容匹配精度为5‰时，DWA算法电路关闭和开启时的功率谱密度图。从图9可以看到，当DWA算法电路关闭时，由于存在电容的失配，所以输出信号的频谱图出现较多的谐波，并且谐波的功率较大，造成整个调制器的动态范围和信噪比很低；图10是存在同样的电容失配时，实现的DWA算法电路开启时的频谱图，图中由于使用提出的DWA算法电路，电容的失配被平均化，谐波被明显抑制，获得了较高的动态范围和信噪比，技术效果明显。

综上所述，本发明有如下技术特征：(1)提出了一种用于高精度多位量化Sigma-Delta调制器的数据加权平均算法的新型实现方法，采用合理的时钟分配方案，有效的提高了电路的工作频率，(2)在控制通路采用锁存器，在数据通路选择循环对数移位电路，相对于传统的数据选择和触发器控制，有效的减少了所用元器件的数量，进而减少了输出数据的传输和延迟时间，(3)本发明采用的电路均为3bit结构，增加输出信号的位数只需要增加编码器、全加器、循环移位器、寄存器组和时序调整和驱动电路的输入输出端口数量，即可实现2n-1的输出位数(n为编码器的输出位数)，拓展性好。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种实现数据加权平均算法的系统，其特征在于，该系统包括编码电路(10)、全加器电路(11)、循环对数移位电路(12)、寄存器组电路(13)和时序调整驱动电路(14)，其中：

编码电路(10)，用于接收输入的温度计码，输出二进制码至全加器电路(11)；

全加器电路，用于对当前时钟周期与前一时钟周期产生的二进制码求和，将输出进位信号作为输入进位信号进行累加，并将所得数据输出至循环对数移位电路(12)；

循环对数移位电路(12)，用于根据存入寄存器组电路(13)的数据对输入的温度计码进行相应的移位操作，最后将移位后的数据输出至时序调整驱动电路(14)；

时序调整驱动电路(14)，用于将循环对数移位电路(12)输入的移位后的数据按照正确的时序输出。

2.根据权利要求1所述的实现数据加权平均算法的系统，其特征在于，所述编码电路(10)包括温度计码转独热码电路和独热码转二进制码电路两个部分，其中温度计码转独热码电路的输入端接收输入的温度计码，输出相应的独热码至独热码转二进制码电路，最后独热码转二进制码电路输出对应的传统二进制码至全加器电路(11)。

3.根据权利要求1所述的实现数据加权平均算法的系统，其特征在于，所述全加器电路(11)采用延迟路径较小的传输门结构，其两个加数的输入端分别为当前时钟周期的二进制输出信号以及前一时钟周期的二进制输出信号，全加器电路(11)的进位输入信号为当前时钟周期的全加器进位输出信号；加法完成后，将数据输入至寄存器组电路(13)。

4.根据权利要求1所述的实现数据加权平均算法的系统，其特征在于，所述循环对数移位电路(12)采用NMOS管作为移位电路的主体，根据全加器的求和输出信号(S11-S13、S11Q-S13Q)对输入的温度计码分别进行1位、2位和4位的移位操作，将移位后的数据输出至时序调整和驱动电路。

5.根据权利要求1所述的实现数据加权平均算法的系统，其特征在于，所述寄存器组电路(13)采用电平触发的锁存器电路结构，共六个锁存器，分成三组，每组两个级联构成D型触发器。

6.根据权利要求5所述的实现数据加权平均算法的系统，其特征在于，所述全加器电路(11)的输出在两相不交叠时钟clk1时，输入至寄存器组电路(13)，锁定前一时钟周期的全加器电路(11)输出信号；在两项不交叠时钟clk2时，锁定当前时钟周期的全加器电路(11)输出信号，并输出信号S11-S13、S11Q-S13Q控制循环对数移位电路(12)。

7.根据权利要求1所述的实现数据加权平均算法的系统，其特征在于，所述时序调整和驱动电路(14)的输入来自循环对数移位电路(12)，由于循环对数移位电路(12)采用NMOS开关，高电平信号在传输过程中存在阈值损失，所以首先对输入信号进行电平恢复，然后进入时序调整电路(14)，使得信号在正确的时钟信号下在通路上传输，最后经过时序调整驱动电路(14)将信号输出。

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