CN102916691B

CN102916691B - 基于可逆逻辑的bcd码十进制计数器

Info

Publication number: CN102916691B
Application number: CN201210436842.2A
Authority: CN
Inventors: 管致锦; 张海豹; 鹿玉; 程学云; 何金凤; 鲁灿钢; 王伟; 孟春晨; 马敬超
Original assignee: Nantong University
Current assignee: Nantong University
Priority date: 2012-11-06
Filing date: 2012-11-06
Publication date: 2015-06-24
Anticipated expiration: 2032-11-06
Also published as: CN102916691A

Abstract

本发明公开了一种基于可逆逻辑的BCD码十进制计数器。本发明先用一个FRG门和一个FG门级联成一个可逆D触发器；用一个FRG门，一个NOT和一个可逆D触发器构造出成一个可逆的JK触发器；最后用四个可逆JK触发器，一个F5门，两个TOF门，两个FG门和一个NG门级联成一个可逆的BCD码同步十进制计数器；用四个可逆的JK触发器，两个F3门，两个FG门和一个TOF门构造出一个可逆的BCD码异步十进制计数器。本发明具有降低系统能耗的优点。

Description

基于可逆逻辑的BCD码十进制计数器

技术领域

本发明涉及信息技术领域的低功耗组合逻辑电路设计，特别涉及一种低功耗的BCD码十进制计数器。

背景技术

计数器是最常用的时序电路之一，不仅可以用于对脉冲计数，还可以用于分频、定时、产生节拍脉冲以及其他时序信号。二进制计数器具有电路结构简单、运算方便等特点，但是日常生活中所接触的大部分都是十进制数，特别是当二进制数的位数较多时，阅读非常困难，有必要设计十进制计数器。但传统的十进制计数器是不可逆的，存在信息位的丢失，能耗较大。

Landauer已证实，由与门、异或门等这些不可逆的传统逻辑门构造的电路在运行过程中，不可避免的会产生能量的损耗。因为在计算过程中，每比特信息的丢失会消耗焦耳的能量，其中是波尔茨曼常量，是绝对温度。尽管与其它形式的能耗相比，是一个非常小的量，但在计算中消耗的总能量同信息丢失的个数是成正比。也就是说，随着信息丢失个数的增加，能耗也随之增加，所以在进行低能耗电路设计时，这一能耗不能忽视。

发明内容

本发明的目的是为了克服以上的不足，提供一种可以大大降低系统能耗的基于可逆逻辑的BCD码十进制计数器。

本发明的目的通过以下技术方案来实现：

所述基于可逆逻辑的BCD码同步十进制计数器由四个可逆JK触发器、一个F5门、两个TOF门、两个FG门和一个NG门级联而成，四个可逆JK触发器的输入向量，分别是（C，1，1），（C，，），（C，，），（C，，）；四个可逆JK触发器输出变量分别是（C，g₀，），（C，g₁，），（C，g₂，），（C，g₃，）；将第一个可逆JK触发器J₀和K₀输入端置1；将F5门的其中一个输出端级联至第二个可逆JK触发器的K₁端；将Q₃输出端级联至FG门的第一个输入端，同时将其第二个输入信号置1，用来产生信号；再通过一个TOF门来产生，将其产生信号端级联至J₁端；将F5门的一个输出端级联至NG门的第二个输入端，同时为避免扇出使用一个FG门复制一个信号作为NG的第一个输入信号，继而NG门输出3个信号，将两个信号输出端分别级联至J₂端和K₂端；在上一步中已经获得了信号，通过一个FG复制一个信号；将上述两信号输出端分别级联至TOF门的第一个和第二个输入端，第三输入端置0，来实现信号和信号与功能；将TOF输出信号端级联至J₃端，将F5门的其中一个输出端级联至K₃端；由于可逆JK触发器的C端的输入输出的信号相同都为时钟信号，故直接将四个可逆触发器的C输入输出端依次次级联即可。所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；计数器实际上是对时钟脉冲C进行计数，每来一个时钟脉冲，计数器状态改变一次；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为，这时J₃=0，K₃=1；输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中, ，,为计数状态输出值。

一种基于可逆逻辑的BCD码异步十进制计数器由四个可逆JK触发器、两个F3门、两个FG门、一个TOF门级联而成；四个可逆JK触发器的输入向量，分别是（C，1，1），（，，1），（，1，1），（，，1）；四个可逆JK触发器输出变量分别是（C₀，g₀，），（C₁，g₁，），（C₂，g₂，），（C₃，g₃，）；第一个可逆JK触发器的时钟方程为，C₀输入端直接时钟信号，其激励方程为，即将第一个可逆JK触发器J₀和K₀输入端置1；第二个可逆JK触发器的时钟方程为，为避免扇出使用一个F3门复制Q₀，先将Q₀端级联至F3门的第一个输入端，再将F3门的其中一个输出级联至C₁输入端，其激励方程为，将第四个可逆JK触发器的Q₃输出端级联至FG门第一个输入端，同时将其第二个输入信号置1，用来产生信号，最后将产生信号端级联至J₁端；第三个可逆JK触发器的时钟方程为，为避免扇出使用一个F3门来复制Q₁信号，先将Q₁端级联至F3门的第一个输入端，再将其中一个输出端级联至C₂输入端，其激励方程为，即将J₂端和J₁输入端都置1；第四个可逆JK触发器的时钟方程为，将在第一个JK触发器处使用F3门的一个输出端直接级联至C₃输入端，其激励方程为，使用一个FG门复制Q₂信号，将FG门的一个输出端级联至TOF门的第一个输入端，同时将第二个JK触发器处的F3门的一个输出端级联至TOF门的第二个输入端，这样在TOF门的第三个输出信号就为，将该信号输出端直接级联至J₃端；将K₃端输入置1。所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；每一个可逆JK触发器的时钟信号是不同的，因而各触发器不是同时翻转，而是逐级脉动翻转实现计数进位的；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为，这时J₃=0，K₃=1；输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中, ，,为计数状态输出值。

本发明采用可逆门级联而成具有可逆性，可有效防止在运算过程中信息位的丢失，具有降低系统能耗的优点。

附图说明

图1为NOT门的功能图；

图2为Feynman门的功能图；

图3为Toffoli门的功能图；

图4为Fredkin门的功能图；

图5为可逆D触发器的结构示意图；

图6为可逆D触发器封装框图；

图7为可逆JK触发器的结构图；

图8为可逆JK触发器封装框图；

图9为New门的功能图；

图10为由Toffoli门和Feynman门实现New门的级联图；

图11为F3门的功能图；

图12为由Feynman门实现F3门的级联图；

图13为F5门的功能图；

图14为由Feynman门实现F5门的级联图；

图15为可逆8421BCD码同步十进制加计数器工作时序图；

图16为可逆BCD码同步十进制计数器的结构图；

图17为可逆BCD码异步十进制计数器的结构图。

具体实施方式

为了加深对本发明的理解，下面将结合实施例和附图对本发明作进一步详述，该实施例仅用于解释本发明，并不构成对本发明保护范围的限定。

本发明使用的所有模块遵循左端为输入右端为输出原则。

本发明通过以下的技术方案实现：

1、选择基本可逆门

NOT门（非门）：主要用于实现对信号的取反，其功能图如图1所示。

Feynman门（FG）：功能图如图2所示。该门可以实现对信号的复制及取反。当将其第二个输入信号置0时，即B=0，则可以实现对信号的复制功能。对信号的复制主要是避免在可逆电路中出现扇出。当将其第二个输入信号置1时，即B=1，则可以实现保持原有信号的同时输出原信号的取反信号。

Toffoli门（TOF）：功能图如图3所示。在本发明中该门主要用于实现两个信号的与功能。将第三个输入信号置0时，即C=0，则其第三个输出信号就为AB。

Fredkin门（FRG）：功能图如图4所示。该门可以实现信号的交换功能，如当A=1时，就可以实现B和C信号的交换。

2、构造可逆的D触发器

可逆D触发器的状态方程为，其中C为时钟信号。其功能表如表1所示，结构图如图5所示。

表1为可逆D触发器功能表：

C	D	Qⁿ⁺¹
			0	*	Qⁿ
1	*	Qⁿ
				0	0
	1	1

由图5可知本发明采用的D触发器由一个FRG门和一个FG级联而成。在可逆D触发器中，设FRG门的输入信号分别为A=C、B=D和C=Q_n，则根据其功能图可得第三个输出信号为。为避免可逆逻辑电路的中的扇出，使用一个FG门进行复制信号。将复制的信号一个用作输出，一个用作为FRG门的第三个输入信号，这样就实现了一个可逆D触发器，为方便设计现将可逆D触发器封装为图6所示的框图形式。

3、构造可逆JK触发器

可逆JK触发器的状态方程为，其中C为时钟信号。其功能表如表2所示，结构图如图7所示。

表2为可逆JK触发器功能表：

C	J	K	Qⁿ⁺¹
				0	*	*	Qⁿ
1	*	*	Qⁿ
					0	0	Qⁿ
	0	1	0
					1	0	1
	1	1

由图7可知本发明使用的可逆JK触发器由一个NOT门（非门），一个FRG门和一个可逆D触发器级联而成。在本发明中NOT门的主要作用是对输入的K信号进行取反，即产生信号。将可逆JK触发器的状态方程与可逆D出发器的状态方程对比，可以发现只需将D信号输入端输入的信号改为信号即可实现可逆JK触发器。在本发明中使用了一个FRG门来产生信号。而对于一个FRG门来说，我们令A=Q_n，B=J，，则其的第二个输出值即为所需要的信号。将获得的该信号作为可逆D触发器的第二个输入信号，同时将可逆D触发器的第三个输出端级联至FRG门的第一个输入端，这样就实现了一个可逆JK触发器。同样的为了设计表示方便现将可逆JK触发器封装为图8所示的框图的形式。

4、构造New门（NG门）

在本发明中为了实现信号的与功能和复制功能提出了一个新的门，即NG门，其功能图如图9所示。通过对NG门的功能分析可以使用一个TOF门和两个FG门来实现，具体的级联图如图10所示。

５、构造F3门

F3门功能图如图11所示。该门实现对信号的三次复，即将输入的一个信号复制为三个相同的信号输出。通过对F3门功能分析，可以用两个FG门来实现。每一个FG门的第二个输入都需要置0，即使用FG门的信号复制功能。具体级联图如图12所示。

６、构造F5门

F5门功能图如图13所示。该门实现对信号的五次复制，即将输入的一个信号复制为五个相同的信号输出。通过对F5门功能分析，可以用四个FG门来实现。每一个FG门的第二个输入都需要置0，即使用FG门的复制信号功能。具体的级联图如图14所示。

7、构造可逆BCD码同步十进制加计数器

在十进制计数体制中，每位数都可能是0，1，2，…，9十个数码中的任意一个，且“逢十进一”。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码，而四位编码总共有十六个状态。所以必须去掉其中的六个状态，至于去掉哪六个状态，可有不同的选择。这里考虑去掉1010～1111六个状态，即采用8421BCD码的编码方式来表示一位十进制数。计数器实际上是对时钟脉冲进行计数，每来一个时钟脉冲，计数器状态改变一次。8421BCD码十进制加计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421码一致，每十个时钟脉冲完成一个计数周期。输入第九个计数脉冲时，计数器的状态为，这时J₃=0，K₃=1。输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态。可逆BCD码同步十进制加计数器的状态表如表3所示，工作时序图如图15所示。这里采用的触发器为可逆的JK触发器，且所有触发器的时钟脉冲相同，即为同步。其他构成单元也都为可逆的。

表3为8421BCD码同步十进制加计数器的状态表：

根据状态表可以写出四个可逆JK触发器的激励方程，如下式所示：

将激励方程代入可逆JK触发器状态方程可以得到可逆BCD码同步十进制计数器的状态方程为：

根据四个可逆JK触发器的激励方程用前面提到的可逆模块进行级联以实现可逆BCD码同步十进制计数器。对四个可逆JK触发器激励方程进行分析可知，共需要五个信号，三个信号，两个信号，一个和一个信号。为在保证电路在可逆的情况获得上述信号需要使用一个F5门，一个NG门，两个TOF门和三个FG门。它们的具体级联形式如图16所示。

第一个可逆JK触发器的激励方程为，即将第一个可逆JK触发器J₀和K₀输入端置1。第二个可逆JK触发器的激励方程为。将F5门的其中一个输出端级联至第二个可逆JK触发器的K₁端。将Q₃输出端级联至FG门的第一个输入端，同时将其第二个输入信号置1，用来产生信号。再通过一个TOF门来产生，将其产生信号端级联至J₁端。第三个可逆JK触发器的激励方程为。将F5门的一个输出端级联至NG门的第二个输入端，同时为避免扇出使用一个FG门复制一个信号作为NG的第一个输入信号，继而NG门输出三个信号，将两个信号输出端分别级联至J₂端和K₂端。第四个可逆JK触发器的激励方程为。在上一步中已经获得了信号，通过一个FG复制一个信号。将上述两信号输出端分别级联至TOF门的第一个和第二个输入端，第三输入端置0，来实现信号和信号与功能。将TOF输出信号端级联至J₃端，将F5门的其中一个输出端级联至K₃端。由于可逆JK触发器的C端的输入输出的信号相同都为时钟信号，故直接将四个可逆触发器的C输入输出端依次次级联即可。按照上述方式级联就实现了一个可逆的BCD码同步十进制加计数器。

8、构造可逆BCD码异步十进制加计数器

与可逆BCD码同步十进制加计数器一样，可逆BCD码异步十进制加计数器也采用8421BCD码的编码方式。可逆BCD码异步十进制加计数器的状态表如表4所示。这里采用的四个触发器为均为可逆的JK触发器，其他构成单元也都为可逆的。

表4为8421BCD码异步十进制加计数器的状态表：

由可逆BCD码异步十进制加计数器的状态表可以给出各个可逆JK触发器其相应的时钟方程为：

激励方程为：

将激励方程代入可逆JK触发器状态方程可以得到可逆BCD码异步十进制计数器的状态方程为：

根据四个可逆JK触发器的时钟方程和激励方程用前面提到的可逆模块进行级联以实现可逆BCD码异步十进制计数器。对四个可逆JK触发器的时钟方程和激励方程进行分析可知，共需要三个信号，三个信号，两个信号，一个信号和一个。为在保证电路在可逆的情况获得上述信号需要使用两个F3门，两个FG门，一个TOF门。它们的具体级联形式如图17所示。

第一个可逆JK触发器的时钟方程为，C₀输入端直接时钟信号。其激励方程为，即将第一个可逆JK触发器J₀和K₀输入端置1。第二个可逆JK触发器的时钟方程为，为避免扇出使用一个F3门复制Q₀，先将Q₀端级联至F3门的第一个输入端，再将F3门的其中一个输出级联至C₁输入端。其激励方程为，将第四个可逆JK触发器的Q₃输出端级联至FG门第一个输入端，同时将其第二个输入信号置1，用来产生信号，最后将产生信号端级联至J1端。第三个可逆JK触发器的时钟方程为，为避免扇出使用一个F3门来复制Q₁信号，先将Q₁端级联至F3门的第一个输入端，再将其中一个输出端级联至C₂输入端。其激励方程为，即将J₂端和J₁输入端都置1。第四个可逆JK触发器的时钟方程为，将在第一个JK触发器处使用F3门的一个输出端直接级联至C₃输入端。其激励方程为，使用一个FG门复制Q₂信号，将FG门的一个输出端级联至TOF门的第一个输入端，同时将第二个JK触发器处的F3门的一个输出端级联至TOF门的第二个输入端，这样在TOF门的第三个输出信号就为，将该信号输出端直接级联至J₃端。将K₃端输入置1。按照上述方式级联就实现了一个可逆的BCD码异步十进制加计数器。

Claims

1.一种基于可逆逻辑的BCD码同步十进制计数器，其特征在于：所述基于可逆逻辑的BCD码同步十进制计数器由四个可逆JK触发器、一个F5模块、两个Toffoli门、两个Feynman门和一个NG门级联而成，F5模块为一个构造的可逆模块，其功能是实现对信号的五次复制，即将输入的一个信号复制为五个相同的信号输出的功能，NG门为一个构造的可逆模块，其功能主要实现信号的与功能和复制功能，四个可逆JK触发器的输入向量，分别是（C，1，1），（C，，），（C，，），（C，，）；四个可逆JK触发器输出变量分别是（C，g₀，），（C，g₁，），（C，g₂，），（C，g₃，）；将第一个可逆JK触发器J₀和K₀输入端置1；将F5模块的其中一个输出端级联至第二个可逆JK触发器的K₁端；将Q₃输出端级联至Feynman门的第一个输入端，同时将其第二个输入信号置1，用来产生信号；再通过一个Toffoli门来产生，将其产生信号端级联至J₁端；将F5模块的一个输出端级联至NG门的第二个输入端，同时为避免扇出使用一个Feynman门复制一个信号作为NG门的第一个输入信号，继而NG门输出3个信号，将两个信号输出端分别级联至J₂端和K₂端；在上一步中已经获得了信号，通过一个Feynman门复制一个信号；将和信号输出端分别级联至Toffoli门的第一个和第二个输入端，第三输入端置0，来实现信号和信号与功能，第三输入端置0，来实现信号和信号与功能；将Toffoli门输出信号端级联至J₃端，将F5模块的其中一个输出端级联至K₃端；由于可逆JK触发器的C端的输入输出的信号相同都为时钟信号，故直接将四个可逆触发器的C输入输出端依次级联即可；所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；计数器实际上是对时钟脉冲C进行计数，每来一个时钟脉冲，计数器状态改变一次；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421BCD码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为，这时J₃=0，K₃=1；输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中, ，, 为计数状态输出值。

2.一种基于可逆逻辑的BCD码异步十进制计数器，其特征在于：所述基于可逆逻辑的BCD码异步十进制计数器由四个可逆JK触发器、两个F3模块、两个Feynman门、一个Toffoli门级联而成；F3模块为一个构造的可逆模块，其功能是实现对信号的三次复制，即将输入的一个信号复制为三个相同的信号输出，四个可逆JK触发器的输入向量，分别是（C，1，1），（，，1），（，1，1），（，，1）；四个可逆JK触发器输出变量分别是（C₀，g₀，），（C₁，g₁，），（C₂，g₂，），（C₃，g₃，）；第一个可逆JK触发器的时钟方程为，C₀输入端直接时钟信号，其激励方程为，即将第一个可逆JK触发器J₀和K₀输入端置1；第二个可逆JK触发器的时钟方程为，为避免扇出使用一个F3模块复制Q₀，先将Q₀端级联至F3模块的第一个输入端，再将F3模块的其中一个输出级联至C₁输入端，其激励方程为，将第四个可逆JK触发器的Q₃输出端级联至Feynman门第一个输入端，同时将其第二个输入信号置1，用来产生信号，最后将产生信号端级联至J₁端；第三个可逆JK触发器的时钟方程为，为避免扇出使用一个F3模块来复制Q₁信号，先将Q₁端级联至F3模块的第一个输入端，再将其中一个输出端级联至C₂输入端，其激励方程为，即将J₂端和J₁输入端都置1；第四个可逆JK触发器的时钟方程为，将在第一个JK触发器处使用F3模块的一个输出端直接级联至C₃输入端，其激励方程为，使用一个Feynman门复制Q₂信号，将Feynman门的一个输出端级联至Toffoli门的第一个输入端，同时将第二个JK触发器处的F3模块的一个输出端级联至Toffoli门的第二个输入端，这样在Toffoli门的第三个输出信号就为，将该信号输出端直接级联至J₃端；将K₃端输入置1；所述基于可逆逻辑的BCD码同步十进制计数器采用四个可逆JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；每一个可逆JK触发器的时钟信号是不同的，因而各触发器不是同时翻转，而是逐级脉动翻转实现计数进位的；计数器在每一个时钟脉冲的作用下，触发器输出编码加1，编码顺序与8421BCD码一致，每十个时钟脉冲完成一个计数周期；输入第九个计数脉冲时，计数器的状态为，这时J₃=0，K₃=1；输入第十个计数脉冲时，计数器从1001状态返回到初始的0000状态；其中, ，, 为计数状态输出值。