CN204993392U - 基于可逆逻辑门的加密系统的模逆电路 - Google Patents
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Abstract
本实用新型揭示了一种基于可逆逻辑门的加密系统的模逆电路，所述模逆运算电路由可逆寄存器、多路选择器、移位寄存器、优先编码器和比较器级联而成。本实用新型由于采用了可逆逻辑门设计，并将其运用到AES加密系统中，不仅解决了能耗问题，而且有效地提高了加/解密的效率和安全性，采用此设计的AES加密系统更加安全可靠。
Description
技术领域
本实用新型涉及基于可逆逻辑门的加密系统的模逆电路。
背景技术
在加密系统中，AES作为新的对称密码标准是密码学上最重要的发展。其安全性、可靠性更强，已广泛应用在通信网络、银行系统、军队通讯等领域。AES的加/解密运算过程非常复杂，耗费大量的处理器时间及计算机资源。通常分为硬件和软件两种实现形式。尽管软件方式实现加/解密过程方便且设计灵活，但其计算量非常大，实现速度较慢且安全性得不到保证。
Landauer提出在不可逆逻辑计算中，每位信息的丢失，产生kTln2焦耳的热量，其中k为波尔兹曼常量，T为执行操作时的环境温度。同时，根据Bennett理论，当且仅当门网络由可逆门构成时，做到能量零损耗是可能的。在传统电路中能量的消耗是由计算的不可逆性引起的，然后可逆逻辑操作不丢失任何信息且消耗很少的热量。
实用新型内容
本实用新型所要解决的技术问题是实现用于低功耗加密系统AES的模逆运算单元，以达到解决AES加密系统中功耗要求比较高的数据加密问题的目的。
为了实现上述目的，本实用新型采用的技术方案为：一种基于可逆逻辑门的加密系统的模逆电路，所述模逆运算电路由可逆寄存器、多路选择器、移位寄存器、优先编码器和比较器级联而成，所述的可逆寄存器中的MXR寄存器、BXR寄存器、A2寄存器和B2寄存器的输出信号分别经过多路选择器输送至可逆寄存器中的A3R寄存器、B3R寄存器、A2R寄存器和B2R寄存器，所述的A3R寄存器输出信号经寄存器A3X发送至第一优先编码器，B3R寄存器输出信号经移位寄存器B3X发送至第二优先编码器，所述的第一优先编码器和第二优先编码器输出信号至比较器，所述的A2R寄存器输出信号至寄存器A2X，所述的B2R寄存器输出信号至移位寄存器B2X。
所述的可逆寄存器由4个可逆D触发器级联构成，上一个可逆D触发器的第一比特输出作为下一个可逆D触发器的时钟输入。
所述的可逆移位寄存器由4选1多路选择器、可逆D触发器和FG门级联构成，4选1多路选择器根据控制端S0、S1的值从4路信号中选择1路输出到可逆D触发器，所述的FG门实现信号拷贝功能。
所述可逆D触发器由NDFG门构成，所述的NDFG门的第一比特输入作为时钟信号，第二比特输入作为可逆D触发器的数据输入端，第四比特输入设置为恒定输入端0，第四比特输出反馈到第三比特输入。
所述的优先编码器由3个MFRG门级联构成，第一个MFRG门的第一比特输出和第二比特输出分别作为第二个MFRG门的第二比特输入和第三个MFRG门的第一比特输入，第二个MFRG门的第一比特输出作为第三个MFRG门的第二比特输入，第二个MFRG门的第二输比特输出是编码输出端Y0，第三个MFRG门的第二输出是编码输出端Y1。
所述的比较器由2个ZRQC1门、2个PG门和1个FVG门级联构成，其中ZRQC1门可实现1位数值的比较。
所述的多路选择器由若干MFRG门级联构成，所述的多路选择器包括2_1MUX、3_1MUX和4_1MUX，所述的2_1MUX是将MFRG门的第一比特输入作为控制端S，第二、第三比特输入分别作为数据输入端I1、I0，第三比特输出是选择要输出的数据；所述的3_1MUX由两个MFRG门级联而成，第一个MFRG门的第三比特输出作为第二个MFRG门的第三比特输入，两个MFRG门的第一输入比特分别作为控制端S1和S0，第二个MFRG门的第三比特输出是其选择要输出的数据；所述的4_1MUX由三个MFRG门级联而成，第一个MFRG门的第一比特输出作为第二个MFRG门的第一比特输入，第一个和第二个MFRG门的第三比特输出依次作为第三个MFRG门的第三比特输入和第二比特输入，第三个MFRG门的第三比特输出是其选择要输出的数据。
本实用新型由于采用了可逆逻辑门设计，并将其运用到AES加密系统中，不仅解决了能耗问题，而且有效地提高了加/解密的效率和安全性，采用此设计的AES加密系统更加安全可靠。
附图说明
下面对本实用新型说明书中每幅附图表达的内容作简要说明：
图1是基于可逆逻辑门的模逆电路的结构框图；
图2(a)是可逆门NDFG的结构图；
图2(b)是可逆D触发器的结构图；
图3是四位可逆寄存器的结构图；
图4(a)是2_1可逆多路选择器的结构图；
图4(b)是3_1可逆多路选择器的结构图；
图4(c)是4_1可逆多路选择器的结构图；
图5是四位可逆通用移位寄存器的结构图；
图6是4_2可逆优先编码器的结构图；
图7是两位可逆比较器的结构图。
具体实施方式
本实用新型通过硬件方式实现AES加密操作，不仅可以降低处理器负担、提升速度，而且能够有效地提高加/解密的效率和安全性。AES常用于诸如移动电话、智能卡等一些手持设备中，而这些移动设备对功耗要求非常苛刻，因此，研究如何设计低功耗的AES加密系统具有重要的意义。通过使用可逆逻辑门设计的模逆电路去构建AES加密系统，可以大大降低系统的功耗，从而使算法可靠性更强。
如图1所示，基于可逆逻辑门的AES加密系统的模逆电路主要由12个寄存器、2个3选1多路选择器、2个2选1多路选择器、2个移位寄存器、2个4_2优先编码器和1个2位比较器级联构成，各个功能单元中的器件采用可逆逻辑门设计，进而完成各功能单元的可逆设计，可以避免AES加密系统中因逻辑信息位的丢失而产生的能量损耗，减少了系统能耗，从而使得运用此设计的加密系统更加安全可靠。
作为可逆模逆电路中的重要组成单元4位可逆的通用移位寄存器，它由S0、S1端联合控制，具体功能见表1。
表1、通用移位寄存器的功能表
可逆的D触发器由设计的新型可逆门NDFG构成，设置NDFG门的输入端D恒定为0且将输出端S反馈到输入端C上即构成可逆的D触发器。利用现有的可逆门MFRG构建2选1多路选择器2_1MUX、3选1多路选择器3_1MUX及4选1多路选择器4_1MUX，其中2_1MUX由1个MFRG门构成，3_1MUX由2个MFRG门级联组成，4_1MUX由3个MFRG门级联构成。4位的可逆寄存器由4个可逆D触发器级联组成，前一个D触发器的第1个比特输出作为下一个触发器的时钟输入。利用4个4_1MUX、4个可逆D触发器和10个FG门通过一定方式级联构建4位可逆的通用移位寄存器。可逆的4_2优先编码器由3个MFRG门级联构成。最后将这些模块综合实现了模逆电路的可逆逻辑设计。
基于可逆逻辑门的AES加密系统的模逆电路的时序工作方法如下：
步骤1:并行完成以下各项工作，时钟上升沿到来时电路开始工作，既约多项式存入寄存器MXR，通过3_1MUX选择存入寄存器A3R；待求乘法逆元的多项式存入寄存器BXR，通过2_1MUX选择存入寄存器B3R；寄存器A2初始化为0，通过3_1MUX选择存入寄存器A2R；寄存器B2初始化为1，通过2_1MUX选择存入寄存器B2R。
步骤2:将寄存器A3R、B3R、A2R、B2R的内容分别装入寄存器A3X、B3X、A2X、B2X。
步骤3:寄存器A3X、B3X的内容通过2个优先编码器得到deg(A3(x))、deg(B3(x))，通过比较器比较两者的大小，若deg(A3(x))>deg(B3(x))，即A>B信号有效，在A>B信号的作用下将移位寄存器B3X和B2X的内容分别左移一位，重复此操作直到deg(A3(x))＝deg(B3(x))时结束；若deg(A3(x))＝deg(B3(x))，即A＝B信号有效，则进行异或操作，即A3X⊕B3X→A3R、A2X⊕B2X→A2R；若deg(A3(x))<deg(B3(x))，则A3R和B3R，A2R和B2R的内容交换，即A3RB3R、A2RB2R。
步骤4、通过第2、3步的循环计算最终出现A3R的值为1，此时运算结束。输出寄存器A2X的内容，即为待求多项式b(x)的乘法逆元。
本实用新型中涉及的专业术语和一些重要缩写如下：
AES：AdvancedEncryptionStandard，高级加密标准，一种加密标准；
NDFG：NovelDFlip_flopGate，新颖的D触发器门，一种可逆逻辑门；
MFRG：ModifiedFredkinGate，改进的FRG门，一种可逆逻辑门；
FG：FeymanGate，FG门，一种可逆逻辑门；
ZRQC1：ZRQC1门，一种可逆逻辑门；
PG：PeresGate，PG门，一种可逆逻辑门；
FVG：FourVariableParity-PreservingGate，一种奇偶保持可逆逻辑门。
上面结合附图对本实用新型进行了示例性描述，显然本实用新型具体实现并不受上述方式的限制，只要采用了本实用新型的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本实用新型的构思和技术方案直接应用于其它场合的，均在本实用新型的保护范围之内。
Claims (7)
1.基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述模逆运算电路由可逆寄存器、多路选择器、移位寄存器、优先编码器和比较器级联而成，所述的可逆寄存器中的MXR寄存器、BXR寄存器、A2寄存器和B2寄存器的输出信号分别经过多路选择器输送至可逆寄存器中的A3R寄存器、B3R寄存器、A2R寄存器和B2R寄存器，所述的A3R寄存器输出信号经可逆寄存器A3X寄存器发送至第一优先编码器，B3R寄存器输出信号经移位寄存器B3X发送至第二优先编码器，所述的第一优先编码器和第二优先编码器输出信号至比较器，所述的A2R寄存器输出信号至可逆寄存器A2X寄存器，所述的B2R寄存器输出信号至移位寄存器B2X。
2.根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述的可逆寄存器由4个可逆D触发器级联构成，上一个可逆D触发器的第一比特输出作为下一个可逆D触发器的时钟输入。
3.根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述的可逆移位寄存器由4选1多路选择器、可逆D触发器和FG门级联构成，4选1多路选择器根据控制端S0、S1的值从4路信号中选择1路输出到可逆D触发器，所述的FG门实现信号拷贝功能。
4.根据权利要求1或2所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述可逆D触发器由NDFG门构成，所述的NDFG门的第一比特输入作为时钟信号，第二比特输入作为可逆D触发器的数据输入端，第四比特输入设置为恒定输入端0，第四比特输出反馈到第三比特输入。
5.根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述的优先编码器由3个MFRG门级联构成，第一个MFRG门的第一比特输出和第二比特输出分别作为第二个MFRG门的第二比特输入和第三个MFRG门的第一比特输入，第二个MFRG门的第一比特输出作为第三个MFRG门的第二比特输入，第二个MFRG门的第二输比特输出是编码输出端Y0，第三个MFRG门的第二输出是编码输出端Y1。
6.根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述的比较器由2个ZRQC1门、2个PG门和1个FVG门级联构成，其中ZRQC1门可实现1位数值的比较。
7.根据权利要求1所述的基于可逆逻辑门的加密系统的模逆电路，其特征在于：所述的多路选择器由若干MFRG门级联构成，所述的多路选择器包括2_1MUX、3_1MUX和4_1MUX，所述的2_1MUX是将MFRG门的第一比特输入作为控制端S，第二、第三比特输入分别作为数据输入端I1、I0，第三比特输出是选择要输出的数据；所述的3_1MUX由两个MFRG门级联而成，第一个MFRG门的第三比特输出作为第二个MFRG门的第三比特输入，两个MFRG门的第一输入比特分别作为控制端S1和S0，第二个MFRG门的第三比特输出是其选择要输出的数据；所述的4_1MUX由三个MFRG门级联而成，第一个MFRG门的第一比特输出作为第二个MFRG门的第一比特输入，第一个和第二个MFRG门的第三比特输出依次作为第三个MFRG门的第三比特输入和第二比特输入，第三个MFRG门的第三比特输出是其选择要输出的数据。
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|---|---|---|---|---|
| CN114333281A (zh) * | 2022-01-05 | 2022-04-12 | 北京广利核系统工程有限公司 | 一种模拟控制信号的信号传递链路 |
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