JP2024004306A - 光電変換装置 - Google Patents

Abstract

【課題】画素間の特性の均一性の確保に有利な技術を提供する。【解決手段】複数の画素が配された光電変換装置であって、前記複数の画素のそれぞれは、第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、前記第１電位供給線と前記アバランシェフォトダイオードとの間に電流経路を構成するように配された第１トランジスタと、前記アバランシェフォトダイオードがアバランシェ降伏した際に、前記アバランシェフォトダイオードの前記第１トランジスタに接続された電極の第１電位に応じた第２電位を保持する保持回路と、を含み、前記第１トランジスタのゲートに、前記保持回路から前記第２電位が供給される。【選択図】図４

Description

本発明は、光電変換装置に関する。

単一光子レベルの微弱光を検出可能な単一光子アバランシェフォトダイオード（ＳＰＡＤ）素子をそれぞれの画素に備える光電変換装置が知られている。特許文献１には、複数の画素のそれぞれにＳＰＡＤ素子が配された受光装置が示されている。ＳＰＡＤ素子では、アバランシェフォトダイオード（ＡＰＤ）のブレークダウン電圧に、エクセス電圧を上乗せした電圧をＡＰＤに印加する。画素間でＡＰＤのブレークダウン電圧がばらついた場合、それぞれの画素のＡＰＤに同じ電圧を印加すると、それぞれの画素間でＡＰＤに供給されるエクセス電圧の値がばらつくことになる。エクセス電圧が画素間でばらついてしまうと、それぞれの画素における特性の均一性を保つことができなくなる。特許文献１では、ＡＰＤから出力される信号を信号処理部で検出し、検出結果をバイアス調整部にフィードバックすることによってエクセス電圧の電圧値を調整することが示されている。

特開２０２１－０８９９６２号公報

特許文献１に示される構成は、信号処理部においてＳＰＡＤ素子が光子に反応できないデッドタイムを検出するなど、回路規模が大きくなってしまう。

本発明は、画素間の特性の均一性の確保に有利な技術を提供することを目的とする。

上記課題に鑑みて、本発明の実施形態に係る光電変換装置は、複数の画素が配された光電変換装置であって、前記複数の画素のそれぞれは、第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、前記第１電位供給線と前記アバランシェフォトダイオードとの間に電流経路を構成するように配された第１トランジスタと、前記アバランシェフォトダイオードがアバランシェ降伏した際に、前記アバランシェフォトダイオードの前記第１トランジスタに接続された電極の第１電位に応じた第２電位を保持する保持回路と、を含み、前記第１トランジスタのゲートに、前記保持回路から前記第２電位が供給されることを特徴とする。

本発明によれば、画素間の特性の均一性の確保に有利な技術を提供することができる。

本実施形態にかかる光電変換装置の構成例を示す図。 図１の光電変換装置に配される画素の構成例を説明する図。 図２の画素のノードＡおよびノードＢにおける信号波形を示す図。 図２の画素の構成例を示す等価回路図。 図４の画素の動作例を示すタイミング図。 図４の画素の変形例を示す等価回路図。 図６の画素の動作例を示すタイミング図。 図４の画素の変形例を示す等価回路図。 図４の画素の変形例を示す等価回路図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

図１～図９を参照して、本開示の実施形態による光電変換装置について説明する。以下の実施形態において、電子が信号担体であり、アバランシェフォトダイオード（以下、ＡＰＤと示す場合がある。）がアバランシェ降伏した際のアバランシェ電流によるＡＰＤのカソードの電位の変化を検知する単一光子アバランシェフォトダイオード（以下、ＳＰＡＤと示す場合がある。）素子について説明する。しかしながら、ホールが信号担体であってもよいし、ＡＰＤのアノードの電位の変化を検知する構成をとってもよい。

本実施形態において、ＡＰＤがアバランシェ降伏した際に流れるアバランシェ電流を検知後のＡＰＤのカソードの電位に応じた電位を保持し、保持した電位に所定の電圧を加えた電位をＡＰＤに供給する。アバランシェ電流を検知後のカソード電位は、アノード電位基準ではＡＰＤのブレークダウン電圧Ｖｂｄに相当し、追加する所定の電圧は、エクセス電圧Ｖｅｘに相当する。この場合のＡＰＤのカソードの電位に応じた電位を保持する回路、および、ＡＰＤへ電位を供給する回路は、基本的にはＭＯＳ（ＭＩＳ）トランジスタを含むトランジスタ回路である。ここで、このトランジスタ回路を構成するトランジスタの閾値電圧Ｖｔｈのばらつきは、ＡＰＤのブレークダウン電圧Ｖｂｄのばらつきよりも十分に小さい（Ｖｂｄ＞Ｖｔｈ）とする。Ｖｂｄ＜Ｖｔｈの場合、ＡＰＤのブレークダウン電圧Ｖｂｄのばらつきに起因するエクセス電圧Ｖｅｘのばらつきの問題が、トランジスタの閾値電圧Ｖｔｈのばらつきの問題に置き換わるだけになるためである。しかしながら、トランジスタを形成する条件にもよるが、トランジスタの閾値電圧Ｖｔｈのばらつきは、ＡＰＤのブレークダウン電圧Ｖｂｄのばらつきの１／３～１／４程度にできる。つまり、以下の本開示の成立のための前提は、十分に現実的である。

第１実施形態
図１は、本開示の第１実施形態における光電変換装置１００の構成例を示すブロック図である。光電変換装置１００は、画素部１０１、制御パルス生成回路１１５、水平走査回路１１１、読出回路１１２、信号線１１３、垂直走査回路１１０を含む。画素部１０１には、複数の画素１０４が行列状に配されている。それぞれの画素１０４は、ＡＰＤを含む光電変換部１０２および信号処理回路１０３を含む。光電変換部１０２は、画素１０４に入射する光を電気信号へ変換する。信号処理回路１０３は、入射した光に応じて光電変換部１０２で生成された電気信号を読出回路１１２に出力する。

垂直走査回路１１０は、制御パルス生成回路１１５から供給されるパルス信号に応じて、それぞれの画素１０４に制御パルスを供給する。垂直走査回路１１０には、シフトレジスタやアドレスデコーダなどの論理回路が用いられうる。

画素１０４の光電変換部１０２から出力された信号は、信号処理回路１０３によって処理される。信号処理回路１０３は、カウンタやメモリなどが配されていてもよく、メモリにはカウンタによってカウントされたデジタル値が保持されてもよい。

水平走査回路１１１は、デジタル信号が保持された画素１０４のメモリから信号を読み出すために、画素１０４を列ごとに順次選択する制御パルスを信号処理回路１０３に入力する。信号線１１３には、垂直走査回路１１０によって選択された画素１０４の信号処理回路１０３から信号が出力される。信号線１１３に出力された信号は、出力回路１１４を介して、光電変換装置１００の外部に配された信号処理装置などに出力され、例えば、表示装置に撮像画像として表示されうる。

図１に示されるように、画素１０４は、アレイ状に配されていてもよいが、これに限られることはない。例えば、画素１０４は、１次元状（線状）に配されていてもよい。また、信号処理回路１０３の機能は、必ずしも全ての画素１０４に１つずつ設けられる必要はなく、例えば、複数の画素１０４によって１つの信号処理回路１０３が共有され、順次信号処理が行われてもよい。

図２は、光電変換装置１００に配される画素１０４の構成例を説明するブロック図である。画素１０４には、電位供給線２５１と電位供給線２５２との間に配されたアバランシェフォトダイオード（ＡＰＤ）２０１が配されている。ＡＰＤ２０１は、光電変換によって入射光に応じた電荷対を生成する。ＡＰＤ２０１のアノードには、電位供給線２５２から電圧ＶＬが供給される。ＡＰＤ２０１のカソードには、アノードに供給される電圧ＶＬよりも高い電圧ＶＨが電位供給線２５１から供給される。アノードとカソードとの間には、ＡＰＤ２０１がアバランシェ降伏動作をするような逆バイアス電圧が供給される。このような電圧を供給した状態にすることで、入射光によって生じた電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する。

ＡＰＤ２０１の動作において、アノードとカソードとの電位差（電圧）がブレークダウン電圧Ｖｂｄよりも大きい電圧で動作させるガイガーモードと、アノードとカソードとの電圧が降伏電圧近傍または降伏電圧以下の電圧で動作させるリニアモードと、がある。ガイガーモードで動作させるＡＰＤをＳＰＡＤ素子と呼ぶ。ＡＰＤ２０１のブレークダウン電圧Ｖｂｄが３０Ｖの場合、例えば、電圧ＶＬは－３０Ｖに設定され、電圧ＶＨは３Ｖに設定される。

信号処理回路１０３は、波形整形回路２１０、カウント回路２１１、選択回路２１２を含みうる。また、信号処理回路１０３は、クエンチ素子２０２を備えていてもよい。クエンチ素子２０２は、電圧ＶＨを供給する電位供給線２５１とＡＰＤ２０１との間に配される。クエンチ素子２０２は、ＡＰＤ２０１で生じたアバランシェ電流の変化を電圧信号に置き換える機能を有する。クエンチ素子２０２は、アバランシェ降伏による信号増倍時に負荷回路（クエンチ回路）として機能し、ＡＰＤ２０１に供給する電圧を抑制して、アバランシェ降伏を抑制する働きを持つ（クエンチ動作）。クエンチ素子２０２は、例えば、抵抗素子であってもよいし、トランジスタなどが負荷として機能してもよい。

波形整形回路２１０は、ＡＰＤ２０１のカソードまたはアノードに接続されたノードに接続され、ＡＰＤ２０１の電極（カソードまたはアノード）の電位に基づいて信号を出力する。本実施形態において、波形整形回路２１０は、図３（ａ）～３（ｃ）を用いて後述するが、フォトンがＡＰＤ２０１に入射した際に得られるＡＰＤ２０１のカソードの電位変化を整形し、パルス信号を出力する。波形整形回路２１０としては、例えば、インバータ回路が用いられる。図２に示される構成では、波形整形回路２１０としてインバータを１つ用いる例が示されているが、例えば、複数のインバータを直列接続した回路が用いられてもよい。ＡＰＤ２０１の電位変化を所望の波形に整形可能であれば、波形整形回路２１０として、いかなる回路が用いられてもよい。

カウント回路２１１は、波形整形回路２１０がパルス信号を出力した回数をカウントするカウンタと、カウント値（回数）を保持するメモリと、を含みうる。垂直走査回路１１０から駆動線２１３を介して制御パルスが供給された際に、カウント回路２１１に保持されたカウント値はリセットされる。

選択回路２１２には、垂直走査回路１１０から駆動線２１４を介して制御パルスが供給され、カウント回路２１１と信号線１１３との電気的な接続、非接続を切り替える。カウント回路２１１と信号線１１３とが電気的に接続された際に、カウント回路２１１から信号線１１３にカウント値が出力される。選択回路２１２は、例えば、信号を出力するためのバッファ回路などを含んでいてもよい。

クエンチ素子２０２とＡＰＤ２０１との間や、光電変換部１０２と信号処理回路１０３との間にトランジスタなどのスイッチ素子を配して、電気的な接続が切り替えられてもよい。同様に、光電変換部１０２に供給される電圧ＶＨまたは電圧ＶＬの供給が、トランジスタなどのスイッチ回路を用いて電気的に切り替えられてもよい。

本実施形態では、信号処理回路１０３にカウント回路２１１が配される構成を示した。しかしながら、これに限られることはない。カウント回路２１１の代わりに、時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）およびメモリが用いられ、パルス検出タイミングを取得する光電変換装置１００としてもよい。この場合、波形整形回路２１０から出力されたパルス信号の発生タイミングは、ＴＤＣによってデジタル信号に変換される。ＴＤＣには、パルス信号のタイミングの測定のために、垂直走査回路１１０から駆動線を介して制御パルス（参照信号）が供給されうる。ＴＤＣは、制御パルスを基準として、波形整形回路２１０を介してＡＰＤ２０１から出力された信号の入力タイミングを相対的な時間としたときの信号を、デジタル信号として取得する。

図３（ａ）～３（ｃ）は、ＡＰＤ２０１の動作と波形整形回路２１０の出力信号との関係を模式的に示した図である。図３（ａ）に示されるように、ＡＰＤ２０１が有する電極のうちカソードの電位を表すノードをノードＡとする。また、波形整形回路２１０の出力の電位を表すノードをノードＢとする。図３（ｂ）、３（ｃ）は、それぞれノードＡおよびノードＢの波形変化を示している。

時刻ｔ０から時刻ｔ１の間において、ＡＰＤ２０１には、電圧（ＶＨ－ＶＬ）が印加されている。図３（ｂ）に示されるように、時刻ｔ１においてＡＰＤ２０１にフォトンが入射すると、クエンチ素子２０２にアバランシェ電流が流れ、ノードＡの電位は降下する。ノードＡの電位の降下量がさらに大きくなり、ＡＰＤ２０１に印加される電圧が小さくなると、ＡＰＤ２０１のアバランシェ降伏は停止し、ノードＡの電位レベルは所定の値以上に降下しなくなる（時刻ｔ２）。その後、ノードＡには電位供給線２５１から電位の降下分を補う電流が流れ、時刻ｔ３において、ノードＡは、元の電位レベルに静定する。図３（ｃ）に示されるように、ＡＰＤ２０１がアバランシェ降伏した場合に、ノードＡにおいて出力波形が所定の閾値を越えると、波形整形回路２１０は、ノードＡの出力波形を整形し、ノードＢに信号（パルス信号）を出力する。

図１に示される構成では、信号処理回路１０３および画素部１０１周辺の走査回路などは、ＡＰＤ２０１と同じ半導体基板に形成されるように描かれている。しかしながら、これに限られることはなく、信号処理回路１０３および画素部１０１周辺の走査回路などは、ＡＰＤ２０１が配された画素部１０１とは別の半導体基板に形成してもよい。その場合、ＡＰＤ２０１を含む画素１０４が配された画素部１０１を備える基板と、信号処理回路１０３などが配された基板とが、積層されていてもよい。

図４は、本実施形態による画素１０４の等価回路図である。図４では、信号処理回路１０３のうち波形整形回路２１０の出力（ノードＢ）までが示されている。図４に示されるように、画素１０４は、電位供給線２５１とＡＰＤ２０１との間に電流経路を構成するように配されたトランジスタ３１１と、ＡＰＤ２０１がアバランシェ降伏した際に、ＡＰＤ２０１のトランジスタ３１１に接続された電極であるカソード（ノードＡ）の電位に応じた電位を保持する保持回路３００と、を含む。ここで、「Ａ」と「Ｂ」との間に電流経路を構成するようにトランジスタが配されると表現する場合、当該トランジスタのソースまたはドレインとして機能する一方の主電極に「Ａ」が接続され、他方の主電極に「Ｂ」が接続されていることを表す。また、当該トランジスタのゲートには、「Ａ」および「Ｂ」は接続されない。

図４に示されるように、保持回路３００は、ノードＡの電位に応じた電位を保持し、トランジスタ３１１のゲートに接続される保持ノードであるノードＣと、ノードＣの電位をリセットするためのトランジスタ３０４と、ノードＣと電位供給線３５１との間に電流経路を構成するように配され、ゲートがノードＡに接続されたトランジスタ３０１と、を含む。トランジスタ３１１のゲートに、保持回路３００からノードＡの電位に応じた電位が供給される。

図４に示される構成において、トランジスタ３０１は、Ｐ型ＭＯＳトランジスタであり、トランジスタ３０１のゲートはノードＡ、つまり、ＡＰＤ２０１のカソードに接続されている。電位供給線３５１には、グランド電位が供給される。トランジスタ３０１の閾値電圧Ｖｔｐは負である。トランジスタ３１１は、Ｎ型ＭＯＳトランジスタである。トランジスタ３１１の閾値電圧Ｖｔｎは正である。トランジスタ３０４は、Ｐ型ＭＯＳトランジスタである。トランジスタ３０４は、電位供給線２５１と保持ノードであるノードＣとの間に電流経路を構成するように配される。トランジスタ３０４は、ゲートに入力される制御パルス３０５に従って動作する。制御パルス３０５は、垂直走査回路１１０から供給されてもよいし、制御パルス３０５を供給する制御回路が、光電変換装置１００に配されていてもよい。ホールド容量３０６は、ノードＣに接続されている。ホールド容量３０６は、ノードＡの電位に応じた電位を保持する。ホールド容量３０６は、容量素子などを意図的に配してもよいが、配線パターンやトランジスタ３０１、３０４などの寄生容量であってもよい。また、図４に示される構成において、トランジスタ３１１とＡＰＤ２０１との間に、クエンチ素子２０２が配されている。

図５は、図４に示される画素１０４の動作を説明するタイミング図である。図５には、トランジスタ３０４のゲートに入力される制御パルス３０５、ノードＡ、および、ノードＣのそれぞれ波形変化が示されている。図５において、ＡＰＤ２０１にフォトンが入射するタイミングが、「↓」で示されている。

画素１０４の動作説明にあたり、まず、画素１０４のそれぞれの構成の電圧（電位）の関係について述べる。ＡＰＤ２０１のブレークダウン電圧Ｖｂｄは、３０Ｖであり、±０．５Ｖの範囲でばらついているとする。エクセス電圧Ｖｅｘは、２．０Ｖとする。この場合、例えば、電位供給線２５２、２５１にそれぞれ供給される電圧ＶＬは－３０Ｖ、電圧ＶＨは３Ｖに設定する。また、トランジスタ３１１の閾値電圧Ｖｔｎは０．２Ｖ、トランジスタ３０１の閾値電圧Ｖｔｐは－２．２Ｖに設定する。つまり、トランジスタ３０１の閾値電圧Ｖｔｐの絶対値とトランジスタ３１１の閾値電圧Ｖｔｎとの差分が、エクセス電圧Ｖｅｘになるように閾値電圧Ｖｔｎ、Ｖｔｐを設定する（Ｖｅｘ＝｜Ｖｔｐ｜－Ｖｔｎ）。

トランジスタ３０４には、例えば、１フィールドごとに１回の制御パルス３０５が入力（図５において、制御パルス３０５がＬになる。）され、ノードＣが電圧ＶＨにリセットされる。換言すると、制御パルス３０５が供給される間隔が、１フィールドの期間を決定するともいえる。制御パルス３０５が入力されている間、保持ノードであるノードＣがトランジスタ３０４によって電圧ＶＨにリセットされるリセット動作が行われる。ノードＣがリセットされるとトランジスタ３１１のゲートの電位は電圧ＶＨになるため、トランジスタ３１１にドレイン電流がわずかに流れていれば、トランジスタ３１１のソース電位、すなわちノードＡは、電位（ＶＨ－Ｖｔｎ）になる。上述の電圧（電位）の関係の例では、ノードＡの電位は２．８Ｖになる。ＡＰＤ２０１に光が照射されていない場合であっても、ＡＰＤ２０１内において、アバランシェ降伏を引き起こさない経路でわずかに逆バイアス電流が流れる。したがって、ノードＡの電位は、２．８Ｖであると考えられる。この場合、トランジスタ３０１のソース－ゲート間電圧は０．２Ｖである。このトランジスタ３０１のソース－ゲート間電圧は、トランジスタ３０１をよりオフにさせる正の電圧のため、トランジスタ３０１は完全にオフ状態である。

ノードＣのリセット動作の後、最初のフォトンがＡＰＤ２０１に入射すると、ＡＰＤ２０１はアバランシェ降伏を起こし、アバランシェ電流によってＡＰＤ２０１に印加されていた逆バイアス電圧は、ブレークダウン電圧Ｖｂｄまで下がる。このときのノードＡの電位を、図４に示されるように電位Ｖｂとする。ＡＰＤ２０１のブレークダウン電圧Ｖｂｄが３０Ｖであれば、電位Ｖｂ＝０Ｖである。このとき、トランジスタ３０１はオン状態になり、ノードＣの電位は下がるが、トランジスタ３０１のソース－ゲート間電圧が、トランジスタ３０１の閾値電圧Ｖｔｐになるとオフ状態になるため、ノードＣは、電位（Ｖｂ＋Ｖｔｐ）になる。上述の電圧（電位）の関係の例では、ノードＣの電位は２．２Ｖになる。アバランシェ電流がほぼ止まった状態では、トランジスタ３０２によってノードＡは、電位（Ｖｂ＋｜Ｖｔｐ｜－Ｖｔｎ）になる。上述の電圧（電位）の関係の例では、ノードＡの電位は２．０Ｖである。

この場合、ＡＰＤ２０１には、（Ｖｂｄ＋｜Ｖｔｐ｜―Ｖｔｎ）で示される電圧が、逆バイアス電圧として印加されることになる。ここで、上述のように（｜Ｖｔｐ｜－Ｖｔｎ）＝Ｖｅｘであるから、ＡＰＤ２０１には、（Ｖｂｄ＋Ｖｅｘ）で示される電圧が、逆バイアス電圧として印加される。つまり、ＡＰＤ２０１ごとにブレークダウン電圧Ｖｂｄがばらついてしまった場合であっても、エクセス電圧Ｖｅｘは一定の電圧、上述の電圧（電位）の関係の場合、所望の２．０Ｖがエクセス電圧Ｖｅｘとして印加できる。つまり、それぞれの画素１０４が保持回路３００を備えることによって、それぞれの画素１０４のＡＰＤ２０１に同じエクセス電圧Ｖｅｘを印加することが可能になる。

このように、保持ノードであるノードＣがトランジスタ３０４によってリセットされるリセット動作の後に最初にＡＰＤ２０１がアバランシェ降伏した際に、保持回路３００がノードＡの電位に応じた電位（Ｖｂ＋Ｖｔｐ）を保持する。また、１つのフィールドの期間に２番目以降のフォトンが入射すると、ノードＡの電位は、電位Ｖｂまで下がるが、トランジスタ３０１はオフ状態であるため、ノードＣにはリセット動作後に最初のフォトン入射時に保持された電位（Ｖｂ＋Ｖｔｐ）が維持される。すなわち、ノードＣのリセット後の最初のフォトン入射時にホールドされた電位（Ｖｂ＋Ｖｔｐ）が維持されるため、次のノードＣのリセットまで、ＡＰＤ２０１には、一定のエクセス電圧Ｖｅｘが印加されることになる。このように、トランジスタ３０１の閾値電圧の絶対値とトランジスタ３１１の閾値電圧との差分に応じたエクセス電圧Ｖｅｘが、ＡＰＤ２０１に供給される。

ただし、正確に述べると２番目以降のフォトンが入射するとトランジスタ３０１には、わずかなサブスレシュホールド電流が流れるため、ノードＣに保持される電位は、最初のフォトン入射時の電位よりわずかに低くなる。しかしながら、ノードＣの電位が低くなると、よりトランジスタ３０１はオン動作し難くなるため、多数のフォトンが入射すると、ノードＣは事実上ある一定値に収束する。この収束値を電位（Ｖｂ＋｜Ｖｔｐ｜－ΔＶ）とすると、電位（｜Ｖｔｐ｜－ΔＶ－Ｖｔｎ）が所望のエクセス電圧Ｖｅｘとなるように、トランジスタ３０１、３１１の閾値電圧Ｖｔｐ、Ｖｔｎを設定してもよい。ΔＶ＝０．１Ｖである場合、例えば、Ｖｔｐ＝２．３Ｖ、Ｖｔｎ＝０．２Ｖに設定する。

この場合、Ｖｂｄ＝３０ＶのＡＰＤ２０１には、ノードＣのリセット後、最初のフォトン入射時に３２．８Ｖの逆バイアスが掛かるため、エクセス電圧Ｖｅｘは２．８Ｖである。２番目のフォトン入射時には３２．１Ｖの逆バイアスが掛かり、エクセス電圧Ｖｅｘは２．１Ｖ、以降、フォトンが入射するごとにエクセス電圧Ｖｅｘは２．１Ｖから少しずつ下がり２．０Ｖに近づく。いずれにせよ、トランジスタ３０１の閾値電圧の絶対値とトランジスタ３１１の閾値電圧の絶対値との差分に応じたエクセス電圧Ｖｅｘが、ＡＰＤ２０１に供給される。以降の説明において、簡略化のためにΔＶは無視できるとして説明する。

それぞれの画素１０４において、ＡＰＤ２０１のブレークダウン電圧Ｖｂｄがばらついている場合、ノードＣのリセット後の最初のフォトン入射時のエクセス電圧Ｖｅｘは、ブレークダウン電圧Ｖｂｄの値に依存する。例えば、Ｖｂｄ＝２９．５ＶのＡＰＤ２０１には、最初のフォトン入射時に３．３Ｖのエクセス電圧Ｖｅｘが印加される。同様に、Ｖｂｄ＝３０．５ＶのＡＰＤ２０１には、最初のフォトン入射時に２．３Ｖのエクセス電圧Ｖｅｘが印加される。しかしながら、１つのフィールド期間において、２番目以降のフォトン入射時のエクセス電圧Ｖｅｘの値は、どの画素１０４のＡＰＤ２０１に対しても、上述の電圧（電位）の関係の場合、２．０Ｖで同じになる。

それぞれの画素１０４におけるフォトン入射時のノードＡの変動電位は、それぞれの画素１０４に配されたＡＰＤ２０１のブレークダウン電圧Ｖｂｄに依存する。ブレークダウン電圧Ｖｂｄが２９．５Ｖの場合、ノードＡの光入射時の最低電位は－０．５Ｖ、光非入射時の最低電位は１．５Ｖ、ブレークダウン電圧Ｖｂｄが３０．５Ｖの場合、ノードＡの光入射時の最低電位は０．５Ｖ、光非入射時の最低電位は２．５Ｖである。したがって、波形整形回路２１０がフォトン入射に起因するアバランシェ電流を検知するためには、波形整形回路２１０の閾値電圧を０．５Ｖから１．５Ｖの間に設定すればよい。上述の電圧関係の場合、画素１０４にフォトンが入射したことを検知するための波形整形回路２１０の閾値電圧は、例えば、１．０Ｖであってもよい。

上述のように、トランジスタ３０４には、１フィールドごとに１回の制御パルス３０５が入力され、ノードＣがリセットされる。ノードＣに接続されるトランジスタ３０１およびトランジスタ３０４のソースまたはドレインとウエルとの間にリーク電流が生じると、ノードＣに保持した電位が変化してしまう。したがって、このリーク電流の影響が表れる前に、再びノードＣをリセットする必要がある。通常の半導体素子において、このリセット周期は数１０ｍｓ程度あればよいが、トランジスタ３０１、３０４の特性に応じて、適宜、制御パルス３０５を供給する周期を決めればよい。

光電変換装置１００を動作させる際に、全ての画素１０４に配されたＡＰＤ２０１がフォトンの入射に応じてアバランシェ降伏を起こすようにエクセス電圧Ｖｅｘを設定する必要がある。この場合、ＡＰＤ２０１のブレークダウン電圧Ｖｂｄのばらつきによって、ブレークダウン電圧Ｖｂｄが小さいＡＰＤ２０１に対して、過剰なエクセス電圧Ｖｅｘが印加されてしまう。過剰なエクセス電圧Ｖｅｘが印加されると、信号検知に要するエネルギが大きくなるため、光電変換装置１００全体として消費電力が大きくなる。また、過剰なエクセス電圧Ｖｅｘが印加されると、アバランシェ降伏した際の発光量が多くなり、クロストークが大きくなる。さらに、過剰なエクセス電圧Ｖｅｘが印加されると、ＡＰＤ２０１の特性劣化が速くなることによって信頼性が低下し、また、ＡＰＤ２０１の暗電流が大きくなることによってノイズが大きくなってしまう可能性がある。また、それぞれの画素１０４のＡＰＤ２０１に印加されるエクセス電圧Ｖｅｘがばらつくと、フォトンが入射したことによるアバランシェ降伏の発生確率がばらつき、画素１０４ごとに感度がばらついてしまう。

一方、上述したように、本実施形態の光電変換装置１００の画素１０４には、簡単な回路構成を備える保持回路３００が配されている。保持回路３００は、ホールド容量３０６に上述のように寄生容量を用いた場合、２つのトランジスタ３０１、３０４だけで構成される。これは、特許文献１に示される信号処理部およびバイアス調整部と比較して、はるかに回路規模が小さい。この保持回路３００によって、ノードＣのリセット後の最初のフォトン入射時のみエクセス電圧Ｖｅｘはばらつくが、２番目以降に入射するフォトンを検知する際には、所望のエクセス電圧Ｖｅｘがそれぞれの画素１０４のＡＰＤ２０１に印加される。つまり、本実施形態の保持回路３００によって、電力消費が抑制され、クロストークが小さく、信頼性が高く、暗電流が小さく、感度ばらつきが小さい、特性が優れたＳＰＡＤ素子を備える光電変換装置１００を実現することができる。

第２実施形態
図６は、本開示の第２実施形態における光電変換装置１００の画素１０４の構成例を示す等価回路図である。図４に示される画素１０４の構成と比較して、トランジスタ３１１とＡＰＤ２０１との間に電流経路を構成するように、トランジスタ３２１が配されている。トランジスタ３２１は、Ｎ型のＭＯＳトランジスタである。トランジスタ３２１は、ゲートに入力される制御パルス３２２に従って動作する。制御パルス３２２は、垂直走査回路１１０から供給されてもよいし、制御パルス３２２を供給する制御回路が、光電変換装置１００に配されていてもよい。図６には示されていないが、上述の第１実施形態と同様にクエンチ素子２０２が、トランジスタ３２１とＡＰＤ２０１との間などに配されていてもよい。

図７は、図６に示される画素１０４の動作を説明するタイミング図である。図７には、トランジスタ３０４のゲートに入力される制御パルス３０５、トランジスタ３２１のゲートに入力される制御パルス３２２、および、ノードＡのそれぞれ波形変化が示されている。図７において、ＡＰＤ２０１にフォトンが入射するタイミングが、図５と同様に「↓」で示されている。

図７に示される動作では、フォトンのカウントは、制御パルス３２２によって制御される。制御パルス３２２が入力（図７において、制御パルス３２２がＨになる。）されると、トランジスタ３２１がオン状態になる。したがって、制御パルス３２２がＨのときにノードＡは初期状態にセットされ、制御パルス３２２がＬになると、トランジスタ３２１はオフ状態になり、ノードＡは浮遊状態となる。ノードＡが浮遊状態のときにフォトンがＡＰＤ２０１に入射すると、ＡＰＤ２０１はアバランシェ降伏を起こし、ノードＡの電位は電位Ｖｂまで降下する。この状態で、制御パルス３２２が入力されると、ノードＡの電位は、再び初期状態にセットされる。トランジスタ３０４に制御パルス３０５が入力される１つのフィールドの期間の間に、複数の制御パルス３２２がトランジスタ３２１のゲートに印加される。つまり、図７に示されるように、トランジスタ３２１は、断続的にオン動作を繰り返し、トランジスタ３０４がオン動作し保持ノードであるノードＣをリセットする間隔よりも、トランジスタ３２１がオン動作を繰り返す間隔の方が短い。

トランジスタ３０４のゲートに制御パルス３０５が入力され、保持回路３００のノードＣをリセットした直後のノードＣの電位は、上述のように電圧ＶＨである。フォトンの入射がない場合、保持回路３００のノードＣのリセット後、最初の制御パルス３２２によってノードＡの電位は、電位（ＶＨ＋Ｖｔｎ）にセットされる。次いで、ノードＡを電位（ＶＨ＋Ｖｔｎ）にセットした後に最初のフォトンが入射すると、ノードＡは電位Ｖｂまで下がり、このとき、ノードＣには電位（Ｖｂ＋Ｖｔｐ）が保持される。以降、上述のようにノードＣの電位は、次の制御パルス３０５が入力されるまで電位（Ｖｂ＋Ｖｔｐ）である。したがって、２番目以降のフォトン入射において、ＡＰＤ２０１にかかるエクセス電圧Ｖｅｘは、例えば上述のように２．０Ｖなど、所望の電圧になる。

図７に示される動作において、２つの制御パルス３２２の間にＡＰＤ２０１にフォトンが１つだけ入射した場合でも複数のフォトンが入射した場合でも、フォトンが入射したとカウントされる回数は１になる。そのため、検知される入射フォトン数は制御パルス３２２の数以下になる。しかしながら、非常に強い光、換言すると短時間に多数のフォトンが入射するような場合を考える。この場合、図５に示される第１実施形態の動作では、ノードＡの電位が電位Ｖｂに張り付いてしまいカウントが進まない状況、すなわち、パイルアップが生じ、ＡＰＤ２０１に入射したフォトンの数をカウントできなくなる可能性がある。一方、図７に示される本実施形態の動作では、短時間に多数のフォトンが入射した場合でも、少なくとも制御パルス３２２が入力された回数分、フォトン数がカウントできる。また、第１実施形態の動作では、ノードＡの電位は、パイルアップ状態になってしまう場合を除き、図５に示されるように瞬間的に電位Ｖｂになる。そのため、電位Ｖｂを反映した電位（Ｖｂ＋Ｖｔｐ）までノードＣの電位を下げることは、時間的に難しい場合がある。一方、本実施形態の動作では、フォトンの入射後に制御パルス３２２が入力されるまでノードＡの電位は電位Ｖｂであり、ノードＡが電位Ｖｂとなる時間が長くなるため、ノードＣの電位を十分に電位（Ｖｂ＋Ｖｔｐ）まで下げることができる。

本実施形態においても、第１実施形態と同じく、ノードＣのリセット後の最初のフォトン入射時のみエクセス電圧Ｖｅｘはばらつくが、２番目以降に入射するフォトンを検知する際には、所望のエクセス電圧Ｖｅｘがそれぞれの画素１０４のＡＰＤ２０１に印加される。したがって、本実施形態の画素１０４を備える光電変換装置１００は、上述の第１実施形態と同様の効果を得ることができる。また、上述の第１実施形態と比較して、パイルアップが生じにくい特性の優れたＳＰＡＤ素子を備える光電変換装置１００を実現することができる。

第３実施形態
図８は、本開示の第３実施形態における光電変換装置１００の画素１０４の構成例を示す等価回路図である。上述の第１、第２実施形態では、保持回路３００のそれぞれの構成が、複数の画素１０４のそれぞれに配されている場合を示した。一方、図８に示される画素では、トランジスタ３１１、トランジスタ３０４が、２つの画素１０４ａ、１０４ｂによって共有されている。ノードＣおよびホールド容量３０６も、同様に、画素１０４ａと画素１０４ｂとで共有されることになる。一方、保持回路３００のうちトランジスタ３０１は、それぞれの画素１０４ａ、１０４ｂにそれぞれ配されている（トランジスタ３０１ａ、３０１ｂ）。また、ＡＰＤ２０１、クエンチ素子２０２、波形整形回路２１０は、それぞれの画素１０４に配される。ここでは、２つの画素１０４ａ、１０４ｂでトランジスタ３１１、３０４などを共有することを説明するが、３つ以上の画素１０４で、トランジスタ３１１、３０４などが共有されていてもよい。例えば、４つの画素１０４が、トランジスタ３１１、３０４などを共有していてもよい。２つ以上の画素１０４でトランジスタ３０４、３１１などが共有されるため、画素１０４（画素部１０１）に必要な部品が少なくなり、画素サイズが比較的小さい場合などあっても、上述の保持回路３００の効果を実現できる。また、図８には示されていないが、上述のように、信号処理回路１０３のうちカウント回路２１１などが、２つ以上の画素１０４によって共有されていてもよい。

図８に示される構成において、ノードＣに保持される電位は、２つの画素１０４ａ、１０４ｂのうちブレークダウン電圧Ｖｂｄが小さい画素の電位（Ｖｂ＋Ｖｔｐ）が反映される。２つの画素１０４ａ、１０４ｂのうちブレークダウン電圧Ｖｂｄが大きい画素には、所望のエクセス電圧Ｖｅｘよりも小さいエクセス電圧Ｖｅｘが掛かることになる。しかしながら、ＡＰＤ２０１のブレークダウン電圧Ｖｂｄのばらつきは、物理的に位置が近いＡＰＤ２０１同士で小さく、位置が遠いＡＰＤ２０１同士で大きくなる場合がある。したがって、ノードＣを共有する２つ以上の画素１０４は、隣接する（例えば、互いに隣り合う）画素１０４とすれば、それぞれの画素１０４のＡＰＤ２０１に、所望のエクセス電圧Ｖｅｘが掛かることになる。

また、上述の第１、第２実施形態に示される動作において、ノードＣのリセット動作の後の最初のフォトンの入射時において、全ての画素１０４に所望とは異なるエクセス電圧Ｖｅｘが掛かることを説明した。一方、本実施形態において、ノードＣのリセット動作後に、トランジスタ３０４、３１１などを共有する複数の画素１０４（以下、共有画素と示す場合がある。）のうち最初にフォトンが入射した画素では、所望とは異なるエクセス電圧Ｖｅｘが掛かる。しかし、このときに共有画素で共有するノードＣが電位（Ｖｂ＋Ｖｔｐ）になる。したがって、共有画素のうち最初にフォトンが入射した画素以外の画素では、当該画素の最初のフォトン入射時から所望のエクセス電圧Ｖｅｘが印加され動作することになる。

本実施形態において、トランジスタ３０４、３１１などを複数の画素１０４（共有画素）で共有する。共有画素のうちノードＣのリセット後の最初にフォトンが入射した画素１０４のみエクセス電圧Ｖｅｘが所望の値にならないが、それ以降に入射するフォトンを検知する際には、全ての共有画素のＡＰＤ２０１に所望のエクセス電圧Ｖｅｘが供給される。したがって、本実施形態の光電変換装置１００は、上述の第１、第２実施形態と同様の効果を得ることができる。また、共有画素は、トランジスタ３０４、３１１などを共有するため、画素１０４のサイズが小さい場合であっても画素１０４に保持回路３００を組み込むことが可能である。このように、本実施形態においても、特性の優れたＳＰＡＤ素子を備える光電変換装置１００を実現することができる。

第４実施形態
図９は、本開示の第４実施形態における光電変換装置１００の画素１０４の構成例を示す等価回路図である。上述の第１～第３実施形態では、波形整形回路２１０としてインバータを用いることを説明したが、ここでは、波形整形回路２１０の詳細について、以下に説明する。

図９に示されるように、本実施形態の波形整形回路２１０は、Ｎ型ＭＯＳトランジスタであるトランジスタ４０１、Ｐ型ＭＯＳトランジスタであるトランジスタ４０２、Ｎ型ＭＯＳトランジスタであるトランジスタ４０３を含む。トランジスタ４０１とトランジスタ４０２とは、ＡＰＤ２０１のカソードに接続されたノードＡの電位が入力され、ノードＡの電位に基づいた信号をノードＢに出力するインバータ４１１を構成する。トランジスタ４０３は、インバータ４１１と電位供給線２５１との間に電流経路を構成するように配される。より具体的には、インバータ４１１を構成するトランジスタ４０２のソースと電圧ＶＨを供給する電位供給線２５１とが、トランジスタ４０３を介して接続されている。トランジスタ４０３のゲートは、ノードＣに接続され、保持回路３００からノードＡの電位に応じた上述の電位が供給される。トランジスタ４０１のソースは、電位供給線３５１に接続されている。

上述の第１～３実施形態において、ノードＡの電位変動域は、それぞれのＡＰＤ２０１のブレークダウン電圧Ｖｂｄに依存する。上述の電圧（電位）の関係では、Ｖｂｄ＝３０Ｖの場合、ノードＡの電位変動域は、最初のフォトン入射時には２．８Ｖ～０．０Ｖ、２番目以降のフォトン入射時には２．０Ｖ～０．０Ｖである。Ｖｂｄ＝３０．５Ｖの場合、ノードＡの電位変動域は、最初のフォトン入射時には２．８Ｖ～０．５Ｖ、２番目以降のフォトン入射時には２．５Ｖ～０．５Ｖである。Ｖｂｄ＝２９．５Ｖの場合、ノードＡの電位変動域は、最初のフォトン入射時には２．８Ｖ～－０．５Ｖ、２番目以降のフォトン入射時には１．５Ｖ～－０．５Ｖである。したがって、波形整形回路２１０がインバータであり、ＡＰＤ２０１にフォトンが入射したことを検知するための波形整形回路２１０がノードＢに信号を出力する閾値電圧を１．０Ｖに設定することを説明した。

しかしながら、信号検知回路として使用される波形整形回路２１０において、２つの問題が発生する可能性がある。ひとつは、ノードＣのリセット動作後の２番目以降のフォトンの入射において、インバータの閾値電圧に対して電位変動域のマージンが０．５Ｖと狭いことである。上述の電位変動域において、何れの電位変動域に１．０Ｖは含まれているため、波形整形回路２１０によってアバランシェ電流の検知は行われる。しかしながら、ＡＰＤ２０１のブレークダウン電圧Ｖｂｄのばらつきが±０．５Ｖよりも大きくばらつく場合や、インバータの閾値電圧自体がばらつく場合、、温度によってインバータの閾値電圧の変動が生じる場合が考えられる。それらを考慮すると、インバータの閾値電圧に対する電位変動域のマージンが０．５Ｖでは不足する可能性がある。

次に考えられる問題は貫通電流である。一般的なインバータは、図９に示される波形整形回路２１０に対して、トランジスタ４０１とトランジスタ４０２とによって構成され（インバータ４１１）、トランジスタ４０３は配されない。インバータ４１１を構成するトランジスタ４０１、４０２の閾値電圧は、電源電圧が３Ｖ程度の場合、０．６Ｖ程度に設定されうる。Ｐ型ＭＯＳトランジスタの閾電圧値は一般に負であるが、ここでは絶対値で記している。実際はトランジスタ４０２の閾電圧は－０．６Vである。ノードＡの電位変動域は、２番目以降のフォトン入射時にはＶｂｄ＝３０ＶのＡＰＤ２０１を備える画素１０４（平均的な画素１０４）では２．０Ｖ～０．０Ｖ、Ｖｂｄ＝２９．５ＶのＡＰＤ２０１を備える画素１０４では１．５～－０．５Ｖである。その場合、２番目以降のフォトンの入射を待つ間のノードＡの電位は、平均２．０Ｖ、最小で１．５Ｖであるから、インバータ４１１に貫通電流が流れてしまう。一般的なインバータ４１１を構成するＮ型ＭＯＳトランジスタであるトランジスタ４０１は、ゲート電位が０．６Ｖ以上でＯＮ状態になる。また、上述のように、ＶＨ＝３．０Ｖとすると、Ｐ型ＭＯＳトランジスタであるトランジスタ４０２は、ゲート電位が２．４Ｖ以下でＯＮ状態になる。そのため、Ｎ型、Ｐ型、両方のトランジスタ４０１、４０２がＯＮ状態となるためである。このような貫通電流を防止するには、Ｐ型ＭＯＳトランジスタであるトランジスタ４０２の閾値電圧を１．５Ｖ以上にする必要がある。しかしながら、トランジスタ４０２の閾値電圧を大きくした場合、インバータ４１１の駆動力や応答速度が損なわれてしまう。

このような問題の可能性に対して、図９に示されるように、トランジスタ４０３を含む波形整形回路２１０が配される。以下、トランジスタ４０３を含む波形整形回路２１０の動作を説明する。

ここで、トランジスタ４０１の閾値電圧は、一般的な値である０．６Ｖとする。同様に、トランジスタ４０２の閾値電圧も０．６Ｖとする。トランジスタ４０３の閾値電圧は、同じＮ型ＭＯＳトランジスタであるトランジスタ３１１の閾値電圧と同じ０．２Ｖとする。上述の各実施形態と同様に、電位供給線２５１に供給される電圧ＶＨは、３．０Ｖとする。トランジスタ４０３のソース電位は、トランジスタ４０１とトランジスタ４０２とで構成されるインバータ４１１の電源電位になるが、ノードＣの電位から０．２Ｖ下がった値になる。

トランジスタ４０１とトランジスタ４０２とで構成されるインバータ４１１の閾値電圧は、電源電位の１／２とする。したがって、波形整形回路２１０の閾値電圧は、Ｖｂｄ＝３０ＶのＡＰＤ２０１が配された画素１０４については次のように変化する。
（１）ノードＣのリセット動作後、最初のフォトンが入射するまで
閾値電圧＝２．８Ｖ／２＝１．４Ｖ
（２）最初のフォトンが入射して以降
閾値電圧＝２．０Ｖ／２＝１．０Ｖ
最初のフォトン入射時のノードＡの電位変動域は２．８～０Ｖであるから、波形整形回路２１０（インバータ４１１）の閾値電圧に対するマージンは１．４Ｖと十分にある。また、２番目以降のフォトン入射時のノードＡの電位変動域は２．０～０Ｖであるから、波形整形回路２１０の閾値電圧に対するマージンは１．０Ｖある。

次に、Ｖｂｄ＝３０．５ＶのＡＰＤ２０１が配された画素１０４の波形整形回路２１０の閾値電圧は、次のように変化する。
（１）ノードＣがリセットされてから、最初のフォトンが入射するまで
閾値電圧＝２．８Ｖ／２＝１．４Ｖ
（２）最初のフォトンが入射して以降
閾値電圧＝２．５Ｖ／２＝１．２５Ｖ
２番目以降のフォトン入射時のノードＡの電位変動域は２．５～０、５Ｖであるから、波形整形回路２１０の閾値電圧に対するマージンは０．７５Ｖである。同様に、Ｖｂｄ＝２９．５ＶのＡＰＤ２０１が配された画素１０４の波形整形回路２１０の閾値電圧に対するマージンは０．７５Ｖとなる。

以上のように、ノードＡの電位変動域の波形整形回路２１０の閾値電圧に対する最小マージンは０．７５Ｖになり、上述のように波形整形回路２１０の閾値電圧を１．０Ｖに固定した場合のマージン０．５Ｖ比べて、マージンが１．５倍に拡大する。また、貫通電流の懸念もないことが、上述の例からわかる。

このように、ノードＣに保持したそれぞれの画素１０４のＡＰＤ２０１のブレークダウン電圧Ｖｂｄを反映する電位によって、波形整形回路２１０（例えば、インバータ４１１）の特性（回路パラメータ）が変化する。この波形整形回路２１０の特性は、ＡＰＤ２０１のカソードに接続されたノードＡの電位に対して波形整形回路２１０が信号を出力する閾値電圧である。それによって、波形整形回路２１０の動作マージンを確保することができる。

本実施形態の波形整形回路２１０は、図９に示される構成では、上述の第１実施形態の図４に示される構成を備える画素１０４に追加されている。しかしながら、これに限られることはなく、本実施形態の波形整形回路２１０は、上述の第２、第３実施形態において説明した図６、８に示される構成を備える画素１０４にも適用できる。

本実施形態によれば、上述の第１～第３実施形態の効果を得られるだけでなく、ＡＰＤ２０１にフォトンが入射したことを検知する信号検知回路として機能する波形整形回路２１０の動作マージンが広くなり、また、貫通電流の懸念も抑制される。つまり、安定して使用ができる信号検知回路を伴ったＳＰＡＤ素子が実現できる。結果として、光電変換装置１００の信頼性が向上する。

本明細書の開示は、以下の光電変換装置を含む。

（項目１）
複数の画素が配された光電変換装置であって、
前記複数の画素のそれぞれは、
第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、
前記第１電位供給線と前記アバランシェフォトダイオードとの間に電流経路を構成するように配された第１トランジスタと、
前記アバランシェフォトダイオードがアバランシェ降伏した際に、前記アバランシェフォトダイオードの前記第１トランジスタに接続された電極の第１電位に応じた第２電位を保持する保持回路と、を含み、
前記第１トランジスタのゲートに、前記保持回路から前記第２電位が供給されることを特徴とする光電変換装置。

（項目２）
前記保持回路が、前記第２電位を保持し、前記第１トランジスタのゲートに接続される保持ノードと、前記保持ノードをリセットするための第２トランジスタと、前記保持ノードと第３電位供給線との間に電流経路を構成するように配され、ゲートが前記電極に接続された第３トランジスタと、を含むことを特徴とする項目１に記載の光電変換装置。

（項目３）
前記保持ノードが前記第２トランジスタによってリセットされるリセット動作の後に最初に前記アバランシェフォトダイオードがアバランシェ降伏した際に、前記保持回路が前記第２電位を保持することを特徴とする項目２に記載の光電変換装置。

（項目４）
前記第２トランジスタが、前記第１電位供給線と前記保持ノードとの間に電流経路を構成するように配されることを特徴とする項目２または３に記載の光電変換装置。

（項目５）
前記第１トランジスタの閾値電圧と前記第３トランジスタの閾値電圧の絶対値との差分に応じたエクセス電圧が、前記アバランシェフォトダイオードに供給されることを特徴とする項目２乃至４の何れか１項目に記載の光電変換装置。

（項目６）
前記第１トランジスタがＮ型ＭＯＳトランジスタであり、前記第３トランジスタがＰ型ＭＯＳトランジスタであることを特徴とする項目５に記載の光電変換装置。

（項目７）
前記第１トランジスタおよび前記第２トランジスタが、前記複数の画素のうち２つ以上の画素によって共有され、
前記第３トランジスタが、前記複数の画素のそれぞれに配されていることを特徴とする項目２乃至６の何れか１項目に記載の光電変換装置。

（項目８）
前記第１トランジスタと前記アバランシェフォトダイオードとの間に電流経路を構成するように、第４トランジスタが配されることを特徴とする項目１乃至７の何れか１項目に記載の光電変換装置。

（項目１９）
前記第１トランジスタと前記アバランシェフォトダイオードとの間に電流経路を構成するように、第４トランジスタが配され、
前記第４トランジスタは、断続的にオン動作を繰り返し、
前記第２トランジスタがオン動作し前記保持ノードをリセットする間隔よりも、前記第４トランジスタがオン動作を繰り返す間隔の方が短いことを特徴とする項目２乃至７の何れか１項目に記載の光電変換装置。

（項目１０）
前記第１トランジスタと前記アバランシェフォトダイオードとの間に、クエンチ素子が配されることを特徴とする項目１乃至９の何れか１項目に記載の光電変換装置。

（項目１１）
前記複数の画素のそれぞれは、前記電極に接続され、前記電極の電位に基づいて信号を出力する波形整形回路をさらに含むことを特徴とする項目１乃至１０の何れか１項目に記載の光電変換装置。

（項目１２）
前記波形整形回路の特性が、前記第２電位に応じて変化することを特徴とする項目１１に記載の光電変換装置。

（項目１３）
前記特性が、前記電極の電位に対して前記波形整形回路が信号を出力する閾値電圧であることを特徴とする項目１２に記載の光電変換装置。

（項目１４）
前記波形整形回路が、前記電極の電位が入力され、前記電極の電位に基づいた信号を出力するインバータと、前記インバータと前記第１電位供給線との間に電流経路を構成するように配された第５トランジスタと、を含み、
前記第５トランジスタのゲートに、前記第２電位が供給されることを特徴とする項目１１乃至１３の何れか１項目に記載の光電変換装置。

（項目１５）
前記複数の画素のそれぞれは、前記波形整形回路が信号を出力した回数をカウントするカウント回路をさらに含むことを特徴とする項目１１乃至１４の何れか１項目に記載の光電変換装置。

発明は上記実施形態に制限されるものではなく、発明の精神および範囲から離脱することなく、様々な変更および変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１００：光電変換装置、１０４：画素、２０１：アバランシェフォトダイオード、２５１，２５２：電位供給線、３００：保持回路、３１１：トランジスタ

Claims (15)

1. 複数の画素が配された光電変換装置であって、
   前記複数の画素のそれぞれは、
   第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、
   前記第１電位供給線と前記アバランシェフォトダイオードとの間に電流経路を構成するように配された第１トランジスタと、
   前記アバランシェフォトダイオードがアバランシェ降伏した際に、前記アバランシェフォトダイオードの前記第１トランジスタに接続された電極の第１電位に応じた第２電位を保持する保持回路と、を含み、
   前記第１トランジスタのゲートに、前記保持回路から前記第２電位が供給されることを特徴とする光電変換装置。
2. 前記保持回路が、前記第２電位を保持し、前記第１トランジスタのゲートに接続される保持ノードと、前記保持ノードをリセットするための第２トランジスタと、前記保持ノードと第３電位供給線との間に電流経路を構成するように配され、ゲートが前記電極に接続された第３トランジスタと、を含むことを特徴とする請求項１に記載の光電変換装置。
3. 前記保持ノードが前記第２トランジスタによってリセットされるリセット動作の後に最初に前記アバランシェフォトダイオードがアバランシェ降伏した際に、前記保持回路が前記第２電位を保持することを特徴とする請求項２に記載の光電変換装置。
4. 前記第２トランジスタが、前記第１電位供給線と前記保持ノードとの間に電流経路を構成するように配されることを特徴とする請求項２に記載の光電変換装置。
5. 前記第１トランジスタの閾値電圧と前記第３トランジスタの閾値電圧の絶対値との差分に応じたエクセス電圧が、前記アバランシェフォトダイオードに供給されることを特徴とする請求項２に記載の光電変換装置。
6. 前記第１トランジスタがＮ型ＭＯＳトランジスタであり、前記第３トランジスタがＰ型ＭＯＳトランジスタであることを特徴とする請求項５に記載の光電変換装置。
7. 前記第１トランジスタおよび前記第２トランジスタが、前記複数の画素のうち２つ以上の画素によって共有され、
   前記第３トランジスタが、前記複数の画素のそれぞれに配されていることを特徴とする請求項２に記載の光電変換装置。
8. 前記第１トランジスタと前記アバランシェフォトダイオードとの間に電流経路を構成するように、第４トランジスタが配されることを特徴とする請求項１に記載の光電変換装置。
9. 前記第１トランジスタと前記アバランシェフォトダイオードとの間に電流経路を構成するように、第４トランジスタが配され、
   前記第４トランジスタは、断続的にオン動作を繰り返し、
   前記第２トランジスタがオン動作し前記保持ノードをリセットする間隔よりも、前記第４トランジスタがオン動作を繰り返す間隔の方が短いことを特徴とする請求項２に記載の光電変換装置。
10. 前記第１トランジスタと前記アバランシェフォトダイオードとの間に、クエンチ素子が配されることを特徴とする請求項１に記載の光電変換装置。
11. 前記複数の画素のそれぞれは、前記電極に接続され、前記電極の電位に基づいて信号を出力する波形整形回路をさらに含むことを特徴とする請求項１に記載の光電変換装置。
12. 前記波形整形回路の特性が、前記第２電位に応じて変化することを特徴とする請求項１１に記載の光電変換装置。
13. 前記特性が、前記電極の電位に対して前記波形整形回路が信号を出力する閾値電圧であることを特徴とする請求項１２に記載の光電変換装置。
14. 前記波形整形回路が、前記電極の電位が入力され、前記電極の電位に基づいた信号を出力するインバータと、前記インバータと前記第１電位供給線との間に電流経路を構成するように配された第５トランジスタと、を含み、
    前記第５トランジスタのゲートに、前記第２電位が供給されることを特徴とする請求項１１に記載の光電変換装置。
15. 前記複数の画素のそれぞれは、前記波形整形回路が信号を出力した回数をカウントするカウント回路をさらに含むことを特徴とする請求項１１に記載の光電変換装置。

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