WO2015173987A1 - Ａｄ変換回路および固体撮像装置 - Google Patents

Ａｄ変換回路および固体撮像装置 Download PDF

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WO2015173987A1
WO2015173987A1 PCT/JP2014/083331 JP2014083331W WO2015173987A1 WO 2015173987 A1 WO2015173987 A1 WO 2015173987A1 JP 2014083331 W JP2014083331 W JP 2014083331W WO 2015173987 A1 WO2015173987 A1 WO 2015173987A1
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voltage
control signal
latch
capacitor
signal line
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PCT/JP2014/083331
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Inventor
田中　孝典
Original Assignee
オリンパス株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present invention relates to an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • the present invention also relates to a solid-state imaging device having an AD conversion circuit and used for a digital camera, a digital video camera, an endoscope, and the like.
  • This application claims priority based on Japanese Patent Application No. 2014-098794 for which it applied to Japan on May 12, 2014, and uses the content here.
  • an AD conversion circuit 1000 shown in FIG. 13 As an example of an AD conversion circuit used in a conventional solid-state imaging device, an AD conversion circuit 1000 shown in FIG. 13 (see, for example, Patent Document 1 and Patent Document 2) is known. As illustrated in FIG. 13, the AD conversion circuit 1000 includes a clock generation unit 101, a reference signal generation unit 102, a comparator 103, a latch unit 104, a counter 105, and a timing control unit 106.
  • the clock generation unit 101 is composed of, for example, a delay control circuit (Delay Lock: DLL).
  • the clock generation unit 101 generates a plurality of clock signals (multiphase clocks) CK0 to CK3 having different phases.
  • the reference signal generation unit 102 In synchronization with the output of the clock generation unit 101, the reference signal generation unit 102 generates a reference signal RAMP whose level changes in an inclined manner as time elapses.
  • the comparator 103 receives the pixel signal Vpix that is a target of time detection and the reference signal RAMP, and is a comparison signal that is a pulse signal having a magnitude (pulse width) in the time axis direction corresponding to the magnitude of the pixel signal Vpix. Outputs Vco.
  • the comparator 103 is connected to the power supply wiring 109 to which the power supply voltage Vdd is applied.
  • the latch unit 104 includes a plurality of latch units 107 configured by, for example, D-latches.
  • the plurality of latch units 107 are connected to the comparator 103 by a latch control signal line 108.
  • the plurality of latch units 107 receive the comparison signal Vco from the comparator 103, and latch the clock signals CK0 to CK3 at the timing when the comparison signal Vco is inverted.
  • the counter 105 performs counting (counting) based on the signal Latch0 output from one latch unit 107 of the latch unit 104.
  • the signal Latch0 is a signal output from the latch unit 107 to which the clock signal CK0 from the clock generation unit 101 is input, and is a signal equivalent to the clock signal CK0.
  • FIG. 14 shows an operation example of the AD conversion circuit 1000.
  • a reference signal RAMP a pixel signal Vpix, a comparison signal Vco, clock signals CK0-CK3, signals Latch0-Latch3, and a count value are shown.
  • Signals Latch0 to Latch3 indicate signal states inside the four latch units 107 to which the clock signals CK0 to CK3 are input.
  • the horizontal direction in FIG. 14 indicates time. For each signal excluding the count value, the vertical direction in FIG. 14 indicates the voltage.
  • the clock generation unit 101 starts operation at timing T1 related to the start of operation.
  • the reference signal generation unit 102 starts outputting the reference signal RAMP.
  • Clock signals CK0 to CK3 from the clock generation unit 101 are input to the latch unit 107.
  • One latch unit 107 outputs the clock signal CK0 as the signal Latch0 to the counter 105.
  • the counter 105 performs counting based on the signal Latch0. In the example shown in FIG. 14, the counter 105 performs counting at the rising edge of the signal Latch0.
  • the level of the reference signal RAMP is higher than the level of the pixel signal Vpix. After timing T1, the level of the reference signal RAMP decreases with the passage of time.
  • the level of the comparison signal Vco from the comparator 103 is inverted from Low to High.
  • the plurality of latch units 107 hold the states of the clock signals CK0 to CK3.
  • the counter 105 holds the count value by the plurality of latch units 107 holding the state of the clock signals CK0 to CK3.
  • the AD conversion circuit 1000 obtains digital data corresponding to the magnitude of the pixel signal Vpix.
  • the digital data is composed of the count value held by the counter 105 and the states of the clock signals CK0 to CK3 held by the plurality of latch units 107.
  • the comparator 103, the latch unit 104, and the counter 105 constituting the AD conversion circuit 1000 are arranged at a fine pixel pitch. For this reason, the plurality of latch units 107 are arranged in series in the column direction of the pixel array. Also, the latch control signal line 108 connecting the plurality of latch units 107 and the comparators 103 becomes longer in the column direction of the pixel array.
  • the number of latch units 107 is four in the example shown in FIG. However, in practice, the number of latch units 107 may be 8 or 16 or more. For example, when the number of latch units 107 is 16, the wiring length of the latch control signal line 108 is close to 1 mm. The wiring capacity of the latch control signal line 108 is about several hundred fF.
  • each comparator 103 is connected to a common power supply wiring 109. Therefore, the current flowing through each comparator 103 also flows through the other comparator 103 via the power supply wiring 109.
  • the timing at which the comparison signal Vco from each comparator 103 is inverted changes according to the pixel signal Vpix. Therefore, there is a timing at which only the comparison signal Vco from the comparator 103 in one column is inverted, and there is a timing at which the comparison signals Vco from the comparators 103 in all columns are simultaneously inverted.
  • FIG. 15 shows changes in the power supply voltage Vdd input from the power supply wiring 109 to the comparator 103 and the comparison signal Vco.
  • the horizontal direction in FIG. 15 indicates time. Further, the vertical direction of FIG. 15 indicates the voltage.
  • the power supply voltage Vdd and the comparison signal Vco for each of the case where only the comparison signal Vco from the comparator 103 in one column is inverted and the case where the comparison signal Vco from the comparator 103 in all columns is simultaneously inverted are shown. It is shown.
  • the rise time of the comparison signal Vco is greater when the comparison signal Vco from all the comparators 103 is inverted simultaneously than when only the comparison signal Vco from the comparator 103 of one column is inverted. Becomes longer. For this reason, the latch timing of the plurality of latch units 107 is shifted. A shift in the latch timing becomes an AD conversion error.
  • the present invention provides an AD conversion circuit and a solid-state imaging device capable of reducing a shift in latch timing caused by a fluctuation in power supply voltage.
  • An AD conversion circuit compares a reference signal generation unit that generates a reference signal that increases or decreases with time, an analog signal and the reference signal, and the reference signal is the analog signal
  • a comparator that generates a comparison signal at a timing that satisfies a predetermined condition
  • a clock generation unit that generates a plurality of clock signals having different phases
  • a plurality of latch units corresponding to the plurality of clock signals Each of the plurality of latch units latches a corresponding one of the plurality of clock signals, a capacitor to which a first voltage is applied, and a second voltage smaller than the first voltage.
  • a latch control signal line connected to the plurality of latch units, and the electrical connection between the capacitor and the latch control signal line is controlled based on the control signal.
  • a first switch only when the comparison signal is generated, having a selection circuit for outputting the control signal for electrically connecting said capacitor and said latch control signal line.
  • a third voltage smaller than the first voltage and larger than the second voltage is applied as a power supply voltage to the plurality of latch units.
  • the capacitor and the latch control signal line are electrically connected, the potential of the latch control signal line becomes equal to or higher than the third voltage.
  • the first voltage is applied to the capacitor and the second voltage is applied to the latch control signal line only when the electrical connection between the capacitor and the latch control signal line is released. .
  • the plurality of latch units latch the plurality of clock signals when the potential of the latch control signal line becomes equal to or higher than the third voltage.
  • a distance between the first switch and the selection circuit is closest to the selection circuit among the plurality of latch units. It may be smaller than the distance between the latch unit and the selection circuit.
  • the AD conversion circuit according to the first or second aspect includes a second switch that controls electrical connection between the first voltage and the capacitor, A third switch that controls electrical connection between a second voltage and the latch control signal line may be further included.
  • the number of the plurality of latch units may be a power of 2. .
  • a solid-state imaging device includes a pixel unit that includes a photoelectric conversion element, and a plurality of pixels that output pixel signals are arranged in a matrix, and the AD conversion circuit according to the first aspect. You may have.
  • the configuration of the AD conversion circuit excluding the reference signal generation unit and the clock generation unit may be provided for each column or a plurality of columns of the plurality of pixels.
  • the selection circuit serves as a load on the comparator, it is possible to reduce the load on the comparator as compared with the case where a plurality of latch units serve as the load on the comparator. It becomes. Further, the first voltage and the second voltage are applied only when the electrical connection between the capacitor and the latch control signal line is released. That is, when the capacitor and the latch control signal line are electrically connected, the first voltage and the second voltage are electrically disconnected from the latch control signal line. For this reason, it is possible to reduce the influence of the current that flows when the capacitor and the latch control signal line are electrically connected to each other. Therefore, it is possible to reduce a shift in latch timing due to a fluctuation in power supply voltage.
  • FIG. 6 is a timing chart illustrating an operation example of an ADC included in the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 6 is a reference diagram illustrating a change in potential of a latch control signal line in an ADC included in a solid-state imaging device according to an embodiment of the present invention.
  • FIG. 6 is a reference diagram illustrating a change in potential of a latch control signal line in an ADC included in a solid-state imaging device according to an embodiment of the present invention. It is a block diagram which shows the structural example of ADC which the solid-state imaging device by one Embodiment of this invention has. It is a circuit diagram which shows the connection of each of the capacity
  • FIG. 6 is a block diagram illustrating a configuration example of an ADC included in a solid-state imaging device according to a first modification of an embodiment of the present invention.
  • 6 is a timing chart illustrating an operation example of an ADC included in a solid-state imaging device according to a first modification of an embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a configuration example of an ADC included in a solid-state imaging device according to a second modification of an embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a configuration example of a selection circuit in an ADC included in a solid-state imaging device according to a second modification of an embodiment of the present invention.
  • FIG. 10 is a timing chart illustrating an operation example of an ADC included in a solid-state imaging device according to a second modification of an embodiment of the present invention. It is a block diagram which shows the structural example of the conventional AD converter circuit. It is a timing chart which shows the operation example of the conventional AD converter circuit. It is a timing chart which shows the change of the power supply voltage in a conventional AD converter circuit, and a comparison signal.
  • FIG. 1 shows a configuration example of a solid-state imaging device 100 according to an embodiment of the present invention.
  • the solid-state imaging device 100 includes a pixel unit 1, an ADC (Analog-to-Digital Converter) unit 2, a reference signal generation unit 3, a clock generation unit 4, a vertical scanning circuit 5, A horizontal scanning circuit 6 and a timing control unit 7 are included.
  • ADC Analog-to-Digital Converter
  • the pixel unit 1 has a plurality of pixels 8.
  • Each of the plurality of pixels 8 includes a photoelectric conversion element, generates a pixel signal Vpix corresponding to the amount of light incident on the photoelectric conversion element, and outputs the generated pixel signal Vpix.
  • the plurality of pixels 8 are arranged in a matrix. In FIG. 1, 16 pixels 8 of 4 rows and 4 columns are shown, but the number of rows and the number of columns may be two or more.
  • ADC section 2 has multiple ADC9.
  • Each of the plurality of ADCs 9 performs AD conversion on the pixel signal Vpix output from the pixel 8, and obtains digital data corresponding to the magnitude of the pixel signal Vpix.
  • the plurality of ADCs 9 are provided for each column of the array of the plurality of pixels 8.
  • the plurality of ADCs 9 may be provided for each of a plurality of columns in the array of the plurality of pixels 8. That is, each of the plurality of ADCs 9 may process the pixel signal Vpix output from the plurality of columns of pixels 8.
  • the reference signal generator 3 is composed of a DAC (Digital-to-Analog Converter) or an integration circuit.
  • the reference signal generator 3 generates a reference signal RAMP that increases or decreases with the passage of time.
  • the clock generation unit 4 includes a delay control circuit (Delay Locked Loop: DLL) or a voltage controlled oscillator (Voltage Controlled Oscillator: VCO).
  • DLL Delay Locked Loop
  • VCO Voltage Controlled Oscillator
  • the vertical scanning circuit 5 includes a shift register or a decoder.
  • the vertical scanning circuit 5 generates a control signal for driving the plurality of pixels 8 for each row, and outputs the generated control signal to the pixels 8 in each row.
  • the horizontal scanning circuit 6 is composed of a shift register or a decoder.
  • the horizontal scanning circuit 6 reads digital data from the ADC 9 in each column.
  • the read digital data is output from the solid-state imaging device 100.
  • Timing control unit 7 is composed of a timing generator and the like.
  • the timing control unit 7 generates a control signal for controlling the ADC unit 2, the clock generation unit 4, the vertical scanning circuit 5, and the horizontal scanning circuit 6, and the generated control signal is generated by the ADC unit 2 and the clock generation unit.
  • the data is output to the unit 4, the vertical scanning circuit 5, and the horizontal scanning circuit 6.
  • the reference signal generation unit 3, the clock generation unit 4, and the ADC 9 constitute an AD conversion circuit according to the present embodiment.
  • Fig. 2 shows a configuration example of ADC9.
  • the horizontal direction is the column direction of the array of the plurality of pixels 8.
  • the ADC 9 includes a comparator 91, a selection circuit 92, a latch unit 93, a counter 94, a first switch SW1, a second switch SW2, and a third switch SW3. And a capacitor C1.
  • the comparator 91 compares the pixel signal Vpix, which is an analog signal, with the reference signal RAMP, and generates a comparison signal Vco at a timing when the reference signal RAMP satisfies a predetermined condition with respect to the pixel signal Vpix.
  • the predetermined condition is that the level relationship between the pixel signal Vpix and the reference signal RAMP is switched. For example, before the predetermined condition is satisfied, the comparison signal Vco is in a low level invalid state. In the example in which the reference signal RAMP decreases with time, the level of the reference signal RAMP is higher than the level of the pixel signal Vpix at the timing when the comparator 91 starts comparison.
  • the comparison signal Vco becomes valid at the high level.
  • the level of the reference signal RAMP is smaller than the level of the pixel signal Vpix at the timing when the comparator 91 starts comparison.
  • the comparison signal Vco becomes valid at the high level.
  • the selection circuit 92 generates a first control signal Vsw1 for controlling the first switch SW1 based on the comparison signal Vco output from the comparator 91.
  • FIG. 3 shows a configuration example of the selection circuit 92.
  • the selection circuit 92 includes an inverter circuit 97 (an inverting circuit).
  • the inverter circuit 97 inverts the comparison signal Vco to generate the first control signal Vsw1, and outputs the generated first control signal Vsw1.
  • the configuration of the selection circuit 92 is not limited to the configuration shown in FIG.
  • the circuit constituting the selection circuit 92 may be any circuit that can generate the first control signal Vsw1 for controlling the first switch SW1.
  • the latch unit 93 includes a plurality of latch units 95 corresponding to the plurality of clock signals CK0 to CK3 generated by the clock generation unit 4. Each of the plurality of latch units 95 latches a corresponding one of the plurality of clock signals CK0 to CK3.
  • the plurality of latch units 95 are connected to a latch control signal line 96.
  • the voltage VDD15 (third voltage) is applied to the plurality of latch units 95 as the power supply voltage for the plurality of latch units 95.
  • the voltage VDD15 is smaller than the voltage VDD30 described later and larger than the ground voltage. For example, the voltage VDD15 is 1.5V.
  • the plurality of latch units 95 latch the plurality of clock signals CK0 to CK3 when the potential of the latch control signal line 96 becomes equal to or higher than the voltage VDD15 applied as the power supply voltage.
  • the counter 94 performs counting (counting) based on a signal output from one latch unit 95 of the latch unit 93.
  • the counter 94 performs counting based on a signal equivalent to the clock signal CK0 output from the latch unit 95 to which the clock signal CK0 is input.
  • FIG. 2 does not show a circuit that holds a count value that is the result of the counter 94 counting.
  • the counter 94 may also serve as a count value holding circuit.
  • the first switch SW1 and the second switch SW2 are composed of PMOS transistors.
  • the third switch SW3 is composed of an NMOS transistor.
  • the gate of the first switch SW1 is connected to the selection circuit 92.
  • the first control signal Vsw1 output from the selection circuit 92 is input to the gate of the first switch SW1.
  • the drain of the first switch SW1 is connected to the source of the second switch SW2 and the first end of the capacitor C1.
  • the first switch SW1 controls the electrical connection between the capacitor C1 and the latch control signal line 96 based on the first control signal Vsw1. Specifically, when the level of the first control signal Vsw1 is Low, the first switch SW1 is in the ON state, and the capacitor C1 and the latch control signal line 96 are electrically connected. When the level of the first control signal Vsw1 is High, the first switch SW1 is in an OFF state, and the electrical connection between the capacitor C1 and the latch control signal line 96 is released.
  • the gate of the second switch SW2 is connected to the timing control unit 7.
  • the timing control unit 7 outputs a second control signal Vsw2 that controls the second switch SW2.
  • the second control signal Vsw2 output from the timing control unit 7 is input to the gate of the second switch SW2.
  • the source of the second switch SW2 is connected to a voltage source (not shown) that outputs the voltage VDD30.
  • the voltage VDD30 output from the voltage source is applied to the source of the second switch SW2.
  • the voltage VDD30 is 3.0V.
  • the drain of the second switch SW2 is connected to the first end of the capacitor C1 and the source of the first switch SW1.
  • the second switch SW2 controls the electrical connection between the voltage VDD30 (first voltage) and the capacitor C1 by controlling the electrical connection between the voltage source that outputs the voltage VDD30 and the capacitor C1. Specifically, when the level of the second control signal Vsw2 is Low, the second switch SW2 is in an ON state and electrically connects the voltage VDD30 and the capacitor C1. Further, when the level of the second control signal Vsw2 is High, the second switch SW2 is in an OFF state, and the electrical connection between the voltage VDD30 and the capacitor C1 is released.
  • the capacity C1 is a capacity having a first end and a second end.
  • the voltage VDD30 output from the voltage source is applied to the capacitor C1 via the second switch SW2.
  • the second end of the capacitor C1 is connected to a ground terminal to which a ground voltage is supplied.
  • a ground voltage is applied to the second end of the capacitor C1.
  • the load capacitance CL is a parasitic capacitance added to a wiring or a transistor.
  • the gate of the third switch SW3 is connected to the timing control unit 7.
  • the timing control unit 7 outputs a third control signal Vsw3 that controls the third switch SW3.
  • the third control signal Vsw3 output from the timing control unit 7 is input to the gate of the third switch SW3.
  • the drain of the third switch SW3 is connected to the drain of the first switch SW1 and the latch control signal line 96.
  • the source of the third switch SW3 is connected to the ground terminal. A ground voltage is applied to the source of the third switch SW3.
  • the third switch SW3 controls the electrical connection between the ground voltage (second voltage) and the latch control signal line 96 by controlling the electrical connection between the ground terminal and the latch control signal line 96. . Specifically, when the level of the third control signal Vsw3 is High, the third switch SW3 is in the ON state and electrically connects the ground voltage and the latch control signal line 96. When the level of the third control signal Vsw3 is Low, the third switch SW3 is in an OFF state, and the electrical connection between the ground voltage and the latch control signal line 96 is released.
  • the ground voltage applied to the source of the third switch SW3 and the second end of the capacitor C1 is a predetermined voltage output from a predetermined voltage source and may be a voltage lower than the voltage VDD15.
  • FIG. 4 shows an operation example of ADC9.
  • the reference signal RAMP the pixel signal Vpix, the comparison signal Vco, the first control signal Vsw1, the second control signal Vsw2, the third control signal Vsw3, and the first end of the capacitor C1
  • the voltage Vc1 the potential Vlat of the latch control signal line 96, the clock signals CK0 to CK3, the signals Latch0 to Latch3, and the count value are shown.
  • Signals Latch0 to Latch3 indicate signal states inside the four latch units 95 to which the clock signals CK0 to CK3 are input.
  • the horizontal direction in FIG. 4 indicates time. For each signal excluding the count value, the vertical direction in FIG. 4 indicates the voltage.
  • the selection circuit 92 outputs the first control signal Vsw1 at the high level. For this reason, the first switch SW1 is in the OFF state, and the electrical connection between the capacitor C1 and the latch control signal line 96 is released.
  • the level of the second control signal Vsw2 is Low.
  • the second switch SW2 is in the ON state, and electrically connects the voltage VDD30 and the capacitor C1.
  • the voltage VDD30 is applied to the first end of the capacitor C1
  • the voltage Vc1 at the first end of the capacitor C1 is the voltage VDD30.
  • the third switch SW3 is in the ON state, and electrically connects the ground voltage and the latch control signal line 96.
  • the potential Vlat of the latch control signal line 96 is the ground voltage (GND).
  • the reference signal generator 3 starts generating the reference signal RAMP, and the comparator 91 starts comparing the reference signal RAMP and the pixel signal Vpix.
  • the level of the reference signal RAMP is greater than the level of the pixel signal Vpix.
  • the level of the second control signal Vsw2 changes from Low to High. For this reason, the second switch SW2 is turned off, and the electrical connection between the voltage VDD30 and the capacitor C1 is released. The voltage Vc1 at the first end of the capacitor C1 is kept at the voltage VDD30.
  • the level of the third control signal Vsw3 changes from High to Low. For this reason, the third switch SW3 is turned off, and the electrical connection between the ground voltage and the latch control signal line 96 is released.
  • the potential Vlat of the latch control signal line 96 is kept at the ground voltage (GND).
  • the clock signals CK0 to CK3 output from the clock generation unit 4 are input to the plurality of latch units 95 of the latch unit 93.
  • the latch unit 95 to which the clock signal CK0 is input outputs the input clock signal CK0 as the count clock of the counter 94.
  • the counter 94 performs counting based on the signal output from the latch unit 95. The count value of the counter 94 increases at the rising timing of the clock signal CK0.
  • the comparator 91 compares the high level. Outputs the signal Vco. That is, the level of the comparison signal Vco changes from Low to High.
  • the selection circuit 92 outputs the first control signal Vsw1 at the low level. For this reason, the first switch SW1 is turned on, and the capacitor C1 and the latch control signal line 96 are electrically connected. At this time, the potential Vlat of the latch control signal line 96 changes from the ground voltage (GND) to the voltage Vc1 at the first end of the capacitor C1, that is, the voltage between the voltage VDD30 and the ground voltage (GND), that is, the voltage VDD15. Since the power supply voltage of the plurality of latch units 95 is the voltage VDD15, the plurality of latch units 95 latch the plurality of clock signals CK0 to CK3 when the potential Vlat of the latch control signal line 96 becomes the voltage VDD15. Details of the change in the potential Vlat of the latch control signal line 96 will be described later.
  • the counter 94 latches the count value by the plurality of latch units 95 latching the clock signals CK0 to CK3.
  • the voltage VDD30 is applied to the capacitor C1 and the ground voltage is applied to the latch control signal line 96 only when the electrical connection between the capacitor C1 and the latch control signal line 96 is released.
  • the selection circuit 92 generates the first control signal Vsw1 that electrically connects the capacitor C1 and the latch control signal line 96 only when the predetermined condition is satisfied in the comparator 91 and the comparison signal Vco is generated. Output.
  • the potential Vlat of the latch control signal line 96 becomes the voltage VDD15 at the timing T2. That is, when the capacitor C1 and the latch control signal line 96 are electrically connected, the potential of the latch control signal line 96 becomes equal to or higher than the power supply voltage of the plurality of latch units 95. Therefore, the plurality of latch units 95 latch the plurality of clock signals CK0 to CK3 at the timing T2.
  • the second switch SW2 is turned off, and the electrical connection between the voltage VDD30 and the capacitor C1 is released.
  • the third switch SW3 is turned off, and the electrical connection between the ground voltage and the latch control signal line 96 is released.
  • the timing at which the second switch SW2 is turned off and the timing at which the third switch SW3 is turned off may be timings before the timing T2 when the level of the comparison signal Vco changes from low to high.
  • FIG. 5A and 5B show changes in the potential Vlat of the latch control signal line 96.
  • FIG. FIG. 5A shows the state of the potential Vlat of the latch control signal line 96 when the level of the first control signal Vsw1 is High. Since the level of the first control signal Vsw1 is High, the first switch SW1 is in the OFF state. For this reason, the capacitor C1 and the latch control signal line 96 are not electrically connected.
  • the voltage VDD30 is applied to the capacitor C1. Since the voltage VDD30 is 3V, if the capacitance value of the capacitor C1 is expressed as C1, the charge amount Q1 of the capacitor C1 is C1 ⁇ 3V.
  • the ground voltage is applied to the latch control signal line 96. Therefore, when the capacitance value of the load capacitance CL of the latch control signal line 96 is expressed as CL, the charge amount QL of the load capacitance CL is CL ⁇ 0V.
  • FIG. 5B shows a state of the potential Vlat of the latch control signal line 96 when the level of the first control signal Vsw1 is Low. Since the level of the first control signal Vsw1 is Low, the first switch SW1 is in the ON state. For this reason, the capacitor C1 and the latch control signal line 96 are electrically connected. At this time, the charge of the capacitor C1 and the charge of the load capacitor CL of the latch control signal line 96 move in accordance with the ratio of the capacitance values of the capacitors.
  • the potential Vlat of the latch control signal line 96 becomes (Q1 + QL) / (C1 + CL).
  • the capacitance value of the capacitor C1 is equal to the capacitance value of the load capacitor CL of the latch control signal line 96.
  • the charge moves so that the charge amount Q1 of the capacitor C1 and the charge amount QL of the load capacitor CL become equal.
  • the potential Vlat of the latch control signal line 96 becomes 1.5V.
  • the vertical scanning circuit 5, the horizontal scanning circuit 6, and the timing control unit 7 are not essential configurations for obtaining the characteristic effects of the solid-state imaging device 100.
  • the counter 94 in the configuration of the ADC 9 is not an essential configuration for obtaining the characteristic effects of the solid-state imaging device 100.
  • the AD conversion circuit compares the analog signal (pixel signal Vpix) with the reference signal RAMP, and generates the reference signal RAMP that generates the reference signal RAMP that increases or decreases with time.
  • a comparator 91 that generates a comparison signal at a timing when the signal RAMP satisfies a predetermined condition for the analog signal
  • a clock generation unit 4 that generates a plurality of clock signals CK0 to CK3 having different phases, and a plurality of clock signals CK0 -CK3 includes a plurality of latch units 95, and each of the plurality of latch units 95 latches a corresponding one of a plurality of clock signals CK0-CK3, and a first voltage (voltage VDD30 ) To which the capacitor C1 is applied, the second voltage (ground voltage) smaller than the first voltage is applied, the latch control signal line 96 connected to the plurality of latch units 95, and the control signal (first Based on control signal Vsw1)
  • the capacitor C1 and the latch control signal line 96 are electrically
  • a selection circuit 92 that outputs a control signal.
  • a third voltage (voltage VDD15) that is smaller than the first voltage and larger than the second voltage is applied to the plurality of latch units 95 as a power supply voltage.
  • VDD15 voltage
  • the capacitor C1 and the latch control signal line 96 are electrically connected, the potential of the latch control signal line 96 becomes equal to or higher than the third voltage. Only when the electrical connection between the capacitor C1 and the latch control signal line 96 is released, the first voltage is applied to the capacitor C1 and the second voltage is applied to the latch control signal line 96.
  • the plurality of latch units 95 latch the plurality of clock signals CK0 to CK3 when the potential of the latch control signal line 96 becomes equal to or higher than the third voltage.
  • the solid-state imaging device 100 includes a pixel unit 1 having a photoelectric conversion element and a plurality of pixels 8 that output a pixel signal Vpix arranged in a matrix, and the above-described AD conversion circuit ( A reference signal generation unit 3, a clock generation unit 4, and an ADC 9).
  • the configuration of the AD conversion circuit excluding the reference signal generation unit 3 and the clock generation unit 4 is provided for each column or a plurality of columns of the plurality of pixels 8.
  • the selection circuit 92 is a load of the comparator 91.
  • the selection circuit 92 can be composed of only one element (inverter circuit 97). Therefore, it is possible to reduce the load on the comparator 91 as compared with the case where the plurality of latch units 95 serve as the load on the comparator 91. Since the comparator 91 does not need to drive a large load, a large current does not flow at the timing when the comparison signal Vco is inverted.
  • the voltage VDD30 and the ground voltage are applied only when the electrical connection between the capacitor C1 and the latch control signal line 96 is released. That is, when the capacitor C1 and the latch control signal line 96 are electrically connected, the voltage VDD30 and the ground voltage are electrically disconnected from the latch control signal line 96.
  • the voltage of the latch control signal line 96 can be changed from the ground voltage to a voltage equal to or higher than the power supply voltage of the plurality of latch units 95 by the movement of electric charge between the load capacitor CL and the capacitor C1. For this reason, it is possible to make it difficult for the current that flows when the capacitor C1 and the latch control signal line 96 are electrically connected to the ADCs 9 in the other columns.
  • the first switch SW1 is disposed between the selection circuit 92 and the plurality of latch units 95.
  • the latch unit 95 (the latch unit 95 to which the clock signal CK3 is input in FIG. 2) and the selection circuit 92 are closest to the selection circuit 92 among the plurality of latch units 95 in the distance between the first switch SW1 and the selection circuit 92. It is desirable that the distance is smaller than the distance.
  • the wiring between the selection circuit 92 and the first switch SW1 can be shortened. That is, the current flowing through the switching operation of the first switch SW1 can be reduced. Therefore, it is possible to further reduce the influence of the current flowing through the ADC 9 on the power supply voltage of the ADC 9 in another column.
  • the distance between the first switch SW1 and the selection circuit 92 and the selection circuit 92 among the first switch SW1 and the plurality of latch units 95 are changed. It is desirable that the sum of the distances to the closest latch unit 95 be as close as possible to the distance between the selection circuit 92 and the latch unit 95 closest to the selection circuit 92 among the plurality of latch units 95.
  • the capacitance value of the capacitor C1 and the capacitance value of the load capacitor CL of the latch control signal line 96 may not be the same.
  • the capacitance value of the capacitor C1 only needs to be set to a value at which the potential Vlat of the latch control signal line 96 is equal to or higher than the voltage VDD15 when the capacitor C1 and the latch control signal line 96 are electrically connected.
  • the capacitance value of the capacitor C1 may be a value equal to or greater than the capacitance value of the load capacitor CL of the latch control signal line 96.
  • the arrangement of the plurality of latch units 95 is not limited to the arrangement shown in FIG.
  • the ADC 9 may be the ADC 9a shown in FIG.
  • a plurality of latch units 95 are arranged symmetrically around the latch control signal line 96.
  • the points other than the above are the same as those of the ADC 9 shown in FIG.
  • the number of the plurality of latch units 95 is not limited to four.
  • the number of the plurality of latch units 95 may be two or more.
  • the number of latch units 95 is preferably a power of 2. This facilitates processing of the digital signal by a subsequent digital circuit (such as an image processing circuit not shown).
  • the capacitor C1 and the load capacitor CL may be commonly connected to the ground terminal.
  • 7A and 7B show the connection between each of the capacitor C1 and the load capacitor CL and the ground terminal.
  • the capacitor C1 and the load capacitor CL are commonly connected to the ground terminal.
  • the current passing through the first switch SW1 flows to the capacitor C1 through the load capacitor CL. For this reason, the current flowing through the ground terminal is reduced.
  • the capacitor C1 and the load capacitor CL are connected to different ground terminals. For this reason, a current flows between the capacitor C1 and the ground terminal, and a current flows between the load capacitor CL and the ground terminal. When a current flows through the ground terminal, the ground voltage varies due to the wiring resistance of the ground wiring.
  • the latch control signal line 96 may be guard-ringed by a ground wiring to which one end of the capacitor C1 is connected.
  • a load capacitor CL is formed between the ground wiring for guard ringing the latch control signal line 96 and the latch control signal line 96.
  • FIG. 8 shows a configuration example of the ADC 9b according to the first modification.
  • the ADC 9 shown in FIG. 2 may be the ADC 9b shown in FIG.
  • the third switch SW3 is controlled by the first control signal Vsw1 from the selection circuit 92.
  • the gate of the third switch SW3 is connected to the selection circuit 92.
  • the first control signal Vsw1 output from the selection circuit 92 is input to the gate of the third switch SW3.
  • the third switch SW3 When the level of the first control signal Vsw1 is High, the third switch SW3 is in the ON state and electrically connects the ground voltage and the latch control signal line 96.
  • the third switch SW3 When the level of the first control signal Vsw1 is Low, the third switch SW3 is in an OFF state, and the electrical connection between the ground voltage and the latch control signal line 96 is released.
  • Fig. 9 shows an example of the operation of ADC9b.
  • the reference signal RAMP the pixel signal Vpix, the comparison signal Vco, the first control signal Vsw1, the second control signal Vsw2, the voltage Vc1 at the first end of the capacitor C1, and the latch control signal line 96 potentials Vlat are shown.
  • the horizontal direction in FIG. 9 indicates time. Further, the vertical direction of FIG. 9 indicates the voltage.
  • the third switch SW3 is in the ON state, and electrically connects the ground voltage and the latch control signal line 96.
  • the potential Vlat of the latch control signal line 96 is the ground voltage (GND).
  • the selection circuit 92 outputs the first control signal Vsw1 at the low level. For this reason, the first switch SW1 is turned on, and the capacitor C1 and the latch control signal line 96 are electrically connected. At the same time, the third switch SW3 is turned off, and the electrical connection between the ground voltage and the latch control signal line 96 is released.
  • the potential Vlat of the latch control signal line 96 changes from the ground voltage (GND) to the voltage Vc1 at the first end of the capacitor C1, that is, the voltage between the voltage VDD30 and the ground voltage (GND), that is, the voltage VDD15.
  • the latch control signal line 96 does not float until the comparison signal Vco is inverted after the comparator 91 starts comparison. That is, the latch control signal line 96 is not connected anywhere. For this reason, the tolerance with respect to noise can be made high. That is, even if noise is superimposed on the latch control signal line 96, the latch section 93 can be prevented from malfunctioning.
  • the second switch SW2 may be switched from the OFF state to the ON state at the timing T2 when the comparison signal Vco is inverted.
  • the capacitor C1 does not float from the time when the comparator 91 starts comparison until the comparison signal Vco is inverted. That is, the latch unit 93 can be prevented from malfunctioning even when noise is superimposed on the capacitor C1.
  • FIG. 10 shows a configuration example of the ADC 9c according to the second modification.
  • the ADC 9 shown in FIG. 2 may be the ADC 9c shown in FIG.
  • the selection circuit 92 is changed to the selection circuit 92a.
  • the selection circuit 92a Based on the comparison signal Vco output from the comparator 91, the selection circuit 92a includes a first control signal Vsw1 that controls the first switch SW1, and a third control signal Vsw3 that controls the third switch SW3. Is generated.
  • FIG. 11 shows a configuration example of the selection circuit 92a.
  • the selection circuit 92a includes an inverter circuit 97 and a delay circuit 98.
  • the inverter circuit 97 inverts the comparison signal Vco to generate the third control signal Vsw3, and outputs the generated third control signal Vsw3.
  • the delay circuit 98 gives a predetermined amount of delay to the third control signal Vsw3 output from the inverter circuit 97, and outputs it as the first control signal Vsw1.
  • Fig. 12 shows an example of the operation of ADC9c.
  • the reference signal RAMP the pixel signal Vpix, the comparison signal Vco, the first control signal Vsw1, the second control signal Vsw2, the third control signal Vsw3, and the first end of the capacitor C1
  • the voltage Vc1 and the potential Vlat of the latch control signal line 96 are shown.
  • the horizontal direction in FIG. 12 indicates time. Further, the vertical direction in FIG. 12 indicates the voltage.
  • the comparator 91 compares the high level. Outputs the signal Vco. That is, the level of the comparison signal Vco changes from Low to High.
  • the selection circuit 92a outputs the third control signal Vsw3 at the low level. For this reason, the third switch SW3 is turned off, and the electrical connection between the ground voltage and the latch control signal line 96 is released. Further, at the timing T3 when the predetermined delay time Tdelay has elapsed, the selection circuit 92a outputs the first control signal Vsw1 at the low level. For this reason, the first switch SW1 is turned on, and the capacitor C1 and the latch control signal line 96 are electrically connected.
  • the potential Vlat of the latch control signal line 96 changes from the ground voltage (GND) to the voltage Vc1 at the first end of the capacitor C1, that is, the voltage between the voltage VDD30 and the ground voltage (GND), that is, the voltage VDD15.
  • the first switch SW1 and the third switch SW3 are turned on at different timings. As a result, the current flowing through the first switch SW1 and the third switch SW3 can be reduced. Therefore, it is possible to obtain a good image with less error due to AD conversion.
  • the selection circuit since the selection circuit becomes a load of the comparator, it is possible to reduce the load of the comparator as compared with the case where a plurality of latch units become the load of the comparator. It becomes. Further, the first voltage and the second voltage are applied only when the electrical connection between the capacitor and the latch control signal line is released. That is, when the capacitor and the latch control signal line are electrically connected, the first voltage and the second voltage are electrically disconnected from the latch control signal line. For this reason, it is possible to reduce the influence of the current that flows when the capacitor and the latch control signal line are electrically connected to each other. Therefore, it is possible to reduce a shift in latch timing due to a fluctuation in power supply voltage.

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Abstract

　このAD変換回路は、ラッチユニットを有するラッチ部と、容量と、ラッチユニットに接続されたラッチ制御信号線とを有する。第1の電圧よりも小さく第2の電圧よりも大きい第3の電圧がラッチユニットに電源電圧として印加される。容量とラッチ制御信号線とが電気的に接続されたとき、ラッチ制御信号線の電位が第3の電圧以上となる。容量とラッチ制御信号線との電気的な接続が解除されているときのみ、第1の電圧が容量に印加されるとともに第2の電圧がラッチ制御信号線に印加される。ラッチユニットは、ラッチ制御信号線の電位が第3の電圧以上となったときにクロック信号をラッチする。

Description

ＡＤ変換回路および固体撮像装置
　本発明は、AD変換回路（Analog-to-Digital Converter : ADC）に関する。また、本発明は、AD変換回路を有し、デジタルカメラ、デジタルビデオカメラ、内視鏡等に使用される固体撮像装置に関する。
　本願は、２０１４年５月１２日に日本国に出願された特願２０１４－０９８７９４号に基づき優先権を主張し、その内容をここに援用する。
　従来の固体撮像装置に用いられるAD変換回路の一例として、図13に示すAD変換回路1000（例えば、特許文献1、特許文献2参照）が知られている。図13に示すように、AD変換回路1000は、クロック生成部101と、参照信号生成部102と、比較器103と、ラッチ部104と、カウンタ105と、タイミング制御部106とを有する。
　クロック生成部101は、例えば遅延制御回路（Delay Lock Loop : DLL）で構成されている。クロック生成部101は、互いに位相の異なる複数のクロック信号（多相クロック）CK0-CK3を生成する。参照信号生成部102は、クロック生成部101の出力に同期して、時間が経過するにつれてレベルが傾斜状に変化する参照信号RAMPを生成する。
　比較器103は、時間検出の対象となる画素信号Vpixと参照信号RAMPとを受けて、画素信号Vpixの大きさに応じた時間軸方向の大きさ（パルス幅）を有するパルス信号である比較信号Vcoを出力する。比較器103は、電源電圧Vddが印加される電源配線109に接続されている。
　ラッチ部104は、例えばD-ラッチで構成される複数のラッチユニット107を有する。複数のラッチユニット107は、ラッチ制御信号線108によって比較器103に接続されている。複数のラッチユニット107は、比較器103からの比較信号Vcoを受けて、比較信号Vcoが反転するタイミングでクロック信号CK0-CK3をラッチする。
　カウンタ105は、ラッチ部104の1つのラッチユニット107から出力される信号Latch0に基づいて計数（カウント）を行う。信号Latch0は、クロック生成部101からのクロック信号CK0が入力されるラッチユニット107から出力される信号であって、クロック信号CK0と同等の信号である。
　次に、図14を用いて、AD変換回路1000の動作について説明する。図14は、AD変換回路1000の動作例を示している。図14では、参照信号RAMPと、画素信号Vpixと、比較信号Vcoと、クロック信号CK0-CK3と、信号Latch0-Latch3と、カウント値とが示されている。信号Latch0-Latch3は、クロック信号CK0-CK3が入力された4つのラッチユニット107の内部における信号の状態を示している。図14の横方向が時間を示している。また、カウント値を除く各信号について、図14の縦方向が電圧を示している。
　まず、動作の開始に係るタイミングT1で、クロック生成部101が動作を開始する。これにより、参照信号生成部102が参照信号RAMPの出力を開始する。クロック生成部101からのクロック信号CK0-CK3がラッチユニット107に入力される。1つのラッチユニット107は、クロック信号CK0を信号Latch0としてカウンタ105に出力する。カウンタ105は、信号Latch0に基づいて計数を行う。図14に示す例では、カウンタ105は信号Latch0の立上りエッジで計数を行う。
　タイミングT1では、参照信号RAMPのレベルは画素信号Vpixのレベルよりも高い。タイミングT1以降、参照信号RAMPのレベルは時間の経過とともに減少する。参照信号RAMPのレベルが画素信号Vpixのレベルよりも低くなるタイミングT2で、比較器103からの比較信号VcoのレベルがLowからHighに反転する。これによって、複数のラッチユニット107は、クロック信号CK0-CK3の状態を保持する。カウンタ105は、複数のラッチユニット107がクロック信号CK0-CK3の状態を保持することで、カウント値を保持する。
　上記のようにして、AD変換回路1000は、画素信号Vpixの大きさに応じたデジタルデータを得る。デジタルデータは、カウンタ105が保持しているカウント値と、複数のラッチユニット107が保持しているクロック信号CK0-CK3の状態とで構成される。
日本国特開2009-38781号公報 日本国特開2009-38726号公報
　固体撮像装置において、AD変換回路1000を構成する比較器103と、ラッチ部104と、カウンタ105とは、微細化された画素ピッチに配置される。このため、複数のラッチユニット107は画素の配列の列方向に直列に配置される。また、複数のラッチユニット107と比較器103とを接続するラッチ制御信号線108は画素の配列の列方向に長くなる。
　このため、比較器103の出力には、図13に示していない大きな配線容量が負荷として加わる。また、複数のラッチユニット107間のラッチタイミングを揃えるためには、比較器103からの比較信号Vcoの立上り時間を短くする必要がある。大きな配線容量が付加された比較器103からの比較信号Vcoの立上り時間を短くするためには、比較器103からの比較信号Vcoのレベルが変化するタイミングで電源配線109に大きな電流を流す必要がある。ラッチユニット107の個数は、図13に示す例では4個である。しかし、実際にはラッチユニット107の個数が8個又は16個以上であることも考えられる。例えば、ラッチユニット107の個数が16個である場合、ラッチ制御信号線108の配線長は1mm近くになる。また、ラッチ制御信号線108の配線容量は数百fF程度になる。
　図13に示すように各比較器103は共通の電源配線109に接続されている。このため、各比較器103に流れる電流が、電源配線109を介して他の比較器103にも流れる。また、各比較器103からの比較信号Vcoが反転するタイミングは画素信号Vpixに応じて変化する。このため、ある1列の比較器103からの比較信号Vcoのみが反転するタイミングもあれば、全列の比較器103からの比較信号Vcoが同時に反転するタイミングもある。
　図15は、電源配線109から比較器103に入力される電源電圧Vddと、比較信号Vcoとの変化を示している。図15の横方向が時間を示している。また、図15の縦方向が電圧を示している。図15では、1列の比較器103からの比較信号Vcoのみが反転する場合と、全列の比較器103からの比較信号Vcoが同時に反転する場合とのそれぞれについて電源電圧Vddと比較信号Vcoとが示されている。
　1列の比較器103からの比較信号Vcoのみが反転する場合、比較信号Vcoが反転することによる電源電圧Vddへの影響は小さい。つまり、電源電圧Vddはほとんど変化しない。一方、全列の比較器103からの比較信号Vcoが同時に反転する場合、全ての比較器103に流れる電流が同時に電源配線109に流れるため、電源配線109に流れる電流が大きくなる。このため、電源配線109の配線抵抗により、電源電圧Vddが大きく低下する。また、電源電圧Vddの電圧降下の程度に応じて比較信号Vcoの立上り時間が変化する。
　図15に示すように、1列の比較器103からの比較信号Vcoのみが反転する場合と比べて、全列の比較器103からの比較信号Vcoが同時に反転する場合では比較信号Vcoの立上り時間がより長くなる。このため、複数のラッチユニット107のラッチタイミングがずれる。ラッチタイミングのずれはAD変換の誤差となる。
　本発明は、電源電圧の変動に起因するラッチタイミングのずれを低減することができるAD変換回路および固体撮像装置を提供する。
　本発明の第一の態様によるAD変換回路は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、アナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たすタイミングで比較信号を生成する比較器と、互いに位相の異なる複数のクロック信号を生成するクロック生成部と、前記複数のクロック信号に対応する複数のラッチユニットを有し、前記複数のラッチユニットの各々は前記複数のクロック信号のうち対応する1つをラッチするラッチ部と、第1の電圧が印加される容量と、前記第1の電圧よりも小さい第2の電圧が印加され、前記複数のラッチユニットに接続されたラッチ制御信号線と、制御信号に基づいて前記容量と前記ラッチ制御信号線との電気的な接続を制御する第1のスイッチと、前記比較信号が生成されたときのみ、前記容量と前記ラッチ制御信号線とを電気的に接続する前記制御信号を出力する選択回路と、を有する。前記第1の電圧よりも小さく前記第2の電圧よりも大きい第3の電圧が前記複数のラッチユニットに電源電圧として印加される。前記容量と前記ラッチ制御信号線とが電気的に接続されたとき、前記ラッチ制御信号線の電位が前記第3の電圧以上となる。前記容量と前記ラッチ制御信号線との電気的な接続が解除されているときのみ、前記第1の電圧が前記容量に印加されるとともに前記第2の電圧が前記ラッチ制御信号線に印加される。前記複数のラッチユニットは、前記ラッチ制御信号線の電位が前記第3の電圧以上となったときに前記複数のクロック信号をラッチする。
　本発明の第二の態様によれば、前記第一の態様に係るAD変換回路において、前記第1のスイッチと前記選択回路との距離が、前記複数のラッチユニットのうち前記選択回路に最も近いラッチユニットと前記選択回路との距離よりも小さくてもよい。
　本発明の第三の態様によれば、前記第一または第二の態様に係るAD変換回路は、前記第1の電圧と前記容量との電気的な接続を制御する第2のスイッチと、前記第2の電圧と前記ラッチ制御信号線との電気的な接続を制御する第3のスイッチと、をさらに有してもよい。
　本発明の第四の態様によれば、前記第一から第三の態様のうちのいずれか一態様に係るAD変換回路において、前記複数のラッチユニットの数は、2の累乗であってもよい。
　本発明の第五の態様による固体撮像装置は、光電変換素子を有し、画素信号を出力する複数の画素が行列状に配置された画素部と、前記第一の態様に係るAD変換回路と、を有してもよい。前記参照信号生成部と前記クロック生成部とを除く前記AD変換回路の構成が前記複数の画素の配列の1列または複数列ごとに設けられてもよい。
　上記各態様に係るAD変換回路によれば、選択回路が比較器の負荷となるため、複数のラッチユニットが比較器の負荷となる場合と比較して、比較器の負荷を小さくすることが可能となる。また、容量とラッチ制御信号線との電気的な接続が解除されているときのみ、第1の電圧と第2の電圧とが印加される。つまり、容量とラッチ制御信号線とが電気的に接続されているときには、第1の電圧と第2の電圧とがラッチ制御信号線から電気的に切り離されている。このため、容量とラッチ制御信号線とが電気的に接続されたときに流れる電流が外部に与える影響を低減することが可能となる。したがって、電源電圧の変動に起因するラッチタイミングのずれを低減することができる。
本発明の一実施形態による固体撮像装置の構成例を示すブロック図である。 本発明の一実施形態による固体撮像装置が有するADCの構成例を示すブロック図である。 本発明の一実施形態による固体撮像装置が有するADCにおける選択回路の構成例を示す回路図である。 本発明の一実施形態による固体撮像装置が有するADCの動作例を示すタイミングチャートである。 本発明の一実施形態による固体撮像装置が有するADCにおけるラッチ制御信号線の電位の変化を示す参考図である。 本発明の一実施形態による固体撮像装置が有するADCにおけるラッチ制御信号線の電位の変化を示す参考図である。 本発明の一実施形態による固体撮像装置が有するADCの構成例を示すブロック図である。 本発明の一実施形態による固体撮像装置が有するADCにおける容量と負荷容量との各々とグランド端子との接続を示す回路図である。 本発明の一実施形態による固体撮像装置が有するADCにおける容量と負荷容量との各々とグランド端子との接続を示す回路図である。 本発明の一実施形態の第1の変形例による固体撮像装置が有するADCの構成例を示すブロック図である。 本発明の一実施形態の第1の変形例による固体撮像装置が有するADCの動作例を示すタイミングチャートである。 本発明の一実施形態の第2の変形例による固体撮像装置が有するADCの構成例を示すブロック図である。 本発明の一実施形態の第2の変形例による固体撮像装置が有するADCにおける選択回路の構成例を示す回路図である。 本発明の一実施形態の第2の変形例による固体撮像装置が有するADCの動作例を示すタイミングチャートである。 従来のAD変換回路の構成例を示すブロック図である。 従来のAD変換回路の動作例を示すタイミングチャートである。 従来のAD変換回路における電源電圧と比較信号との変化を示すタイミングチャートである。
　以下、図面を参照し、本発明の実施形態を説明する。図1は、本発明の一実施形態による固体撮像装置100の構成例を示している。図1に示すように、固体撮像装置100は、画素部1と、ADC（Analog-to-Digital Converter）部2と、参照信号生成部3と、クロック生成部4と、垂直走査回路5と、水平走査回路6と、タイミング制御部7とを有する。
　画素部1は複数の画素8を有する。複数の画素8の各々は、光電変換素子を有し、光電変換素子に入射した光の量に応じた画素信号Vpixを生成し、生成された画素信号Vpixを出力する。画素部1において、複数の画素8は行列状に配置されている。図1では4行4列の16個の画素8が示されているが、行数および列数は2以上であればよい。
　ADC部2は複数のADC9を有する。複数のADC9の各々は、画素8から出力された画素信号VpixをAD変換し、画素信号Vpixの大きさに応じたデジタルデータを得る。複数のADC9は複数の画素8の配列の1列ごとに設けられている。複数のADC9は複数の画素8の配列の複数列ごとに設けられていてもよい。つまり、複数のADC9の各々が、複数列の画素8から出力された画素信号Vpixを処理してもよい。
　参照信号生成部3は、DAC（Digital-to-Analog Converter）または積分回路などで構成されている。参照信号生成部3は、時間の経過とともに増加または減少する参照信号RAMPを生成する。
　クロック生成部4は、遅延制御回路（Delay Locked Loop : DLL）または電圧制御発振器（Voltage Controlled Oscillator : VCO）などで構成されている。クロック生成部4は、互いに位相の異なる複数のクロック信号を生成する。本実施形態では、クロック生成部4は4つのクロック信号を生成する。
　垂直走査回路5は、シフトレジスタまたはデコーダなどで構成されている。垂直走査回路5は、複数の画素8を行ごとに駆動する制御信号を生成し、生成された制御信号を各行の画素8に出力する。
　水平走査回路6は、シフトレジスタまたはデコーダなどで構成されている。水平走査回路6は、各列のADC9からデジタルデータを読み出す。読み出されたデジタルデータは固体撮像装置100から出力される。
　タイミング制御部7は、タイミングジェネレータなどで構成されている。タイミング制御部7は、ADC部2と、クロック生成部4と、垂直走査回路5と、水平走査回路6とを制御する制御信号を生成し、生成された制御信号をADC部2と、クロック生成部4と、垂直走査回路5と、水平走査回路6とに出力する。
　固体撮像装置100において、参照信号生成部3と、クロック生成部4と、ADC9とが、本実施形態によるAD変換回路を構成している。
　図2は、ADC9の構成例を示している。図2では水平方向が複数の画素8の配列の列方向である。図2に示すように、ADC9は、比較器91と、選択回路92と、ラッチ部93と、カウンタ94と、第1のスイッチSW1と、第2のスイッチSW2と、第3のスイッチSW3と、容量C1とを有する。
　比較器91は、アナログ信号である画素信号Vpixと参照信号RAMPとを比較し、参照信号RAMPが画素信号Vpixに対して所定の条件を満たすタイミングで比較信号Vcoを生成する。所定の条件は、画素信号Vpixと参照信号RAMPとのレベルの大きさの関係が入れ替わることである。例えば、所定の条件が満たされる前、比較信号VcoはLowレベルの無効状態である。参照信号RAMPが時間の経過とともに減少する例では、比較器91が比較を開始したタイミングで、参照信号RAMPのレベルは画素信号Vpixのレベルよりも大きい。参照信号RAMPのレベルが画素信号Vpixのレベルよりも小さくなったタイミングで比較信号VcoはHighレベルの有効状態となる。一方、参照信号RAMPが時間の経過とともに増加する例では、比較器91が比較を開始したタイミングで、参照信号RAMPのレベルは画素信号Vpixのレベルよりも小さい。参照信号RAMPのレベルが画素信号Vpixのレベルよりも大きくなったタイミングで比較信号VcoはHighレベルの有効状態となる。
　選択回路92は、比較器91から出力された比較信号Vcoに基づいて、第1のスイッチSW1を制御する第1の制御信号Vsw1を生成する。図3は、選択回路92の構成例を示している。図3に示すように、選択回路92はインバータ回路97（反転回路）を有する。インバータ回路97は、比較信号Vcoを反転することによって第1の制御信号Vsw1を生成し、生成された第1の制御信号Vsw1を出力する。選択回路92の構成は、図3に示す構成に限らない。選択回路92を構成する回路は、第1のスイッチSW1を制御する第1の制御信号Vsw1を生成できる回路であればよい。
　ラッチ部93は、クロック生成部4が生成する複数のクロック信号CK0-CK3に対応する複数のラッチユニット95を有する。複数のラッチユニット95の各々は複数のクロック信号CK0-CK3のうち対応する1つをラッチする。複数のラッチユニット95はラッチ制御信号線96に接続されている。また、複数のラッチユニット95の電源電圧として電圧VDD15（第3の電圧）が複数のラッチユニット95に印加される。電圧VDD15は、後述する電圧VDD30よりも小さく、グランド電圧よりも大きい。例えば、電圧VDD15は1.5Vである。複数のラッチユニット95は、ラッチ制御信号線96の電位が、電源電圧として印加される電圧VDD15以上となったときに複数のクロック信号CK0-CK3をラッチする。
　カウンタ94は、ラッチ部93の1つのラッチユニット95から出力される信号に基づいて計数（カウント）を行う。本実施形態では、カウンタ94は、クロック信号CK0が入力されるラッチユニット95から出力される、クロック信号CK0と同等の信号に基づいて計数を行う。図2では、カウンタ94が計数を行った結果であるカウント値を保持する回路は示されていない。例えば、ラッチ機能を有するカウンタをカウンタ94として用いることにより、カウンタ94がカウント値の保持回路を兼ねてもよい。
　第1のスイッチSW1と第2のスイッチSW2とはPMOSトランジスタで構成されている。また、第3のスイッチSW3はNMOSトランジスタで構成されている。
　第1のスイッチSW1のゲートは選択回路92に接続されている。選択回路92から出力された第1の制御信号Vsw1が第1のスイッチSW1のゲートに入力される。第1のスイッチSW1のドレインは第2のスイッチSW2のソースと容量C1の第1端とに接続されている。
　第1のスイッチSW1は、第1の制御信号Vsw1に基づいて容量C1とラッチ制御信号線96との電気的な接続を制御する。具体的には、第1の制御信号Vsw1のレベルがLowである場合、第1のスイッチSW1はON状態であり、容量C1とラッチ制御信号線96とを電気的に接続する。また、第1の制御信号Vsw1のレベルがHighである場合、第1のスイッチSW1はOFF状態であり、容量C1とラッチ制御信号線96との電気的な接続を解除する。
　第2のスイッチSW2のゲートはタイミング制御部7に接続されている。タイミング制御部7は、第2のスイッチSW2を制御する第2の制御信号Vsw2を出力する。タイミング制御部7から出力された第2の制御信号Vsw2が第2のスイッチSW2のゲートに入力される。第2のスイッチSW2のソースは、電圧VDD30を出力する、図示されていない電圧源に接続されている。電圧源から出力された電圧VDD30が第2のスイッチSW2のソースに印加される。例えば、電圧VDD30は3.0Vである。第2のスイッチSW2のドレインは、容量C1の第1端と第1のスイッチSW1のソースとに接続されている。
　第2のスイッチSW2は、電圧VDD30を出力する電圧源と容量C1との電気的な接続を制御することにより、電圧VDD30（第1の電圧）と容量C1との電気的な接続を制御する。具体的には、第2の制御信号Vsw2のレベルがLowである場合、第2のスイッチSW2はON状態であり、電圧VDD30と容量C1とを電気的に接続する。また、第2の制御信号Vsw2のレベルがHighである場合、第2のスイッチSW2はOFF状態であり、電圧VDD30と容量C1との電気的な接続を解除する。
　容量C1は、第1端と第2端とを有する容量である。電圧源から出力された電圧VDD30が、第2のスイッチSW2を介して容量C1に印加される。容量C1の第2端は、グランド電圧が供給されるグランド端子に接続されている。グランド電圧が容量C1の第2端に印加される。以下では、容量C1の容量値とラッチ制御信号線96の負荷容量CLの容量値とが同じであると仮定して説明する。負荷容量CLは、配線またはトランジスタなどに付加される寄生容量である。
　第3のスイッチSW3のゲートはタイミング制御部7に接続されている。タイミング制御部7は、第3のスイッチSW3を制御する第3の制御信号Vsw3を出力する。タイミング制御部7から出力された第3の制御信号Vsw3が第3のスイッチSW3のゲートに入力される。第3のスイッチSW3のドレインは第1のスイッチSW1のドレインとラッチ制御信号線96とに接続されている。第3のスイッチSW3のソースはグランド端子に接続されている。グランド電圧が第3のスイッチSW3のソースに印加される。
　第3のスイッチSW3は、グランド端子とラッチ制御信号線96との電気的な接続を制御することにより、グランド電圧（第2の電圧）とラッチ制御信号線96との電気的な接続を制御する。具体的には、第3の制御信号Vsw3のレベルがHighである場合、第3のスイッチSW3はON状態であり、グランド電圧とラッチ制御信号線96とを電気的に接続する。また、第3の制御信号Vsw3のレベルがLowである場合、第3のスイッチSW3はOFF状態であり、グランド電圧とラッチ制御信号線96との電気的な接続を解除する。
　第3のスイッチSW3のソースと容量C1の第2端とに印加されるグランド電圧は、所定の電圧源が出力する所定の電圧であって、電圧VDD15よりも小さい電圧であってもよい。第1のスイッチSW1と、第2のスイッチSW2と、第3のスイッチSW3とを用いてADC9内の電気的な接続を制御することによって、構成をより簡単にすることができる。
　次に、ADC9の動作を説明する。図4は、ADC9の動作例を示している。図4では、参照信号RAMPと、画素信号Vpixと、比較信号Vcoと、第1の制御信号Vsw1と、第2の制御信号Vsw2と、第3の制御信号Vsw3と、容量C1の第1端の電圧Vc1と、ラッチ制御信号線96の電位Vlatと、クロック信号CK0-CK3と、信号Latch0-Latch3と、カウント値とが示されている。信号Latch0-Latch3は、クロック信号CK0-CK3が入力された4つのラッチユニット95の内部における信号の状態を示している。図4の横方向が時間を示している。また、カウント値を除く各信号について、図4の縦方向が電圧を示している。
　タイミングT1よりも前では、比較信号VcoのレベルはLowである。このため、選択回路92はHighレベルの第1の制御信号Vsw1を出力する。このため、第1のスイッチSW1はOFF状態であり、容量C1とラッチ制御信号線96との電気的な接続は解除されている。
　また、タイミングT1よりも前では、第2の制御信号Vsw2のレベルはLowである。このため、第2のスイッチSW2はON状態であり、電圧VDD30と容量C1とを電気的に接続している。これによって、電圧VDD30が容量C1の第1端に印加されるため、容量C1の第1端の電圧Vc1は電圧VDD30である。
　また、タイミングT1よりも前では、第3の制御信号Vsw3のレベルはHighである。このため、第3のスイッチSW3はON状態であり、グランド電圧とラッチ制御信号線96とを電気的に接続する。これによって、グランド電圧がラッチ制御信号線96に印加されるため、ラッチ制御信号線96の電位Vlatはグランド電圧（GND）である。
　タイミングT1で参照信号生成部3が参照信号RAMPの生成を開始するとともに、比較器91が参照信号RAMPと画素信号Vpixとの比較を開始する。タイミングT1では、参照信号RAMPのレベルは画素信号Vpixのレベルよりも大きい。
　また、タイミングT1で第2の制御信号Vsw2のレベルがLowからHighに変化する。このため、第2のスイッチSW2はOFF状態となり、電圧VDD30と容量C1との電気的な接続を解除する。容量C1の第1端の電圧Vc1は電圧VDD30に保たれる。
　また、タイミングT1で第3の制御信号Vsw3のレベルがHighからLowに変化する。このため、第3のスイッチSW3はOFF状態となり、グランド電圧とラッチ制御信号線96との電気的な接続を解除する。ラッチ制御信号線96の電位Vlatはグランド電圧（GND）に保たれる。
　タイミングT1以降、参照信号RAMPは時間の経過とともに減少する。また、クロック生成部4から出力されたクロック信号CK0-CK3がラッチ部93の複数のラッチユニット95に入力される。クロック信号CK0が入力されたラッチユニット95は、入力されたクロック信号CK0をカウンタ94のカウントクロックとして出力する。カウンタ94は、ラッチユニット95から出力された信号に基づいて計数を行う。クロック信号CK0の立上りのタイミングでカウンタ94のカウント値が増加する。
　タイミングT2で参照信号RAMPのレベルが画素信号Vpixのレベルよりも小さくなったとき、すなわち画素信号Vpixと参照信号RAMPとのレベルの大きさの関係が入れ替わったとき、比較器91はHighレベルの比較信号Vcoを出力する。つまり、比較信号VcoのレベルがLowからHighに変化する。
　これによって、選択回路92はLowレベルの第1の制御信号Vsw1を出力する。このため、第1のスイッチSW1はON状態となり、容量C1とラッチ制御信号線96とを電気的に接続する。このとき、ラッチ制御信号線96の電位Vlatは、グランド電圧（GND）から、容量C1の第1端の電圧Vc1すなわち電圧VDD30とグランド電圧（GND）との中間の電圧すなわち電圧VDD15となる。複数のラッチユニット95の電源電圧が電圧VDD15であるので、ラッチ制御信号線96の電位Vlatが電圧VDD15となることで、複数のラッチユニット95は複数のクロック信号CK0-CK3をラッチする。ラッチ制御信号線96の電位Vlatの変化の詳細については後述する。
　カウンタ94は、複数のラッチユニット95がクロック信号CK0-CK3をラッチすることで、カウント値をラッチする。
　上記のように、容量C1とラッチ制御信号線96との電気的な接続が解除されているときのみ、電圧VDD30が容量C1に印加されるとともにグランド電圧がラッチ制御信号線96に印加される。また、選択回路92は、比較器91において所定の条件が満たされ、比較信号Vcoが生成されたときのみ、容量C1とラッチ制御信号線96とを電気的に接続する第1の制御信号Vsw1を出力する。これによって、タイミングT2でラッチ制御信号線96の電位Vlatが電圧VDD15となる。すなわち、容量C1とラッチ制御信号線96とが電気的に接続されたとき、ラッチ制御信号線96の電位が複数のラッチユニット95の電源電圧以上となる。このため、タイミングT2で複数のラッチユニット95が複数のクロック信号CK0-CK3をラッチする。
　図4に示す動作では、タイミングT1で、第2のスイッチSW2はOFF状態となり、電圧VDD30と容量C1との電気的な接続を解除する。また、図4に示す動作では、タイミングT1で、第3のスイッチSW3はOFF状態となり、グランド電圧とラッチ制御信号線96との電気的な接続を解除する。第2のスイッチSW2がOFF状態となるタイミングと、第3のスイッチSW3がOFF状態となるタイミングとは、比較信号VcoのレベルがLowからHighとなるタイミングT2以前のタイミングであればよい。
　図5A及び図5Bは、ラッチ制御信号線96の電位Vlatの変化を示している。図5Aは、第1の制御信号Vsw1のレベルがHighであるときのラッチ制御信号線96の電位Vlatの状態を示している。第1の制御信号Vsw1のレベルがHighであるため、第1のスイッチSW1はOFF状態である。このため、容量C1とラッチ制御信号線96とは電気的に接続されていない。前述したように、電圧VDD30が容量C1に印加される。電圧VDD30が3Vであるため、容量C1の容量値をC1と表すと、容量C1の電荷量Q1はC1×3Vである。
　また、前述したように、グランド電圧がラッチ制御信号線96に印加される。このため、ラッチ制御信号線96の負荷容量CLの容量値をCLと表すと、負荷容量CLの電荷量QLはCL×0Vである。
　図5Bは、第1の制御信号Vsw1のレベルがLowであるときのラッチ制御信号線96の電位Vlatの状態を示している。第1の制御信号Vsw1のレベルがLowであるため、第1のスイッチSW1はON状態である。このため、容量C1とラッチ制御信号線96とが電気的に接続される。このとき、容量C1の電荷とラッチ制御信号線96の負荷容量CLの電荷とが各容量の容量値の比に応じて移動する。
　電荷が移動した結果、ラッチ制御信号線96の電位Vlatは、(Q1+QL)/(C1+CL)となる。本例では、容量C1の容量値とラッチ制御信号線96の負荷容量CLの容量値とが等しい。このため、容量C1の電荷量Q1と負荷容量CLの電荷量QLとが等しくなるように電荷が移動する。これによって、ラッチ制御信号線96の電位Vlatは1.5Vとなる。
　固体撮像装置100における構成のうち、垂直走査回路5と、水平走査回路6と、タイミング制御部7とは、固体撮像装置100の特徴的な効果を得るために必須の構成ではない。また、ADC9における構成のうちカウンタ94は、固体撮像装置100の特徴的な効果を得るために必須の構成ではない。
　本実施形態によれば、AD変換回路は、時間の経過とともに増加または減少する参照信号RAMPを生成する参照信号生成部3と、アナログ信号（画素信号Vpix）と参照信号RAMPとを比較し、参照信号RAMPがアナログ信号に対して所定の条件を満たすタイミングで比較信号を生成する比較器91と、互いに位相の異なる複数のクロック信号CK0-CK3を生成するクロック生成部4と、複数のクロック信号CK0-CK3に対応する複数のラッチユニット95を有し、複数のラッチユニット95の各々は複数のクロック信号CK0-CK3のうち対応する1つをラッチするラッチ部93と、第1の電圧（電圧VDD30）が印加される容量C1と、第1の電圧よりも小さい第2の電圧（グランド電圧）が印加され、複数のラッチユニット95に接続されたラッチ制御信号線96と、制御信号（第1の制御信号Vsw1）に基づいて容量C1とラッチ制御信号線96との電気的な接続を制御する第1のスイッチSW1と、比較信号Vcoが生成されたときのみ、容量C1とラッチ制御信号線96とを電気的に接続する制御信号を出力する選択回路92と、を有する。第1の電圧よりも小さく第2の電圧よりも大きい第3の電圧（電圧VDD15）が複数のラッチユニット95に電源電圧として印加される。容量C1とラッチ制御信号線96とが電気的に接続されたとき、ラッチ制御信号線96の電位が第3の電圧以上となる。容量C1とラッチ制御信号線96との電気的な接続が解除されているときのみ、第1の電圧が容量C1に印加されるとともに第2の電圧がラッチ制御信号線96に印加される。複数のラッチユニット95は、ラッチ制御信号線96の電位が第3の電圧以上となったときに複数のクロック信号CK0-CK3をラッチする。
　また、本実施形態によれば、固体撮像装置100は、光電変換素子を有し、画素信号Vpixを出力する複数の画素8が行列状に配置された画素部1と、上記のAD変換回路（参照信号生成部3、クロック生成部4、ADC9）と、を有する。参照信号生成部3とクロック生成部4とを除くAD変換回路の構成が複数の画素8の配列の1列または複数列ごとに設けられている。
　本実施形態では、選択回路92が比較器91の負荷となる。選択回路92は、1つの素子（インバータ回路97）だけで構成することができる。このため、複数のラッチユニット95が比較器91の負荷となる場合と比較して、比較器91の負荷を小さくすることが可能となる。比較器91は大きな負荷を駆動する必要がないため、比較信号Vcoが反転するタイミングで大きな電流は流れない。
　また、容量C1とラッチ制御信号線96との電気的な接続が解除されているときのみ、電圧VDD30とグランド電圧とが印加される。つまり、容量C1とラッチ制御信号線96とが電気的に接続されているときには、電圧VDD30とグランド電圧とがラッチ制御信号線96から電気的に切り離されている。ラッチ制御信号線96の電圧は、その負荷容量CLと容量C1との間の電荷の移動により、グランド電圧から複数のラッチユニット95の電源電圧以上の電圧に変化することができる。このため、容量C1とラッチ制御信号線96とが電気的に接続されたときに流れる電流が他の列のADC9に流れにくくすることが可能となる。
　以上のことから、ADC9に流れる電流が他の列のADC9の電源電圧に与える影響を低減することができる。つまり、電源電圧の変動に起因するラッチタイミングのずれを低減することができる。したがって、AD変換による誤差の少ない良好な画像を得ることができる。
　第1のスイッチSW1は選択回路92と複数のラッチユニット95との間に配置されている。第1のスイッチSW1と選択回路92との距離が、複数のラッチユニット95のうち選択回路92に最も近いラッチユニット95（図2ではクロック信号CK3が入力されるラッチユニット95）と選択回路92との距離よりも小さいことが望ましい。これによって、選択回路92と第1のスイッチSW1との間の配線を短くすることができる。つまり、第1のスイッチSW1のスイッチング動作によって流れる電流を小さくすることができる。したがって、ADC9に流れる電流が他の列のADC9の電源電圧に与える影響をより低減することができる。第1のスイッチSW1と選択回路92との距離をより小さくするために、第1のスイッチSW1と選択回路92との距離と、第1のスイッチSW1と複数のラッチユニット95のうち選択回路92に最も近いラッチユニット95との距離の和が、選択回路92と複数のラッチユニット95のうち選択回路92に最も近いラッチユニット95との距離になるべく近いことが望ましい。
　容量C1の容量値とラッチ制御信号線96の負荷容量CLの容量値とが同じでなくてもよい。容量C1の容量値は、容量C1とラッチ制御信号線96とが電気的に接続されたとき、ラッチ制御信号線96の電位Vlatが電圧VDD15以上となる値に設定されていればよい。具体的には、容量C1の容量値は、ラッチ制御信号線96の負荷容量CLの容量値以上の値であればよい。複数のラッチユニット95の電源電圧が電圧VDD15よりも小さい場合には、容量C1の容量値をより小さくすることが可能である。
　複数のラッチユニット95の配置は、図2に示す配置に限らない。ADC9は、図6に示すADC9aであってもよい。ADC9aでは、複数のラッチユニット95がラッチ制御信号線96を中心にして対称に配置されている。上記以外の点については図2に示すADC9と同様である。
　また、複数のラッチユニット95の個数は、4個に限らない。複数のラッチユニット95の個数は2個以上であれば良い。2進数を扱うため、複数のラッチユニット95の数は、2の累乗であることが望ましい。これによって、後段のデジタル回路（図示していない画像処理回路など）がデジタル信号を処理しやすくなる。
　また、容量C1と負荷容量CLとがグランド端子に共通に接続されるようにしてもよい。図7A及び図7Bは、容量C1と負荷容量CLとの各々とグランド端子との接続を示している。図7Aでは、容量C1と負荷容量CLとがグランド端子に共通に接続されている。図7Aに示すように、第1のスイッチSW1を通った電流は負荷容量CLを通って容量C1に流れる。このため、グランド端子に流れる電流が低減する。
　図7Bでは、容量C1と負荷容量CLとが異なるグランド端子に接続されている。このため、容量C1とグランド端子との間で電流が流れると共に、負荷容量CLとグランド端子との間で電流が流れる。グランド端子に電流が流れると、グランド配線の配線抵抗により、グランド電圧が変動する。
　図7Aに示すように容量C1と負荷容量CLとをグランド端子に共通に接続することによって、第1のスイッチSW1が容量C1とラッチ制御信号線96とを接続するタイミングでグランド端子に流れる電流を低減することができる。これによって、電源電圧の変動に加えて、グランド電圧の変動を低減することができる。つまり、より良好な画像を得ることができる。図7Aに示すように容量C1と負荷容量CLとをグランド端子に共通に接続するために、ラッチ制御信号線96を、容量C1の一端が接続されるグランド配線などでガードリングしてもよい。ラッチ制御信号線96をガードリングするグランド配線とラッチ制御信号線96との間に負荷容量CLが形成される。
　次に、本実施形態の変形例を説明する。
（第1の変形例）
　図8は、第1の変形例によるADC9bの構成例を示している。図2に示すADC9は、図8に示すADC9bであってもよい。ADC9bでは、第3のスイッチSW3が選択回路92からの第1の制御信号Vsw1によって制御される。
　第3のスイッチSW3のゲートは選択回路92に接続されている。選択回路92から出力された第1の制御信号Vsw1が第3のスイッチSW3のゲートに入力される。第1の制御信号Vsw1のレベルがHighである場合、第3のスイッチSW3はON状態であり、グランド電圧とラッチ制御信号線96とを電気的に接続する。また、第1の制御信号Vsw1のレベルがLowである場合、第3のスイッチSW3はOFF状態であり、グランド電圧とラッチ制御信号線96との電気的な接続を解除する。上記以外の点については、図2に示すADC9と同様である。
　図9は、ADC9bの動作例を示している。図9では、参照信号RAMPと、画素信号Vpixと、比較信号Vcoと、第1の制御信号Vsw1と、第2の制御信号Vsw2と、容量C1の第1端の電圧Vc1と、ラッチ制御信号線96の電位Vlatとが示されている。図9の横方向が時間を示している。また、図9の縦方向が電圧を示している。
　タイミングT1からタイミングT2まで、選択回路92が出力する第1の制御信号Vsw1のレベルはHighである。このため、第3のスイッチSW3はON状態であり、グランド電圧とラッチ制御信号線96とを電気的に接続する。これによって、グランド電圧がラッチ制御信号線96に印加されるため、ラッチ制御信号線96の電位Vlatはグランド電圧（GND）である。
　タイミングT2で選択回路92はLowレベルの第1の制御信号Vsw1を出力する。このため、第1のスイッチSW1はON状態となり、容量C1とラッチ制御信号線96とを電気的に接続する。同時に、第3のスイッチSW3はOFF状態となり、グランド電圧とラッチ制御信号線96との電気的な接続を解除する。
　このとき、ラッチ制御信号線96の電位Vlatは、グランド電圧（GND）から、容量C1の第1端の電圧Vc1すなわち電圧VDD30とグランド電圧（GND）との中間の電圧すなわち電圧VDD15となる。上記以外の点については、図4に示す動作と同様である。
　ADC9bでは、比較器91が比較を開始してから比較信号Vcoが反転するまでの間、ラッチ制御信号線96がフローティングにならない。すなわち、ラッチ制御信号線96がどこにも接続されていない状態にならない。このため、ノイズに対する耐性を高くすることができる。つまり、ラッチ制御信号線96にノイズが重畳してもラッチ部93が誤動作しないようにすることができる。同様に、比較信号Vcoが反転するタイミングT2で第2のスイッチSW2がOFF状態からON状態になるようにしてもよい。これによって、比較器91が比較を開始してから比較信号Vcoが反転するまでの間、容量C1がフローティングにならない。つまり、容量C1にノイズが重畳してもラッチ部93が誤動作しないようにすることができる。
(第2の変形例)
　図10は、第2の変形例によるADC9cの構成例を示している。図2に示すADC9は、図10に示すADC9cであってもよい。ADC9cでは、選択回路92が選択回路92aに変更されている。選択回路92aは、比較器91から出力された比較信号Vcoに基づいて、第1のスイッチSW1を制御する第1の制御信号Vsw1と、第3のスイッチSW3を制御する第3の制御信号Vsw3とを生成する。
　図11は、選択回路92aの構成例を示している。図11に示すように、選択回路92aはインバータ回路97と遅延回路98とを有する。インバータ回路97は、比較信号Vcoを反転することによって第3の制御信号Vsw3を生成し、生成された第3の制御信号Vsw3を出力する。遅延回路98は、インバータ回路97から出力された第3の制御信号Vsw3に所定量の遅延を与え、第1の制御信号Vsw1として出力する。
　図12は、ADC9cの動作例を示している。図12では、参照信号RAMPと、画素信号Vpixと、比較信号Vcoと、第1の制御信号Vsw1と、第2の制御信号Vsw2と、第3の制御信号Vsw3と、容量C1の第1端の電圧Vc1と、ラッチ制御信号線96の電位Vlatとが示されている。図12の横方向が時間を示している。また、図12の縦方向が電圧を示している。
　タイミングT2で参照信号RAMPのレベルが画素信号Vpixのレベルよりも小さくなったとき、すなわち画素信号Vpixと参照信号RAMPとのレベルの大きさの関係が入れ替わったとき、比較器91はHighレベルの比較信号Vcoを出力する。つまり、比較信号VcoのレベルがLowからHighに変化する。
　これによって、選択回路92aはLowレベルの第3の制御信号Vsw3を出力する。このため、第3のスイッチSW3はOFF状態となり、グランド電圧とラッチ制御信号線96との電気的な接続を解除する。さらに、所定の遅延時間Tdelayが経過したタイミングT3で、選択回路92aはLowレベルの第1の制御信号Vsw1を出力する。このため、第1のスイッチSW1はON状態となり、容量C1とラッチ制御信号線96とを電気的に接続する。このとき、ラッチ制御信号線96の電位Vlatは、グランド電圧（GND）から、容量C1の第1端の電圧Vc1すなわち電圧VDD30とグランド電圧（GND）との中間の電圧すなわち電圧VDD15となる。上記以外の点については、図4に示す動作と同様である。
　ADC9cでは、第1のスイッチSW1と第3のスイッチSW3とが異なるタイミングでON状態になる。これによって、第1のスイッチSW1と第3のスイッチSW3とを貫通して流れる電流を低減することができる。このため、AD変換による誤差のより少ない良好な画像を得ることができる。
　以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。本発明は前述した説明によって限定されることはなく、添付の請求の範囲によってのみ限定される。
　上記実施形態に係るAD変換回路によれば、選択回路が比較器の負荷となるため、複数のラッチユニットが比較器の負荷となる場合と比較して、比較器の負荷を小さくすることが可能となる。また、容量とラッチ制御信号線との電気的な接続が解除されているときのみ、第1の電圧と第2の電圧とが印加される。つまり、容量とラッチ制御信号線とが電気的に接続されているときには、第1の電圧と第2の電圧とがラッチ制御信号線から電気的に切り離されている。このため、容量とラッチ制御信号線とが電気的に接続されたときに流れる電流が外部に与える影響を低減することが可能となる。したがって、電源電圧の変動に起因するラッチタイミングのずれを低減することができる。
　1　画素部
　2　ADC部
　3　参照信号生成部
　4　クロック生成部
　5　垂直走査回路
　6　水平走査回路
　7　タイミング制御部
　8　画素
　9，9a，9b，9c　ADC
　91　比較器
　92，92a　選択回路
　93　ラッチ部
　94　カウンタ
　95　ラッチユニット
　96　ラッチ制御信号線
　97　インバータ回路
　98　遅延回路
　100　固体撮像装置
　SW1　第1のスイッチ
　SW2　第2のスイッチ
　SW3　第3のスイッチ
　C1　容量

Claims (5)

  1. 　時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    　アナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たすタイミングで比較信号を生成する比較器と、
    　互いに位相の異なる複数のクロック信号を生成するクロック生成部と、
    　前記複数のクロック信号に対応する複数のラッチユニットを有し、前記複数のラッチユニットの各々は前記複数のクロック信号のうち対応する1つをラッチするラッチ部と、
    　第1の電圧が印加される容量と、
    　前記第1の電圧よりも小さい第2の電圧が印加され、前記複数のラッチユニットに接続されたラッチ制御信号線と、
    　制御信号に基づいて前記容量と前記ラッチ制御信号線との電気的な接続を制御する第1のスイッチと、
    　前記比較信号が生成されたときのみ、前記容量と前記ラッチ制御信号線とを電気的に接続する前記制御信号を出力する選択回路と、
    　を有し、
    　前記第1の電圧よりも小さく前記第2の電圧よりも大きい第3の電圧が前記複数のラッチユニットに電源電圧として印加され、
    　前記容量と前記ラッチ制御信号線とが電気的に接続されたとき、前記ラッチ制御信号線の電位が前記第3の電圧以上となり、
    　前記容量と前記ラッチ制御信号線との電気的な接続が解除されているときのみ、前記第1の電圧が前記容量に印加されるとともに前記第2の電圧が前記ラッチ制御信号線に印加され、
    　前記複数のラッチユニットは、前記ラッチ制御信号線の電位が前記第3の電圧以上となったときに前記複数のクロック信号をラッチする
    　AD変換回路。
  2. 　前記第1のスイッチと前記選択回路との距離が、前記複数のラッチユニットのうち前記選択回路に最も近いラッチユニットと前記選択回路との距離よりも小さい
    　請求項1に記載のAD変換回路。
  3. 　前記第1の電圧と前記容量との電気的な接続を制御する第2のスイッチと、
    　前記第2の電圧と前記ラッチ制御信号線との電気的な接続を制御する第3のスイッチと、
    　をさらに有する
    　請求項1または請求項2に記載のAD変換回路。
  4. 　前記複数のラッチユニットの数は、2の累乗である
    　請求項1から請求項3のいずれか一項に記載のAD変換回路。
  5. 　光電変換素子を有し、画素信号を出力する複数の画素が行列状に配置された画素部と、
    　請求項1に記載のAD変換回路と、
    　を有し、
    　前記参照信号生成部と前記クロック生成部とを除く前記AD変換回路の構成が前記複数の画素の配列の1列または複数列ごとに設けられている
    　固体撮像装置。
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