WO2022270166A1 - 光電変換装置、カメラモジュール、内視鏡、内視鏡システム、および、機器 - Google Patents

光電変換装置、カメラモジュール、内視鏡、内視鏡システム、および、機器 Download PDF

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和憲 松山
紀之 識名
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キヤノン株式会社
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    • A61B1/05—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances characterised by the image sensor, e.g. camera, being in the distal end portion
    • A61B1/051—Details of CCD assembly

Definitions

  • the present invention relates to photoelectric conversion devices, camera modules, endoscopes, endoscope systems, and equipment.
  • Non-Patent Document 1 discloses an ultra-compact digital image sensor that includes a successive approximation AD converter in a photoelectric conversion device and outputs a digital signal.
  • Non-Patent Document 1 the readout controller controls the imaging operation and the horizontal transfer operation, and the AD conversion controller controls the AD converter, using the clocks output by the ring oscillator.
  • AD conversion must operate synchronously with the horizontal transfer operation, and in order to maintain a synchronous control relationship between the readout controller and the AD conversion controller, the number of clock buffers for timing control provided in the circuit increases. , the circuit scale can be large. Moreover, power consumption increases as the number of clock buffers increases.
  • An object of the present invention is to provide a technique that suppresses increases in circuit scale and power consumption due to clock control and that is advantageous for miniaturization of photoelectric conversion devices.
  • a photoelectric conversion device provides a pixel array in which a plurality of pixels are arranged in a plurality of rows and a plurality of columns; a control unit; a horizontal transfer unit for sequentially outputting analog signals output from the plurality of columns of the pixel array; an AD conversion unit for converting the analog signals output from the horizontal transfer unit into digital signals;
  • a photoelectric conversion device including: a first clock generation unit that generates a clock signal for controlling the operation of a drive control unit; and a second clock generation unit that generates a clock signal for controlling the horizontal transfer unit and the AD conversion unit wherein the clock tree to which the clock signal is distributed from the first clock generation section and the clock tree to which the clock signal is distributed from the second clock generation section constitute separate clock trees.
  • the present invention it is possible to suppress an increase in circuit scale and power consumption due to clock control, and to provide a technology that is advantageous for downsizing a photoelectric conversion device.
  • FIG. 1 is a diagram showing a configuration example of a photoelectric conversion device of this embodiment
  • FIG. FIG. 2 is a diagram showing a configuration example of a pixel of the photoelectric conversion device in FIG. 1
  • FIG. 2 is a diagram showing a configuration example of a horizontal transfer unit of the photoelectric conversion device of FIG. 1
  • FIG. 2 is a diagram showing an example of output data in one horizontal transfer period of the photoelectric conversion device in FIG. 1
  • FIG. 2 is a timing chart in horizontal transfer of the photoelectric conversion device of FIG. 1;
  • FIG. 2 is a diagram showing a configuration example of an AFE of the photoelectric conversion device in FIG. 1;
  • FIG. 2 is a diagram showing a configuration example of an AD conversion unit of the photoelectric conversion device in FIG. 1;
  • FIG. 2 is a timing chart in AFE of the photoelectric conversion device of FIG. 1;
  • FIG. 2 is a diagram showing a layout example of the photoelectric conversion device in FIG. 1;
  • FIG. 3 is a diagram showing a modification of the pixels in FIG. 2;
  • FIG. 4 is a diagram showing a modification of the horizontal transfer unit in FIG. 3;
  • FIG. 2 is a diagram showing a modification of the photoelectric conversion device in FIG. 1;
  • FIG. 12B is a diagram showing a layout example of the photoelectric conversion device of FIG. 12A;
  • FIG. 2 is a diagram showing a configuration example of a camera module including the photoelectric conversion device of FIG. 1, an endoscope using the camera module, and an endoscope system;
  • FIG. 2 is a diagram showing a configuration example of a device including the photoelectric conversion device of FIG. 1;
  • FIG. 1 is a block diagram showing a schematic configuration of a photoelectric conversion device 100 according to this embodiment.
  • the photoelectric conversion device 100 includes a pixel array 101, a drive control section 102, a horizontal transfer section 104, an analog front end (AFE) 105, a digital signal processing section (DSP) 107, and an output section 108.
  • AFE analog front end
  • DSP digital signal processing section
  • a plurality of pixels 201 are arranged in a plurality of rows and columns in the pixel array 101 .
  • a drive control unit 102 drives the pixel array 101 .
  • the horizontal transfer unit 104 sequentially outputs analog signals output from the columns of the pixel array 101 through the vertical signal lines 202 to the AFE 105 .
  • the AFE 105 includes an analog amplifier and an AD conversion section, and converts an analog signal output from the horizontal transfer section into a digital signal.
  • the DSP 107 performs digital signal processing on the digital signal output from the AFE 105 .
  • the output unit 108 is an interface for outputting digital data output from the DSP 107 to the outside of the photoelectric conversion device 100 .
  • the photoelectric conversion device 100 further includes a first clock generation unit 103 that generates a clock signal for controlling the operation of the drive control unit 102, and a second clock generation unit 106 that generates a clock signal for controlling the horizontal transfer unit 104 and the AFE 105. and including.
  • the first clock generator 103 controls the drive controller 102 using the first clock signal.
  • the second clock generation section 106 controls the horizontal transfer section 104 and the AFE 105 using the second clock signal and the third clock signal.
  • the first clock generator 103, the second clock generator 106, and their respective clock signals will be described later.
  • FIG. 2 is a configuration example of the pixels 201 arranged in the pixel array 101.
  • FIG. An output node of the pixel 201 is connected to the vertical signal line 202 .
  • the vertical signal line 202 is connected to a constant current source (not shown) and the horizontal transfer section 104 .
  • a pixel 201 includes a photoelectric conversion element 311 , a charge transfer switch 312 , a floating diffusion FD, a reset switch 313 , a signal amplification switch 314 and a row selection switch 315 .
  • the photoelectric conversion element 311 can be an element such as a photodiode PD that generates electric charge according to the amount of light incident on the photoelectric conversion element 311 .
  • the charge transfer switch 312 is arranged between the photoelectric conversion element 311 and the floating diffusion FD.
  • the charge transfer switch 312 can be a transfer transistor for reading the charge accumulated in the photoelectric conversion element 311 .
  • the charge transfer switch 312 is controlled between a conducting (on) state and a non-conducting (off) state by a control signal PTX.
  • the reset switch 313 is arranged between the power supply voltage VDD and the floating diffusion FD.
  • the reset switch 313 can be a reset transistor for supplying the power supply voltage VDD to the floating diffusion FD and resetting the circuit.
  • the reset switch 313 is controlled between a conducting (on) state and a non-conducting (off) state by a control signal PRES.
  • the signal amplification switch 314 can be a source follower transistor that converts the charge accumulated in the floating diffusion FD into a voltage, amplifies it, and outputs it to the vertical signal line 202 as a voltage signal.
  • a control terminal of the signal amplification switch 314 is connected to the floating diffusion FD.
  • the two main terminals of signal amplification switch 314 are connected to power supply voltage VDD and row select switch 315, respectively.
  • the row selection switch 315 is arranged between the output of the signal amplification switch 314 and the vertical signal line 202 .
  • the row select switch 315 may be a transistor for selecting a row for outputting pixel signals.
  • the row selection switch 315 is controlled between a conducting (on) state and a non-conducting (off) state by a control signal PSEL.
  • each pixel 201 for example, after the noise signal (N signal) is read out, the signal signal (S signal) is read out.
  • the charge of the floating diffusion FD after releasing the reset of the floating diffusion FD is read through the signal amplification switch 314 as the N signal.
  • the charge of the photoelectric conversion element 311 is transferred to the floating diffusion FD via the charge transfer switch 312, and the charge transferred from the photoelectric conversion element 311 to the floating diffusion is read out as the S signal via the signal amplification switch 314.
  • the reset noise of the floating diffusion FD is removed.
  • the drive control unit 102 controls the photoelectric conversion device 100 according to control from an external control device (not shown).
  • the drive control unit 102 controls the internal state machine according to serial communication with an external control device, and transitions from the stop state to the imaging state.
  • the drive control unit 102 When entering an imaging state, the drive control unit 102 generates control signals PTX, PRES, and PSEL for the pixel array 101 according to the values of, for example, a horizontal counter and a vertical counter arranged in the drive control unit 102 , and controls the pixels 201 .
  • Control signals PTX, PRES, and PSEL are generated for each row of the pixel array 101, and a slit rolling operation may be performed by controlling reset row scanning and readout row scanning for the pixels 201 in parallel.
  • the drive control unit 102 generates a horizontal transfer control signal and a readout control signal for the horizontal transfer unit 104, an imaging control signal for the AFE 105, and the second clock generation unit 106 according to a horizontal counter, a vertical counter, and a state machine.
  • the horizontal transfer control signal is asserted when imaging of the top row of the pixel array 101 is completed and ready for readout, and is deasserted when the readout operation of the last row is completed.
  • the horizontal transfer control signal can be said to be a signal indicating a period for outputting an analog signal from each pixel 201 of the pixel array 101 .
  • the readout control signal is a signal that controls the output of the N signal and the S signal from the pixel 201 via the vertical signal line 202 .
  • the imaging control signal is a signal indicating an imaging period during which imaging is performed by the pixel array 101, and is asserted when the state machine of the drive control unit 102 is in the imaging state.
  • the imaging control signal is a signal that controls operations of the AFE 105 and the second clock generator 106 .
  • the control of the horizontal counter and the vertical counter of the drive control unit 102 may be, for example, an external synchronization method according to a synchronization signal input from the outside of the photoelectric conversion device 100, or the horizontal counter and the vertical counter operate according to an internally generated synchronization signal.
  • An internal synchronization method may also be used. Considering miniaturization of the photoelectric conversion device 100 for applications such as an endoscope, the internal synchronization method can reduce the number of input terminals.
  • the pixel is driven by the slit rolling operation. However, if the pixel structure is compatible with the global shutter, shutter scanning may be performed for all pixels simultaneously.
  • the horizontal transfer unit 104 converts the pixels 201 output from the pixel array 101 in synchronization with the second clock signal supplied from the second clock generation unit 106 according to the horizontal transfer control signal transferred from the drive control unit 102 .
  • analog signal to the AFE 105 It also has a function of generating a horizontal synchronizing signal indicating one horizontal period and outputting it to the AFE 105 .
  • FIG. 3 is a block diagram showing a configuration example of the horizontal transfer section 104.
  • the horizontal transfer section 104 includes an edge detection circuit 1041 , a horizontal transfer control section 1042 , two sets of vertical signal line selection sections 1043 and an output control section 1044 .
  • the edge detection circuit 1041 detects the edge of the horizontal transfer control signal that the drive control unit 102 outputs analog signals from each pixel 201 of the pixel array 101 and outputs to the horizontal transfer unit 104 .
  • the edge detection circuit 1041 detects an edge of the horizontal transfer control signal, the edge detection circuit 1041 outputs a pulse of one clock width to the horizontal transfer control section 1042 .
  • the horizontal transfer control section 1042 has a shift register that transfers a pulse for each clock.
  • a shift register may have a ring-type circuit configuration in which a plurality of register FFs are connected in series, and the output of the last register among the plurality of register FFs is connected to the input of the first register among the plurality of register FFs. .
  • a logical sum signal of the output pulse of the edge detection circuit 1041 and the signal of the final stage register of the shift register is input to the first stage register of the shift register.
  • the shift register of the horizontal transfer control unit 1042 has a configuration in which a pulse goes around once from the first stage register to the last stage register in one horizontal transfer period for transferring a signal corresponding to one row of the pixel array 101 .
  • one horizontal transfer period includes two horizontal synchronization periods Hblk such as a period for outputting a horizontal synchronization signal and a horizontal blanking period.
  • Hblk is a period during which no signal is output from the pixel 201 .
  • the shift register of the horizontal transfer control unit 1042 can be configured by a shift register that makes one cycle in m period+horizontal synchronization period Hblk (two periods in this embodiment). That is, the number of registers FFs of the shift register of the horizontal transfer control unit 1042 is defined by the number of pixels 201 to which signals are transferred in one horizontal transfer period among the plurality of pixels 201 and the horizontal synchronization period. It can be said that The horizontal transfer control section 1042 is connected to the switch SWT of the vertical signal line selection section 1043 so as to control the read operation of the vertical signal line selection section 1043 according to the pulse position of the shift register.
  • the vertical signal line selection unit 1043 has a memory function of holding the S signal and N signal of the pixel 201 input via the vertical signal line 202 .
  • wiring capacitance between the switch SWT and the switches SWS and SWN can function as a memory.
  • the vertical signal line selection unit 1043 has a function of outputting the S signal and N signal of each column of the pixel array 101 to the AFE 105 during one horizontal transfer period according to the control signal input from the horizontal transfer control unit 1042 .
  • the vertical signal line selection unit 1043 transfers analog signals output from the pixels 201 arranged in one row of the pixel array 101 to the AFE 105 using, for example, two horizontal transfer periods.
  • FIG. 5 shows a timing chart in horizontal transfer.
  • the N signal and the S signal of the first row from the pixel 201 are the vertical signals. They are output on line 202 in sequence.
  • the vertical signal line selection section 1043 holds the N signal and the S signal.
  • the N signal and the S signal are held in the memory N and the memory S of the vertical signal line selection unit 1043, respectively.
  • the held N signal and S signal are sequentially output to the AFE 105 according to the control signal output from the shift register of the horizontal transfer control section 1042 .
  • the pulse goes around once in one horizontal transfer period, so the signals output from the pixels 201 for one row are output to the AFE 105 in one horizontal transfer period.
  • the vertical signal line selection unit 1043 selects a predetermined fixed potential instead of the vertical signal line 202 and the fixed potential is output to the AFE 105 .
  • the output of the first-stage register of the horizontal transfer control unit 1042 is output to the AFE 105 as the horizontal synchronization signal HS.
  • the horizontal transfer section 104 can include at least two sets of vertical signal line selection sections 1043 to transfer analog signals output from the pixels 201 to the AFE 105 in each horizontal transfer period.
  • the two sets of vertical signal line selection units 1043 are controlled by the output control unit 1044 so as to alternately perform readout of signals from the pixels 201 and horizontal transfer for each horizontal transfer period.
  • FIG. 5 shows horizontal transfer operations for the first and second rows.
  • the horizontal transfer unit 104 repeats the above operation until readout scanning of all regions of the pixel array 101 is completed and the horizontal transfer control signal input from the drive control unit 102 is deasserted. Thereby, a signal for one frame image is transferred from the pixel array 101 to the AFE 105 .
  • the horizontal transfer unit 104 can be reset until the horizontal transfer control signal is asserted and transfer of the next frame is started.
  • the AFE 105 performs gain adjustment processing, correlated double sampling processing, and AD conversion processing for converting the analog signals into digital signals on the S and N signals of the analog signals output from the horizontal transfer section 104 .
  • FIG. 6 shows a configuration example of the AFE 105 in this embodiment.
  • the AFE 105 includes an AMP section 1051 , an AD conversion section 1052 and a horizontal synchronization signal delay circuit 1053 .
  • the AMP section 1051 performs correlated double sampling processing and gain adjustment processing on the S signal and N signal transferred from the horizontal transfer section 104 .
  • the gain adjustment process may be performed using a programmable gain amplifier (PGA) that can be adjusted for each set value from a register (not shown).
  • PGA programmable gain amplifier
  • the AMP unit 1051 receives an imaging control signal indicating an imaging period during which imaging is performed by the pixel array 101 transferred from the drive control unit 102, the AMP unit 1051 inputs in synchronization with the second clock signal supplied from the second clock generation unit 106.
  • the analog signal processing result from the horizontal transfer unit 104 is output to the AD conversion unit 1052 .
  • the AD conversion section 1052 performs AD conversion to convert the analog signal transferred from the AMP section 1051 into a digital signal.
  • the AD conversion unit 1052 is a successive approximation type AD conversion unit.
  • the AD conversion section 1052 includes an AD conversion control section 10521 , a sample hold section 10522 , a successive approximation register 10524 , a DAC 10525 and a comparator 10523 .
  • the AD conversion control section 10521 controls the AD conversion operation in the AD conversion section 1052 .
  • the sample hold section 10522 holds the voltage of the analog signal transferred from the AMP section 1051 .
  • the DAC 10525 performs DA conversion based on the output value of the successive approximation register 10524 and the reference voltage. Comparator 10523 compares the output voltage of DAC 10525 and the voltage of sample hold section 10522 .
  • FIG. 8 is a timing chart showing an operation example of the AD conversion section 1052.
  • the AD converter 1052 starts the operation of converting the analog signal into a digital signal based on the imaging control signal transferred from the drive controller 102 . More specifically, upon receiving the imaging control signal, the AD conversion control unit 10521 synchronizes with the third clock signal supplied from the second clock generation unit 106, and controls the sample hold unit 10522, the comparator 10523, the successive approximation Generates control signals for register 10524 . AD conversion processing is thereby started. The operation of AD-converting an analog signal output from one pixel 201 will be described below.
  • the sample hold section 10522 takes in the voltage according to the sampling signal of the AD conversion control section 10521 during the stable period of the analog signal V_IN input from the AMP section 1051 .
  • the horizontal transfer section 104 (and the AMP section 1051) outputs analog signals in synchronization with the second clock signal supplied from the second clock generation section .
  • time T_STBL is the time from the edge of the clock signal that triggers the output of the analog signal in the horizontal transfer unit 104 to the stabilization of the analog signal V_IN output after the AMP unit 1051 processes the analog signal.
  • the sample-and-hold section 10522 needs to capture the analog signal V_IN after a period of time T_STBL or longer has elapsed since the rise of the second clock signal. That is, the AD conversion unit 1052 converts the analog signal output from the horizontal transfer unit 104 in synchronization with the second clock signal supplied from the second clock generation unit 106 to the edge of the clock signal that triggered the output of the analog signal. must be sampled after a predetermined time has elapsed since Therefore, the AD conversion control section 10521 asserts the sampling signal at the timing when the time T_STBL or more has passed from the rise of the second clock. The assertion timing of the sampling signal may be configured to be set by, for example, the external control device described above. When sampling of analog signal V_IN is completed, sample hold section 10522 outputs voltage V_SMPL to comparator 10523 .
  • the successive approximation register 10524 has a function of controlling the voltage output by the DAC 10525 to the comparator 10523 and a function of outputting the AD conversion result according to the SAR control signal supplied from the AD conversion control section 10521 .
  • the successive approximation register 10524 can have a control bit number equal to or greater than the output accuracy of the AD converter 1052 .
  • the number of bits output from the AD converter 1052 is 10 bits and the number of bits of the successive approximation register 10524 is also 10 bits.
  • the successive approximation register 10524 outputs 1 to the MSB and 0 to the rest as an initial value for AD conversion of the analog signal output from each pixel 201, that is, an intermediate value of the maximum output value to the DAC 10525.
  • the DAC 10525 outputs an intermediate voltage V_DAC1 to the comparator 10523 according to the output value of the successive approximation register 10524 .
  • Comparator 10523 compares voltage V_SMPL output from sample hold section 10522 with voltage V_DAC1 output from DAC 10525 in accordance with a comparator control signal output from AD conversion control section 10521 at time T_COMP1.
  • the successive approximation register 10524 sets the MSB to the determined value described above, sets the value of Bits one bit lower than the MSB to 1, and sets the values of other Bits to 0, and generates voltage V_DAC2 to DAC 10525.
  • Comparator 10523 compares sampling voltage V_SMPL with voltage V_DAC2.
  • the digital signal (digital data) output from the AD converter 1052 may be serial data synchronized with the third clock signal or parallel data synchronized with the second clock signal.
  • the comparison result output from the comparator 10523 is output from the successive approximation register 10524 .
  • a clock signal (third clock signal in this embodiment) synchronized with the output digital signal is output from the AFE 105 to the DSP 107 .
  • the horizontal synchronization signal delay circuit 1053 of the AFE 105 delays the horizontal synchronization signal transferred from the horizontal transfer section 104 by the internal delay of the AFE 105 and supplies it to the DSP 107 .
  • AD conversion unit 1052 performs AD conversion.
  • AD conversion is divided into upper Bits and lower Bits, and an amplifier that increases the gain of the input voltage during AD conversion of lower Bits is provided to increase the accuracy of AD conversion of lower Bits.
  • various types of AD conversion such as flash type AD conversion in which a plurality of reference voltages are set and output signals of the AMP unit 1051 are compared in parallel by parallel comparators, pipeline type AD conversion, and delta-sigma type AD conversion are performed. can be used.
  • a system with a small circuit scale may be selected as appropriate for the AD conversion unit 1052.
  • FIG. Further, during the period of the horizontal synchronization period Hblk in which no signal is output from the pixel 201, a digital signal corresponding to a predetermined fixed potential may be output as described above, or, for example, appropriate additional information may be output. good too.
  • the DSP 107 performs various digital processing such as digital gain processing and shading correction processing on the digital signal output from the AD conversion unit 1052 of the AFE 105 .
  • a third clock signal is supplied to the DSP 107 from the second clock generation unit 106 via the AFE 105 including the AD conversion unit 1052, and digital processing is performed on the digital signal in synchronization with the third clock signal.
  • the DSP 107 outputs the processed digital signal to the output unit 108 .
  • the output unit 108 is an interface for outputting a digital signal to the outside of the photoelectric conversion device 100, and can use, for example, differential output such as LVDS.
  • the circuit scale of the photoelectric conversion device 100 can be reduced by using a clock-embedded protocol that requires a small number of pins for the output unit 108, but the present invention is not limited to this.
  • a communication standard such as MIPI or HDMI (registered trademark) may be used for the output unit 108 .
  • the horizontal transfer period is the same cycle for each row, and as shown in FIG. 4, after the signal for the horizontal synchronization period for two periods is output, the digital signal for m pixels is output. .
  • the first clock generator 103 generates a first clock signal that controls the operation of the drive controller 102 .
  • the resolution of the horizontal transfer control signal and the readout control signal that the drive control unit 102 transfers to the horizontal transfer unit 104 is lower than the resolution of the drive pulse when the drive control unit 102 drives the pixel array 101 .
  • the resolution of the imaging control signal that the drive control unit 102 transfers to the second clock generation unit 106 and the AFE 105 is lower than the resolution of the drive pulses that drive the pixel array 101 by the drive control unit 102 . Therefore, as for the operating frequency of the drive control unit 102 , the frequency of the first clock signal is determined by the resolution of the drive pulse that drives the pixel array 101 .
  • the frequency of the first clock signal supplied by the first clock generation unit 103 to the drive control unit 102 so that the drive control unit 102 drives each pixel 201 arranged in the pixel array 101 is set to 5 MHz. do.
  • a second clock generation unit 106 generates a second clock signal and a third clock signal for controlling the operations of the horizontal transfer unit 104 and AFE 105 . More specifically, as described above, the second clock generator 106 generates the second clock signal and supplies it to the horizontal transfer section 104 and the AFE 105 . The second clock generator 106 also generates a third clock signal and supplies it to the AFE 105 . As shown in FIG. 8, the AD conversion section 1052 operating in synchronization with the third clock signal needs to operate at a higher speed than the AMP section 1051 operating in synchronization with the second clock signal.
  • the frequency of the third clock signal supplied from the second clock generation unit 106 to the AD conversion unit 1052 is the frequency of the second clock signal supplied from the second clock generation unit 106 to the horizontal transfer unit 104 and the AMP unit 1051. higher than For example, the frequency of the second clock signal may be 10 MHz and the frequency of the third clock signal may be 120 MHz.
  • the second clock generating section 106 thus supplies clock signals with different frequencies to the horizontal transfer section 104 and the AD converting section 1052 based on the reference clock signal in the second clock generating section 106 .
  • the second clock generation unit supplies the 120 MHz reference clock signal as the third clock signal to the AD conversion unit 1052, and uses the clock signal obtained by dividing the reference clock signal by 12 as the second clock signal for the horizontal transfer unit 104 and the AMP.
  • You may supply to the part 1051.
  • a 10 MHz reference clock signal may be supplied to the horizontal transfer unit 104 and the AMP unit 1051 as the second clock signal, and a clock signal obtained by multiplying the reference clock signal by 12 may be supplied to the AD conversion unit 1052 as the third clock.
  • the reference clock signal in the second clock generator 106 may have a higher frequency than the second clock signal and the third clock signal, and may be divided into desired frequencies.
  • the reference clock signal in the first clock generation section 103 and the second clock generation section 106 may be configured to be input from the outside. Further, for example, the first clock generation section 103 and the second clock generation section 106 may each include an oscillator for generating reference clock signals for supplying the first to third clock signals.
  • the frequency of the third clock signal is higher than the frequencies of the first clock signal and the second clock signal. That is, the frequency of the third clock signal supplied from the second clock generator 106 to the AD converter 1052 is higher than the frequency of the clock signal supplied from the first clock generator 103 to the drive controller 102 . Furthermore, the frequency of the second clock signal is higher than the frequency of the first clock signal. That is, the frequency of the second clock signal supplied from the second clock generation unit 106 to the horizontal transfer unit 104 and the AMP unit 1051 is higher than the frequency of the clock signal supplied from the first clock generation unit 103 to the drive control unit 102 .
  • the frequency of the first clock signal may be the same as the frequency of the second clock signal or the frequency of the third clock signal.
  • the AD conversion section 1052 needs to synchronize the sampling timing of the sample hold section 10522 with the analog signal output by the AMP section 1051 . Therefore, the AD conversion unit 1052 and the second clock generation unit 106 start operating according to the imaging control signal transferred from the drive control unit 102 . Furthermore, the phase relationship between the second clock signal, the third clock signal, the sampling signal, the comparator control signal, and the SAR control signal is aligned with the relationship shown in FIG.
  • the horizontal transfer unit 104 and the AFE 105 are supplied with the first clock signal directly from the first clock generation unit 103 or via the drive control unit 102.
  • the clock tree to which the clock signal is distributed from the first clock generation unit 103 and the clock tree to which the clock signal is distributed from the second clock generation unit 106 constitute different clock trees. ing.
  • FIG. 9 shows the block layout of the photoelectric conversion device 100 and the supplied clock signals.
  • the driving of the pixel array 101 is controlled by the first clock signal supplied from the first clock generation unit 103, and the driving of the horizontal transfer unit 104 and the AFE 105 is supplied from the second clock generation unit 106. It is controlled by a second clock signal and a third clock signal. Further, the start of the operation of the horizontal transfer unit 104 and the AFE 105 is controlled by the horizontal transfer control signal, readout control signal, and imaging control signal transferred from the drive control unit 102, which have low resolution.
  • FIG. 10 shows a configuration example of a pixel group 901 in which two or more adjacent pixels (photoelectric conversion elements 311) share a floating diffusion FD
  • FIG. A configuration example of the transfer unit 1004 is shown.
  • the pixel array 101 includes pixels (photoelectric conversion elements 311) arranged in a matrix of n rows and m columns.
  • K photoelectric conversion elements 311 arranged along the vertical signal line 202 and L photoelectric conversion elements 311 arranged along the row direction form a pixel group 901 sharing one floating diffusion FD.
  • the output nodes of K ⁇ L photoelectric conversion elements 311 are connected to one vertical signal line 202 .
  • a total of eight photoelectric conversion elements 311a to 311h share one floating diffusion FD and are connected to one vertical signal line 202. described as being
  • analog signals can be output from the pixels 201 arranged in one row of the pixel array 101 in one horizontal transfer period.
  • the pixel array 101 has a configuration in which two photoelectric conversion elements 311 share the floating diffusion FD in the row direction, pixels (photoelectric conversion elements 311) arranged in odd columns and Signals to and from pixels (photoelectric conversion elements 311) arranged in even columns must be output in different horizontal transfer periods.
  • the horizontal transfer section 1004 corresponding to the pixel array 101 having the pixel group 901 shown in FIG. 10 has a configuration connected to m/L vertical signal lines 202 as shown in FIG.
  • One horizontal transfer period includes the horizontal synchronization period Hblk and the period for outputting signals from the pixels, as described above. Therefore, in the shift register of the horizontal transfer control unit 1042 of the horizontal transfer unit 1004, the pulse is 1 from the first stage register to the last stage register in m/L period+horizontal synchronization period Hblk (for example, two periods as described above). It has a circular configuration. In this case, the number of multiple register FFs of the shift register may be m/L+2.
  • the number of the plurality of register FFs of the shift register of the horizontal transfer control unit 1042 is the number of pixels 201 to which signals are transferred in one horizontal transfer period among the plurality of pixels 201, the horizontal synchronization period, and the floating and the number of photoelectric conversion elements 311 arranged in the row direction among the photoelectric conversion elements 311a to 311h sharing the diffusion FD.
  • the drive control unit 102 reads a signal from one photoelectric conversion element 311 in the pixel group 901 for each horizontal transfer period.
  • the drive control unit 102 controls transfer control signals to the pixel group 901 and the horizontal transfer unit 1004 so that signals are read out sequentially from the photoelectric conversion elements 311a, 311b, . . . , 311h over eight horizontal transfer periods.
  • the N signal readout control signal 1 and the S signal readout control signal 1 are set in a connected state, and the signals are transferred to the vertical signal line selection unit 1043.
  • a signal is output to the AFE 105 during the horizontal transfer period.
  • the N signal readout control signal 2 and the S signal readout control signal 2 are set in a connected state, and the signals are transferred to the vertical signal line selection unit 1043.
  • a signal is output to the AFE 105 in the next horizontal transfer period.
  • the number of stages of the register FF of the shift register is set to m/L period+horizontal synchronization period Hblk. It is configured so that the balus makes one round.
  • a horizontal transfer section 1004 that operates in the same manner as the horizontal transfer section 104 described above can be configured.
  • first clock generator 103 and the second clock generator 106 respectively generate the first to third clock signals separately.
  • clock signal generation is not limited to the configuration shown in FIG.
  • Photoelectric conversion device 100 may include oscillator 109 , and first clock generation section 103 and second clock generation section 106 may each generate clock signals based on the output of oscillator 109 .
  • FIG. 12A shows a configuration example of a photoelectric conversion device 100 including an oscillator 109
  • FIG. 12B shows a block layout of the photoelectric conversion device 100 and clock signals supplied.
  • the first clock generator 103 and the second clock generator 106 receive the clock signal output by the oscillator 109, and the first clock generator 103 generates the first clock signal and the second clock generator.
  • Unit 106 generates a second clock signal and a third clock signal.
  • the clock tree to which the first clock signal is distributed is different from the clock tree to which the second clock signal and the third clock signal are distributed. It is not necessary for the clock generator 103 and the second clock generator 106 to match.
  • the frequency of the oscillator 109 may be configured to be adjustable by a voltage supplied from an external power supply (not shown). Further, the frequency of the oscillator 109 may be configured to be adjustable by communication from the above-described external control device.
  • the oscillator 109 generates a clock signal of 120 MHz.
  • the first clock generator 103 may divide the 120 MHz clock signal supplied from the oscillator 109 by 12 and output the 10 MHz clock signal as the first clock signal.
  • the second clock generator 106 may divide the 120 MHz clock signal by 12 and output the 10 MHz clock signal as the second clock signal. Further, the second clock generation unit 106 may output the 120 MHz clock signal supplied from the oscillator 109 as it is as the 120 MHz third clock signal.
  • the clock signal output from one oscillator 109 is used as the first clock for controlling each component in the photoelectric conversion device 100.
  • signal, the second clock signal, and the third clock signal are generated, it is difficult for deviation due to clock deviation to occur.
  • the clock tree to which the clock signal is distributed from the first clock generator 103 and the clock tree to which the clock signal is distributed from the second clock generator 106 are There is no need to arrange many clock buffers for timing control. Further, as shown in FIG.
  • the horizontal transfer unit 104 and the AFE 105 operating on the clock tree to which the clock signal is supplied from the second clock generation unit 106 can be arranged relatively close to each other. You can limit the number of buffers. As a result, an increase in circuit scale and power consumption of the photoelectric conversion device 100 due to clock control can be suppressed, and miniaturization of the photoelectric conversion device 100 can be realized.
  • FIG. 13 is a block diagram showing a configuration example of an endoscope system 1300 including an endoscope 1320 using a camera module 1310 having the photoelectric conversion device 100 described above.
  • An endoscope system 1300 includes an endoscope 1320 that includes a camera module 1310 that includes the photoelectric conversion device 100 and a cable 1321 that transmits signals output from the camera module 1310 .
  • the endoscope system 1300 also includes a control device 1330 that is connected to the cable 1321 and that includes a signal processing section 1331 that processes signals output from the camera module 1310 .
  • the endoscope system 1300 can further include a display device 1340 for displaying an image according to a signal output from the camera module 1310 and a light source device 1350 for supplying light when the camera module 1310 takes an image.
  • At least part of the endoscope 1320 including the camera module 1310 and the cable 1321 is inserted into the body cavity and used for observation of the observation target.
  • Camera module 1310 is disposed at end 1324 of endoscope 1320 that is inserted into the body cavity.
  • a camera module 1310 includes the above-described photoelectric conversion device 100 and an optical system 1311 that causes light to enter the photoelectric conversion device 100 .
  • the optical system 1311 includes one or more lenses.
  • an illumination optical system 1352 for irradiating an observation target with light emitted from the light source device 1350 is arranged at the end 1324 of the endoscope 1320 where the camera module 1310 is arranged.
  • the illumination optical system 1352 includes one or more lenses. Light emitted from the light source device 1350 is supplied to an illumination optical system 1352 via an optical path 1351 such as a flexible optical fiber, and illuminates an observation target.
  • the cable 1321 of the endoscope 1320 can have flexibility.
  • the cable 1321 can be deformed in any direction and at any angle by the user operating the operation section 1322 of the endoscope 1320 . This makes it possible to orient the camera module 1310 in a desired direction according to the observation target.
  • a signal transmission line 1323 is arranged on the cable 1321 to transmit a signal output from the camera module 1310 to a signal processing section 1331 of the control device 1330 .
  • Optical path 1351 described above may also pass through cable 1321 .
  • End portion 1324 of endoscope 1320 and cable 1321 are provided with insertion holes for inserting forceps, wires, injection needles, etc. for extracting living tissue to be observed, as well as insertion holes for extracting living tissue.
  • a storage hole or the like for storing an electric scalpel may be provided.
  • the end portion 1324 of the endoscope 1320 and the cable 1321 may be provided with fluid passages for supplying air, water, or liquid to the site to be observed.
  • the control device 1330 includes a control section 1335 for controlling each component of the endoscope system 1300 .
  • the control unit 1335 can be an electronic circuit including a processor (for example, CPU, MPU, ASIC, etc.) that executes software (program) to perform processing.
  • the program is stored in the memory 1332 of the control device 1330, for example, and can be read out and executed by the control unit 1335 by the user operating the user interface 1333 of the control device 1330.
  • the program may be supplied to the control unit 1335 via a network or various storage media such as an external memory.
  • the user interface 1333 may be, for example, a personal computer attached to the endoscope system 1300 or a touch panel. Display device 1340 may also function as part of user interface 1333 .
  • the control unit 1335 transfers setting data of imaging conditions such as exposure conditions in the photoelectric conversion device 100 to the photoelectric conversion device 100 via the signal transmission line 1323 according to the user's operation. Further, the control unit 1335 can function as a signal processing unit 1331 that processes an image signal obtained by the photoelectric conversion device 100 and converts it into data that can be displayed as an image on the display device 1340, for example. In the configuration shown in FIG. 13, a part of the control unit 1335 processes the signal output from the camera module 1310, but the control unit 1335 and the signal processing unit 1331 are arranged independently. may have been Image display data processed by the signal processing unit 1331 may be stored in the memory 1332 of the control device 1330 .
  • the display device 1340 can be, for example, a liquid crystal display.
  • the control device 1330 and the display device 1340 may be wired or wirelessly connected.
  • the display device 1340 can be used to display an image of an observation target according to signals obtained by the photoelectric conversion device 100 .
  • the display device 1340 can set each component included in the endoscope system 1300, such as the imaging conditions of the photoelectric conversion device 100, when observing the subject using the endoscope system 1300. Information and the like may be displayed.
  • the light source device 1350 may be, for example, a light source that emits white light. Also, the light source device 1350 may be a light source that emits red or blue light other than white light. As long as the photoelectric conversion element 311 of the photoelectric conversion device 100 is sensitive to a color, the light emitted from the light source device 1350 is not limited to visible light.
  • the light source device 1350 is configured to emit light of an appropriate wavelength according to the observation target.
  • the light source device 1350 emits light of a set color under the control of the control unit 1335 of the control device 1330. In parallel, the photoelectric conversion device 100 performs imaging under the control of the control unit 1335 of the control device 1330. Thus, an image of the observation target can be obtained.
  • the camera module 1310 can be miniaturized.
  • the end portion 1324 inserted into the body cavity of the endoscope 1320 is miniaturized, and the burden on the subject can be reduced.
  • the miniaturization of the camera module 1310 reduces the space available for the above-described insertion holes, storage holes, fluid passages, and the like. A margin is created, and multi-functionalization of the endoscope 1320 can be realized.
  • FIG. 14 is a schematic diagram illustrating a device 1400 including the photoelectric conversion device 100 of this embodiment.
  • the photoelectric conversion device 100 can be housed in a package 1420 and mounted on the equipment 1400 .
  • the package 1420 can include a base to which the photoelectric conversion device 100 is fixed, and a cover such as glass facing the pixel array 101 of the photoelectric conversion device 100 .
  • the package 1420 can further include bonding members such as bonding wires and bumps that connect terminals provided on the substrate and output terminals provided on the output section 108 of the photoelectric conversion device 100 .
  • the device 1400 may comprise an optical device 1440 , a control device 1450 , a processing device 1460 , a display device 1470 , a storage device 1480 and/or a mechanical device 1490 .
  • Optical device 1440 is, for example, a lens, a shutter, or a mirror.
  • the control device 1450 controls the photoelectric conversion device 100 .
  • the control device 1450 is, for example, a semiconductor device such as an ASIC.
  • the processing device 1460 functions as a signal processing section that processes the signal output from the photoelectric conversion device 100 .
  • the processing device 1460 is a semiconductor device such as a CPU or ASIC for configuring an analog front end (AFE) or digital front end (DFE).
  • the display device 1470 is an EL display device or a liquid crystal display device that displays information (image) obtained by the photoelectric conversion device 100 .
  • the storage device 1480 is a magnetic device or semiconductor device that stores information (images) obtained by the photoelectric conversion device 100 .
  • the storage device 1480 is volatile memory such as SRAM or DRAM, or non-volatile memory such as flash memory or hard disk drive.
  • the mechanical device 1490 has movable parts or propulsion parts such as motors and engines.
  • the signal output from the photoelectric conversion device 100 is displayed on the display device 1470 or transmitted to the outside by a communication device (not shown) included in the device 1400. Therefore, the device 1400 may further include a storage device 1480 and a processing device 1460 in addition to the storage circuit and arithmetic circuit included in the photoelectric conversion device 100 .
  • Mechanical device 1490 may be controlled based on a signal output from photoelectric conversion device 100 .
  • the device 1400 is suitable for electronic devices such as information terminals (for example, smartphones and wearable terminals) and cameras (for example, interchangeable lens cameras, compact cameras, video cameras, surveillance cameras) that have a photographing function.
  • a mechanical device 1490 in the camera can drive components of the optical device 1440 for zooming, focusing and shuttering.
  • a mechanical device 1490 in the camera can move the photoelectric conversion device 100 for anti-shake operation.
  • the device 1400 can be a transportation device such as a vehicle, a ship, or an aircraft.
  • Mechanical device 1490 in transportation equipment can be used as a mobile device.
  • the device 1400 as a transport device is suitable for transporting the photoelectric conversion device 100 or for assisting and/or automating driving (steering) with a photographing function.
  • a processing device 1460 for assisting and/or automating driving (steering) can perform processing for operating a mechanical device 1490 as a mobile device based on information obtained by the photoelectric conversion device 100 .
  • the device 1400 may be a medical device such as an endoscope as described above, a measuring device such as a distance measuring sensor, an analytical device such as an electron microscope, an office device such as a copier, or an industrial device such as a robot. good.
  • a medical device such as an endoscope as described above
  • a measuring device such as a distance measuring sensor
  • an analytical device such as an electron microscope
  • an office device such as a copier
  • an industrial device such as a robot. good.
  • the photoelectric conversion device 100 with a small circuit scale and reduced power consumption is realized. Therefore, the value of the device 1400 including the photoelectric conversion device 100 can be increased. Increasing the value here means adding functions, improving performance, improving characteristics, improving reliability, improving manufacturing yields, reducing environmental impact, reducing costs, downsizing, and weight reduction. Applicable.
  • the photoelectric conversion device 100 is used in the device 1400, the value of the device can be improved.
  • the photoelectric conversion device 100 is mounted on a transportation device, excellent performance can be obtained when photographing the exterior of the transportation device or measuring the external environment. Therefore, when manufacturing and selling transportation equipment, deciding to mount the semiconductor device according to the present embodiment on the transportation equipment is advantageous for improving the performance of the transportation equipment itself.
  • the photoelectric conversion device 100 is suitable for transportation equipment that uses information obtained by the photoelectric conversion device 100 to assist in driving and/or automatically operate the transportation equipment.

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Abstract

複数の画素が複数の行および複数の列を構成するように配された画素アレイと、前記画素アレイを駆動するための駆動制御部と、前記画素アレイの複数の列からそれぞれ出力されたアナログ信号を順番に出力する水平転送部と、前記水平転送部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換部と、前記駆動制御部の動作を制御するクロック信号を生成する第１クロック生成部と、前記水平転送部および前記ＡＤ変換部を制御するクロック信号を生成する第２クロック生成部と、を含む光電変換装置であって、前記第１クロック生成部からクロック信号が分配されるクロックツリーと、前記第２クロック生成部からクロック信号が分配されるクロックツリーと、が互いに別のクロックツリーを構成している。

Description

光電変換装置、カメラモジュール、内視鏡、内視鏡システム、および、機器
　本発明は、光電変換装置、カメラモジュール、内視鏡、内視鏡システム、および、機器に関するものである。
　近年、内視鏡などの用途に向けた超小型の光電変換装置が開発されている。特許文献１に示される内視鏡システムには、信号ケーブルを介してアナログの画像信号を出力し、光電変換装置の外部でＡＤ変換を行うことによって、光電変換装置の回路規模を小さくすることが示されている。特許文献１の構成では、アナログ信号を長い伝送路を用いて出力するため、出力画像がノイズの影響を受けやすい。一方、非特許文献１には、光電変換装置内に逐次比較型のＡＤ変換器を備え、デジタル信号を出力する超小型デジタルイメージセンサが示されている。
特開２０２０－１９２３２８号公報
Ｍ．Ｗａｅｎｙ他、「Ｕｌｔｒａ　ｓｍａｌｌ　ｄｉｇｉｔａｌ　ｉｍａｇｅ　ｓｅｎｓｏｒ　ｆｏｒ　ｅｎｄｏｓｃｏｐｉｃ　ａｐｐｌｉｃａｔｉｏｎｓ」、２００９年　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ　Ｗｏｒｋｓｈｏｐ会報、（Ｎｏｒｗａｙ）、２００９年３月２６日
　非特許文献１の構成において、リングオシレータが出力したクロックをそれぞれ用いて、読出コントローラが撮像動作と水平転送動作とを制御し、ＡＤ変換コントローラがＡＤ変換器を制御する。ＡＤ変換は、水平転送動作と同期して動作する必要があり、読出コントローラとＡＤ変換コントローラとの制御の同期関係を保つために、回路内に配されるタイミング制御用のクロックバッファ数が増加し、回路規模が大きくなりうる。また、クロックバッファ数が増加すると、消費電力が大きくなってしまう。
　本発明は、クロック制御に起因する回路規模および消費電力の増大を抑制し、光電変換装置の小型化に有利な技術を提供することを目的とする。
　上記課題に鑑みて、本発明の実施形態に係る光電変換装置は、複数の画素が複数の行および複数の列を構成するように配された画素アレイと、前記画素アレイを駆動するための駆動制御部と、前記画素アレイの複数の列からそれぞれ出力されたアナログ信号を順番に出力する水平転送部と、前記水平転送部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換部と、前記駆動制御部の動作を制御するクロック信号を生成する第１クロック生成部と、前記水平転送部および前記ＡＤ変換部を制御するクロック信号を生成する第２クロック生成部と、を含む光電変換装置であって、前記第１クロック生成部からクロック信号が分配されるクロックツリーと、前記第２クロック生成部からクロック信号が分配されるクロックツリーと、が互いに別のクロックツリーを構成していることを特徴とする。
　本発明によれば、クロック制御に起因する回路規模および消費電力の増大を抑制し、光電変換装置の小型化に有利な技術を提供することができる。
　本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。
　添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
本実施形態の光電変換装置の構成例を示す図。 図１の光電変換装置の画素の構成例を示す図。 図１の光電変換装置の水平転送部の構成例を示す図。 図１の光電変換装置の１つの水平転送期間における出力データの例を示す図。 図１の光電変換装置の水平転送におけるタイミング図。 図１の光電変換装置のＡＦＥの構成例を示す図。 図１の光電変換装置のＡＤ変換部の構成例を示す図。 図１の光電変換装置のＡＦＥにおけるタイミング図。 図１の光電変換装置のレイアウト例を示す図。 図２の画素の変形例を示す図。 図３の水平転送部の変形例を示す図。 図１の光電変換装置の変形例を示す図。 図１２Ａの光電変換装置のレイアウト例を示す図。 図１の光電変換装置を備えるカメラモジュール、カメラモジュールを用いた内視鏡、および、内視鏡システムの構成例を示す図。 図１の光電変換装置を備える機器の構成例を示す図。
　以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
　図１～図１４を参照して、本開示の実施形態による光電変換装置について説明する。図１は、本実施形態による光電変換装置１００の概略構成を示すブロック図である。図１に示されるように、光電変換装置１００は、画素アレイ１０１、駆動制御部１０２、水平転送部１０４、アナログフロントエンド（ＡＦＥ）１０５、デジタル信号処理部（ＤＳＰ）１０７、出力部１０８を含む。
　画素アレイ１０１には、複数の画素２０１が複数の行および複数の列を構成するように配されている。駆動制御部１０２は、画素アレイ１０１を駆動する。水平転送部１０４は、画素アレイ１０１の複数の列からそれぞれ垂直信号線２０２を介して出力されたアナログ信号を順番にＡＦＥ１０５へ出力する。ＡＦＥ１０５は、アナログアンプやＡＤ変換部を備え、水平転送部から出力されるアナログ信号をデジタル信号に変換する。ＤＳＰ１０７は、ＡＦＥ１０５から出力されるデジタル信号に対してデジタル信号処理を行う。出力部１０８は、ＤＳＰ１０７から出力されるデジタルデータを光電変換装置１００の外部へ出力するためのインタフェースである。
　光電変換装置１００は、さらに、駆動制御部１０２の動作を制御するクロック信号を生成する第１クロック生成部１０３と、水平転送部１０４およびＡＦＥ１０５を制御するクロック信号を生成する第２クロック生成部１０６と、を含む。第１クロック生成部１０３は、第１クロック信号を用いて駆動制御部１０２を制御する。第２クロック生成部１０６は、第２クロック信号および第３クロック信号を用いて水平転送部１０４およびＡＦＥ１０５を制御する。第１クロック生成部１０３、第２クロック生成部１０６およびそれぞれのクロック信号については後述する。
　図２は、画素アレイ１０１に配される画素２０１の構成例である。画素２０１の出力ノードは、垂直信号線２０２に接続されている。垂直信号線２０２は、定電流源（不図示）および水平転送部１０４に接続されている。
　画素２０１は、光電変換素子３１１、電荷転送スイッチ３１２、フローティングディフュージョンＦＤ、リセットスイッチ３１３、信号増幅スイッチ３１４、行選択スイッチ３１５を含む。光電変換素子３１１は、光電変換素子３１１に入射した光量に応じた電荷を生成する、例えば、フォトダイオードＰＤなどの素子でありうる。
　電荷転送スイッチ３１２は、光電変換素子３１１とフローティングディフュージョンＦＤとの間に配される。電荷転送スイッチ３１２は、光電変換素子３１１に蓄積された電荷を読み出すための転送用トランジスタでありうる。電荷転送スイッチ３１２は、制御信号ＰＴＸによって、導通（オン）状態および非導通（オフ）状態の制御が行われる。
　リセットスイッチ３１３は、電源電圧ＶＤＤとフローティングディフュージョンＦＤとの間に配される。リセットスイッチ３１３は、フローティングディフュージョンＦＤに電源電圧ＶＤＤを供給し、回路をリセットするためのリセット用トランジスタでありうる。リセットスイッチ３１３は、制御信号ＰＲＥＳによって、導通（オン）状態および非導通（オフ）状態の制御が行われる。
　信号増幅スイッチ３１４は、フローティングディフュージョンＦＤに蓄積された電荷を電圧に変換して増幅し、電圧信号として垂直信号線２０２に出力するソースフォロア用トランジスタでありうる。信号増幅スイッチ３１４の制御端子は、フローティングディフュージョンＦＤに接続される。信号増幅スイッチ３１４の２つの主端子は、それぞれ電源電圧ＶＤＤおよび行選択スイッチ３１５に接続される。
　行選択スイッチ３１５は、信号増幅スイッチ３１４の出力と垂直信号線２０２との間に配される。行選択スイッチ３１５は、画素信号を出力する行を選択するためのトランジスタでありうる。行選択スイッチ３１５は、制御信号ＰＳＥＬによって、導通（オン）状態および非導通（オフ）状態の制御が行われる。
　それぞれの画素２０１において、例えば、ノイズ信号（Ｎ信号）が読み出された後に、シグナル信号（Ｓ信号）が読み出される。フローティングディフュージョンＦＤのリセットを解除した後のフローティングディフュージョンＦＤの電荷が、Ｎ信号として信号増幅スイッチ３１４を介して読み出される。次いで、電荷転送スイッチ３１２を介して光電変換素子３１１の電荷がフローティングディフュージョンＦＤに転送され、光電変換素子３１１からフローティングディフュージョンに転送された電荷が、Ｓ信号として信号増幅スイッチ３１４を介して読み出される。画素２０１から出力されるＳ信号、Ｎ信号に対して、ＡＦＥ１０５において相関２重サンプリング処理を実施することによって、フローティングディフュージョンＦＤのリセットノイズが除去される。
　駆動制御部１０２は、図示しない外部制御装置からの制御に従い、光電変換装置１００の制御を行う。駆動制御部１０２は、外部制御装置とのシリアル通信に従い内部ステートマシンの制御を行い、停止状態から撮像状態へと遷移する。駆動制御部１０２は、撮像状態に入ると、例えば駆動制御部１０２内に配される水平カウンタ、垂直カウンタの値に従い、画素アレイ１０１に対して制御信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬを生成し、画素２０１の露光制御と読出動作との制御を実施する。制御信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬは、画素アレイ１０１の各行に対して生成され、画素２０１に対するリセット行走査と読出行走査とを並行して制御することによって、スリットローリング動作が行われてもよい。
　また、駆動制御部１０２は、水平転送部１０４に対する水平転送制御信号、読出制御信号、ＡＦＥ１０５、第２クロック生成部１０６に対する撮像制御信号を、水平カウンタや垂直カウンタ、ステートマシンに従い生成する。水平転送制御信号は、画素アレイ１０１の最上位行の撮像が完了し、読出準備ができるとアサートされ、最終行の読出動作が完了するとデアサートされる。水平転送制御信号は、画素アレイ１０１のそれぞれの画素２０１からアナログ信号を出力させる期間を示す信号といえる。読出制御信号は、垂直信号線２０２を介したＮ信号およびＳ信号の画素２０１からの出力を制御する信号である。撮像制御信号は、画素アレイ１０１で撮像を行う撮像期間を示す信号であり、駆動制御部１０２のステートマシンが撮像状態にある場合にアサートされる。撮像制御信号は、ＡＦＥ１０５および第２クロック生成部１０６の動作を制御する信号である。
　駆動制御部１０２の水平カウンタおよび垂直カウンタの制御は、例えば、光電変換装置１００の外部から入力される同期信号に従う外部同期方式でもよいし、水平カウンタ、垂直カウンタが内部生成した同期信号に従って動作する内部同期方式でもよい。光電変換装置１００の内視鏡などの用途に向けた超小型化を考慮した場合、内部同期方式の方が入力端子数を削減できる。また、本実施形態ではスリットローリング動作で画素駆動を実施する方式としているが、画素構造がグローバルシャッタに対応している場合、全画素同時にシャッタ走査を実施する構成にしてもよい。
　水平転送部１０４は、駆動制御部１０２から転送される水平転送制御信号に応じて、第２クロック生成部１０６から供給される第２クロック信号に同期して、画素アレイ１０１から出力される画素２０１のアナログ信号をＡＦＥ１０５に出力する機能を備える。また、１水平期間を示す水平同期信号を生成し、ＡＦＥ１０５へ出力する機能を備える。
　図３は、水平転送部１０４の構成例を示すブロック図である。水平転送部１０４は、エッジ検出回路１０４１、水平転送制御部１０４２、２セットの垂直信号線選択部１０４３、出力制御部１０４４を含む。
　エッジ検出回路１０４１は、駆動制御部１０２が画素アレイ１０１のそれぞれの画素２０１からアナログ信号を出力させるとともに水平転送部１０４に出力する水平転送制御信号のエッジを検出する。エッジ検出回路１０４１は、水平転送制御信号のエッジを検出すると、１クロック幅のパルスを水平転送制御部１０４２に出力する。
　水平転送制御部１０４２は、１クロックごとにパルスを転送するシフトレジスタを備える。シフトレジスタは、複数のレジスタＦＦが直列接続され、複数のレジスタＦＦのうち最終段のレジスタの出力が複数のレジスタＦＦのうち初段のレジスタの入力に接続されるリング形式の回路構成を有しうる。エッジ検出回路１０４１の出力パルスとシフトレジスタの最終段のレジスタの信号との論理和信号が、シフトレジスタの初段のレジスタに入力される。
　水平転送制御部１０４２のシフトレジスタは、画素アレイ１０１の１つの行に対応する信号を転送する１つの水平転送期間において、初段のレジスタから最終段のレジスタまでパルスが１周する構成をとる。例えば、図４に示されるように、１つの水平転送期間に、水平同期信号を出力する期間や水平ブランキング期間など水平同期期間Ｈｂｌｋが２期間、また、１期間に１つの画素２０１から信号が出力され、ｍ個の画素２０１から信号を出力する場合を考える。水平同期期間Ｈｂｌｋは、画素２０１からの信号が出力されない期間である。この場合、水平転送制御部１０４２のシフトレジスタは、ｍ期間＋水平同期期間Ｈｂｌｋ（本実施形態において２期間）で１周するシフトレジスタによって構成できる。つまり、水平転送制御部１０４２のシフトレジスタの複数のレジスタＦＦの数が、複数の画素２０１のうち１つの水平転送期間において信号が転送される画素２０１の数と、水平同期期間と、によって規定される、といえる。水平転送制御部１０４２は、シフトレジスタのパルス位置に応じて、垂直信号線選択部１０４３の読出動作を制御するよう、垂直信号線選択部１０４３のスイッチＳＷＴに接続される。
　垂直信号線選択部１０４３は、垂直信号線２０２を介して入力する画素２０１のＳ信号およびＮ信号を保持するメモリ機能を備える。例えば、スイッチＳＷＴとスイッチＳＷＳ、ＳＷＮとの間の配線容量が、メモリとして機能しうる。垂直信号線選択部１０４３は、水平転送制御部１０４２から入力される制御信号に応じて、１つの水平転送期間に画素アレイ１０１の各列のＳ信号およびＮ信号をＡＦＥ１０５に出力する機能を備える。
　垂直信号線選択部１０４３は、例えば、２つの水平転送期間を用いて画素アレイ１０１の１つの行に配された画素２０１から出力されたアナログ信号をＡＦＥ１０５へ転送する。図５は、水平転送におけるタイミングチャートを示す。まず、第１水平転送期間において、駆動制御部１０２から入力されるＮ信号の読出制御信号Ｐ＿ＴＮ１とＳ信号の読出制御信号Ｐ＿ＴＳ１に従い、画素２０１から１行目のＮ信号とＳ信号とが垂直信号線２０２に順番に出力される。垂直信号線選択部１０４３は、Ｎ信号およびＳ信号を保持する。ここでは、垂直信号線選択部１０４３のメモリＮ、メモリＳにそれぞれＮ信号、Ｓ信号が保持されると示す。次に、第２水平転送期間において、保持したＮ信号とＳ信号とが、水平転送制御部１０４２のシフトレジスタから出力される制御信号に従い、順番にＡＦＥ１０５へ出力される。水平転送制御部１０４２のシフトレジスタは、１つの水平転送期間にパルスが１周するため、１つの水平転送期間で１行分の画素２０１から出力された信号がＡＦＥ１０５へ出力される。水平転送期間内において画素信号を出力しない水平同期期間Ｈｂｌｋは、垂直信号線選択部１０４３は、垂直信号線２０２ではなく所定の固定電位を選択し、固定電位がＡＦＥ１０５に出力される。また、水平転送制御部１０４２の初段のレジスタの出力は、水平同期信号ＨＳとしてＡＦＥ１０５に出力される。
　このように、２つの水平転送期間を用いて画素アレイ１０１に配された１行分の画素２０１の信号の出力とＡＦＥ１０５への水平転送が行われる。それぞれの水平転送期間において、画素２０１から出力されたアナログ信号をＡＦＥ１０５に転送するため、水平転送部１０４は、少なくとも２セットの垂直信号線選択部１０４３を備えうる。２組の垂直信号線選択部１０４３は、出力制御部１０４４によって水平転送期間ごとに交互に、画素２０１からの信号の読出しと、水平転送と、を実施するように制御される。図５には、１行目、および、２行目の水平転送動作が示されている。
　水平転送部１０４は、上述の動作を画素アレイ１０１の全ての領域の読出走査が完了し、駆動制御部１０２から入力される水平転送制御信号がデアサートされるまで繰り返す。これによって、１フレームの画像用の信号が、画素アレイ１０１からＡＦＥ１０５へ転送される。水平転送部１０４は、水平転送制御信号がアサートされ、次のフレームの転送を開始するまでの間、リセットされうる。
　ＡＦＥ１０５は、水平転送部１０４から出力されるアナログ信号のＳ信号およびＮ信号に対して、ゲイン調整処理や相関２重サンプリング処理、アナログ信号をデジタル信号に変換するＡＤ変換処理を実施する。図６に、本実施形態におけるＡＦＥ１０５の構成例が示されている。ＡＦＥ１０５は、ＡＭＰ部１０５１、ＡＤ変換部１０５２、水平同期信号遅延回路１０５３を含む。
　ＡＭＰ部１０５１は、水平転送部１０４から転送されるＳ信号およびＮ信号に対し、相関２重サンプリング処理およびゲイン調整処理を実施する。ゲイン調整処理は、図示しないレジスタからの設定値ごとに調整可能なプログラマブルゲインアンプ（ＰＧＡ）を用いて実施されてもよい。ＡＭＰ部１０５１は、駆動制御部１０２から転送される画素アレイ１０１で撮像を行う撮像期間を示す撮像制御信号を受信すると、第２クロック生成部１０６から供給される第２クロック信号に同期して入力する水平転送部１０４のからのアナログ信号の処理結果をＡＤ変換部１０５２に出力する。
　ＡＤ変換部１０５２は、ＡＭＰ部１０５１から転送されるアナログ信号をデジタル信号に変換するＡＤ変換を行う。本実施形態において、ＡＤ変換部１０５２が、逐次比較型のＡＤ変換部であるとして、構成例と動作例とを示す。図７に示されるように、ＡＤ変換部１０５２は、ＡＤ変換制御部１０５２１、サンプルホールド部１０５２２、逐次比較レジスタ１０５２４、ＤＡＣ１０５２５、比較器１０５２３を含む。ＡＤ変換制御部１０５２１は、ＡＤ変換部１０５２におけるＡＤ変換動作を制御する。サンプルホールド部１０５２２は、ＡＭＰ部１０５１から転送されたアナログ信号の電圧を保持する。ＤＡＣ１０５２５は、逐次比較レジスタ１０５２４の出力値と基準電圧とに基づいてＤＡ変換を行う。比較器１０５２３は、ＤＡＣ１０５２５の出力電圧とサンプルホールド部１０５２２の電圧とを比較する。
　図８は、ＡＤ変換部１０５２の動作例を示すタイミング図である。ＡＤ変換部１０５２は、駆動制御部１０２から転送される撮像制御信号に基づいて、アナログ信号をデジタル信号に変換する動作を開始する。より具体的には、ＡＤ変換制御部１０５２１は、撮像制御信号を受信すると、第２クロック生成部１０６から供給される第３クロック信号に同期して、サンプルホールド部１０５２２、比較器１０５２３、逐次比較レジスタ１０５２４に対する制御信号を生成する。これによって、ＡＤ変換処理が開始される。以下、１つの画素２０１から出力されたアナログ信号をＡＤ変換する動作を説明する。
　サンプルホールド部１０５２２は、ＡＭＰ部１０５１から入力されるアナログ信号Ｖ＿ＩＮの安定期に電圧をＡＤ変換制御部１０５２１のサンプリング信号に従い取り込む。上述したように、水平転送部１０４（およびＡＭＰ部１０５１）は、第２クロック生成部１０６から供給される第２クロック信号に同期してアナログ信号を出力する。ここで、水平転送部１０４におけるアナログ信号の出力をトリガしたクロック信号のエッジから、当該アナログ信号をＡＭＰ部１０５１が処理した後に出力したアナログ信号Ｖ＿ＩＮが安定するまでの時間を時間Ｔ＿ＳＴＢＬとする。この場合、サンプルホールド部１０５２２は、第２クロック信号の立ち上がりから時間Ｔ＿ＳＴＢＬ以上の期間を経過した後にアナログ信号Ｖ＿ＩＮを取り込む必要がある。つまり、ＡＤ変換部１０５２は、第２クロック生成部１０６から供給される第２クロック信号に同期して水平転送部１０４から出力されたアナログ信号を、当該アナログ信号の出力をトリガしたクロック信号のエッジから所定の時間を経過した後にサンプリングする必要がある。このため、ＡＤ変換制御部１０５２１は、第２クロックの立ち上がりから時間Ｔ＿ＳＴＢＬ以上経過したタイミングでサンプリング信号をアサートする。サンプリング信号のアサートタイミングは、例えば、上述の外部制御装置から設定できる構成としてもよい。アナログ信号Ｖ＿ＩＮのサンプリングが完了すると、サンプルホールド部１０５２２は、電圧Ｖ＿ＳＭＰＬを比較器１０５２３に出力する。
　逐次比較レジスタ１０５２４は、ＡＤ変換制御部１０５２１から供給されるＳＡＲ制御信号に従い、ＤＡＣ１０５２５が比較器１０５２３に出力する電圧を制御する機能、および、ＡＤ変換結果を出力する機能を備える。逐次比較レジスタ１０５２４は、ＡＤ変換部１０５２の出力精度以上の制御Ｂｉｔ数を備えうる。ここでは、ＡＤ変換部１０５２の出力Ｂｉｔ数を１０ｂｉｔとし、逐次比較レジスタ１０５２４のＢｉｔ数も１０ｂｉｔであるとして説明を行う。
　逐次比較レジスタ１０５２４は、時刻Ｔ＿ＳＡＲ１にて、それぞれの画素２０１から出力されるアナログ信号のＡＤ変換の初期値として、ＭＳＢに１、それ以外を０、即ち最大出力値の中間値をＤＡＣ１０５２５に出力する。ＤＡＣ１０５２５は、逐次比較レジスタ１０５２４の出力値に従い、中間値の電圧Ｖ＿ＤＡＣ１を比較器１０５２３に出力する。比較器１０５２３は、時刻Ｔ＿ＣＯＭＰ１において、ＡＤ変換制御部１０５２１の出力する比較器制御信号に従い、サンプルホールド部１０５２２が出力する電圧Ｖ＿ＳＭＰＬと、ＤＡＣ１０５２５が出力する電圧Ｖ＿ＤＡＣ１と、の比較を行う。比較の結果、電圧Ｖ＿ＳＭＰＬが電圧Ｖ＿ＤＡＣ１よりも大きい場合、比較器１０５２３は１を出力し、逐次比較レジスタ１０５２４は、ＭＳＢを１と確定する。電圧Ｖ＿ＳＭＰＬが電圧Ｖ＿ＤＡＣ１よりも小さい場合、比較器１０５２３は０を出力し、逐次比較レジスタ１０５２４はＭＳＢを０と確定する。
　次のサイクルである時刻Ｔ＿ＳＡＲ２では、逐次比較レジスタ１０５２４は、ＭＳＢを上述の確定した値、ＭＳＢより１ｂｉｔ下位のＢｉｔの値を１、それ以外のＢｉｔの値を０として、ＤＡＣ１０５２５に電圧Ｖ＿ＤＡＣ２を生成させる。比較器１０５２３は、サンプリング電圧Ｖ＿ＳＭＰＬと電圧Ｖ＿ＤＡＣ２との比較を行う。
　上述の動作をＡＤ変換のＢｉｔ精度（ＬＳＢ）まで繰り返すことによって、各Ｂｉｔの値を確定させ、ＡＤ変換が完了する。ＡＤ変換部１０５２から出力されるデジタル信号（デジタルデータ）は、第３クロック信号に同期したシリアルデータであってもよいし、第２クロック信号に同期したパラレルデータであってもよい。ここでは、ＡＤ変換部１０５２から出力されるデジタル信号は、第３クロック信号に同期したシリアルデータであるとして説明する。この場合、比較器１０５２３が出力した比較結果が、逐次比較レジスタ１０５２４から出力される。また、出力されるデジタル信号に同期したクロック信号（本実施形態において第３クロック信号）が、ＡＦＥ１０５からＤＳＰ１０７に出力される。また、ＡＦＥ１０５の水平同期信号遅延回路１０５３は、水平転送部１０４から転送される水平同期信号をＡＦＥ１０５の内部遅延だけ遅延させ、ＤＳＰ１０７へ供給する。
　本実施形態では、１つのＡＤ変換部１０５２にてＡＤ変換を実施する例を示した。しかしながら、これに限られることはない。ＡＤ変換の精度を高めるために、例えば、ＡＤ変換を上位Ｂｉｔと下位Ｂｉｔとで分割し、下位ＢｉｔのＡＤ変換時には入力電圧のゲインを高くする増幅器を設けて下位ＢｉｔのＡＤ変換精度を高めてもよい。また、複数の基準電圧を設定し、ＡＭＰ部１０５１の出力信号を並列の比較器で並列比較するフラッシュ型ＡＤ変換や、パイプライン型ＡＤ変換、ΔΣ型ＡＤ変換など、種々の方式のＡＤ変換を用いることができる。光電変換装置１００の小型化のために、ＡＤ変換部１０５２として回路規模の小さい方式を適宜、選択すればよい。また、画素２０１からの信号が出力されない水平同期期間Ｈｂｌｋの期間は、上述のように所定の固定電位に応じたデジタル信号が出力されてもよいし、例えば、適当な付加情報を出力する期間としてもよい。
　ＤＳＰ１０７は、ＡＦＥ１０５のＡＤ変換部１０５２から出力されたデジタル信号に対して、デジタルゲイン処理やシェーディング補正処理などの各種のデジタル処理を実施する。ＤＳＰ１０７に、第２クロック生成部１０６からＡＤ変換部１０５２を含むＡＦＥ１０５を介して第３クロック信号が供給され、第３クロック信号に同期してデジタル信号に対するデジタル処理が行われる。ＤＳＰ１０７は、処理を実施したデジタル信号を、出力部１０８へ出力する。
　出力部１０８は、デジタル信号を光電変換装置１００の外部に出力するためのインタフェースであり、例えば、ＬＶＤＳなどの差動出力を用いることができる。出力部１０８として必要とするピン数が少ないクロック埋め込み方式のプロトコルを用いることによって、光電変換装置１００の回路規模を抑制できるが、これに限るものではない。例えば、ＭＩＰＩやＨＤＭＩ（登録商標）などの通信規格が、出力部１０８に用いてられてもよい。本実施形態において、水平転送期間は、毎行同一サイクルであり、図４に示されるように、２期間分の水平同期期間の信号が出力された後に、ｍ画素分のデジタル信号が出力される。
　次に、第１クロック生成部１０３、第２クロック生成部１０６、および、第１クロック生成部１０３からクロック信号が分配されるクロックツリー、第２クロック生成部１０６からクロック信号が分配されるクロックツリーについて説明する。
　第１クロック生成部１０３は、駆動制御部１０２の動作制御を行う第１クロック信号を生成する。駆動制御部１０２が水平転送部１０４に転送する水平転送制御信号および読出制御信号の分解能は、駆動制御部１０２が画素アレイ１０１を駆動する際の駆動パルスの分解能よりも低い。同様に、駆動制御部１０２が第２クロック生成部１０６およびＡＦＥ１０５に転送する撮像制御信号の分解能は、駆動制御部１０２が画素アレイ１０１を駆動する駆動バルスの分解能よりも低い。したがって、駆動制御部１０２の動作周波数は、画素アレイ１０１を駆動する駆動パルスの分解能によって第１クロック信号の周波数が定まる。本実施形態において、第１クロック生成部１０３が、駆動制御部１０２が画素アレイ１０１に配されたそれぞれの画素２０１を駆動するために駆動制御部１０２に供給する第１クロック信号の周波数を５ＭＨｚとする。
　第２クロック生成部１０６は、水平転送部１０４およびＡＦＥ１０５の動作制御を行う第２クロック信号および第３クロック信号を生成する。より具体的には、上述のように、第２クロック生成部１０６は、第２クロック信号を生成し、水平転送部１０４およびＡＦＥ１０５に供給する。また、第２クロック生成部１０６は、第３クロック信号を生成し、ＡＦＥ１０５に供給する。図８に示されるように、第３クロック信号に同期して動作するＡＤ変換部１０５２は、第２クロック信号に同期して動作するＡＭＰ部１０５１よりも高速で動作する必要がある。つまり、第２クロック生成部１０６からＡＤ変換部１０５２に供給される第３クロック信号の周波数が、第２クロック生成部１０６から水平転送部１０４およびＡＭＰ部１０５１に供給される第２クロック信号の周波数よりも高くなる。例えば、第２クロック信号の周波数は１０ＭＨｚであり、第３クロック信号の周波数は１２０ＭＨｚであってもよい。
　第２クロック生成部１０６は、このように、第２クロック生成部１０６における基準クロック信号に基づいて、水平転送部１０４とＡＤ変換部１０５２とに互いに異なる周波数のクロック信号を供給する。例えば、第２クロック生成部は、１２０ＭＨｚの基準クロック信号を第３クロック信号としてＡＤ変換部１０５２に供給し、基準クロック信号を１２分周したクロック信号を第２クロック信号として水平転送部１０４およびＡＭＰ部１０５１に供給してもよい。また、例えば、１０ＭＨｚの基準クロック信号を第２クロック信号として水平転送部１０４およびＡＭＰ部１０５１に供給し、基準クロック信号を１２逓倍したクロック信号を第３クロックとしてＡＤ変換部１０５２に供給してもよい。また、第２クロック生成部１０６における基準クロック信号が、第２クロック信号および第３クロック信号よりも高い周波数を有し、それぞれ所望の周波数に分周してもよい。
　第１クロック生成部１０３および第２クロック生成部１０６における基準クロック信号は、外部から入力される構成であってもよい。また、例えば、第１クロック生成部１０３および第２クロック生成部１０６が、それぞれ第１～第３クロック信号を供給するための基準クロック信号を生成するための発振器を備えていてもよい。
　本実施形態において、上述のように、第３クロック信号の周波数が、第１クロック信号および第２クロック信号の周波数よりも高い。つまり、第２クロック生成部１０６がＡＤ変換部１０５２に供給する第３クロック信号の周波数が、第１クロック生成部１０３が駆動制御部１０２に供給するクロック信号の周波数よりも高い。さらに、第２クロック信号の周波数が、第１クロック信号の周波数よりも高い。つまり、第２クロック生成部１０６が水平転送部１０４およびＡＭＰ部１０５１に供給する第２クロック信号の周波数が、第１クロック生成部１０３が駆動制御部１０２に供給するクロック信号の周波数よりも高い。しかしながら、これに限られることはない。例えば、第１クロック信号の周波数が、第２クロック信号の周波数または第３クロック信号の周波数と同じであってもよい。
　ＡＤ変換部１０５２は、上述のように、ＡＭＰ部１０５１が出力するアナログ信号に対して、サンプルホールド部１０５２２でサンプリングするタイミングを合わせる必要がある。このため、ＡＤ変換部１０５２と第２クロック生成部１０６とは、駆動制御部１０２から転送される撮像制御信号に応じて動作を開始する。さらに、第２クロック信号、第３クロック信号、サンプリング信号、比較器制御信号、ＳＡＲ制御信号の位相関係が、図８に示される関係に揃うように動作する。
　このように、水平転送部１０４およびＡＦＥ１０５（ＡＭＰ部１０５１およびＡＤ変換部１０５２）は、第１クロック生成部１０３から直接、または、駆動制御部１０２を介して第１クロック信号の供給を受けずに動作する。つまり、本実施形態において、第１クロック生成部１０３からクロック信号が分配されるクロックツリーと、第２クロック生成部１０６からクロック信号が分配されるクロックツリーと、が互いに別のクロックツリーを構成している。
　図９には、光電変換装置１００のブロックレイアウトと供給されるクロック信号とが示されている。本実施形態において、画素アレイ１０１の駆動は、第１クロック生成部１０３から供給される第１クロック信号によって制御され、水平転送部１０４およびＡＦＥ１０５の駆動は、第２クロック生成部１０６から供給される第２クロック信号および第３クロック信号によって制御される。また、水平転送部１０４およびＡＦＥ１０５の動作の開始は、分解能が低い、駆動制御部１０２から転送される水平転送制御信号、読出制御信号、撮像制御信号によって制御される。したがって、第１クロック生成部１０３からクロック信号が分配されるクロックツリーと、第２クロック生成部１０６からクロック信号が分配されるクロックツリーと、の間にタイミング制御用のクロックバッファを多く配置する必要がない。また、図９に示されるように、第２クロック生成部１０６からクロック信号が供給されるクロックツリーで動作する水平転送部１０４およびＡＦＥ１０５は、比較的近接して配することが可能なため、クロックバッファの数を抑制することができる。結果として、クロック制御に起因する光電変換装置１００の回路規模および消費電力の増大を抑制し、光電変換装置１００の小型化を実現することができる。
　次いで、図１０、図１１を用いて、光電変換装置１００のさらなる小型化のために、画素アレイ１０１において、隣接する２つ以上の画素（光電変換素子３１１）がフローティングディフュージョンＦＤを共有する場合について説明する。図１０には、隣接する２つ以上の画素（光電変換素子３１１）がフローティングディフュージョンＦＤを共有する画素群９０１の構成例が、図１１には、画素群９０１を備える画素アレイ１０１に対応する水平転送部１００４の構成例が、それぞれ示されている。
　本実施形態において、画素アレイ１０１は、ｎ行ｍ列のマトリクス状に配された画素（光電変換素子３１１）を備える。このとき、図１０に示されるように、垂直信号線２０２に沿って並ぶＫ個および行方向に沿って並ぶＬ個の光電変換素子３１１で１つのフローティングディフュージョンＦＤを共有する画素群９０１を構成する。換言すると、Ｋ×Ｌ個の光電変換素子３１１の出力ノードが、１つの垂直信号線２０２に接続される構成である。ここでは、図１０に示されるように、Ｋ＝４、Ｌ＝２とし、計８個の光電変換素子３１１ａ～３１１ｈが、１つのフローティングディフュージョンＦＤを共有し、１つの垂直信号線２０２に接続されているとして説明する。
　上述の実施形態において、画素アレイ１０１の１つの行に配された画素２０１から１つの水平転送期間でアナログ信号を出力させることができる。一方、図１０に示されるように、画素アレイ１０１が、行方向に２つの光電変換素子３１１でフローティングディフュージョンＦＤを共有する構成を有する場合、奇数列に配された画素（光電変換素子３１１）と偶数列に配された画素（光電変換素子３１１）との信号は、異なる水平転送期間で出力させる必要がある。
　このため、図１０に示される画素群９０１を有する画素アレイ１０１に対応する水平転送部１００４は、図１１に示されるように、ｍ／Ｌ本の垂直信号線２０２と接続される構成を備える。１つの水平転送期間は、上述と同様に、水平同期期間Ｈｂｌｋと画素から信号を出力する期間となる。したがって、水平転送部１００４の水平転送制御部１０４２のシフトレジスタは、ｍ／Ｌ期間＋水平同期期間Ｈｂｌｋ（例えば、上述と同様に２期間）において、初段のレジスタから最終段のレジスタまでパルスが１周する構成になる。この場合、シフトレジスタの複数のレジスタＦＦの数は、ｍ／Ｌ＋２個でありうる。このように、水平転送制御部１０４２のシフトレジスタの複数のレジスタＦＦの数が、複数の画素２０１のうち１つの水平転送期間において信号が転送される画素２０１の数と、水平同期期間と、フローティングディフュージョンＦＤを共有する光電変換素子３１１ａ～３１１ｈのうち行方向に並ぶ光電変換素子３１１の数と、によって規定される、といえる。
　駆動制御部１０２は、１水平転送期間ごとに画素群９０１内の１つの光電変換素子３１１から信号を読み出す。駆動制御部１０２は、８水平転送期間をかけて、例えば、光電変換素子３１１ａ、３１１ｂ、…、３１１ｈの順番に信号を読み出すよう画素群９０１と水平転送部１００４への転送制御信号を制御する。光電変換素子３１１ａ、３１１ｃ、３１１ｅ、３１１ｇから信号を出力させる際は、Ｎ信号読出制御信号１、Ｓ信号読出制御信号１を接続状態にして垂直信号線選択部１０４３に信号を転送し、次の水平転送期間において信号をＡＦＥ１０５へ出力する。また、光電変換素子３１１ｂ、３１１ｄ、３１１ｆ、３１１ｈから信号を出力させる際は、Ｎ信号読出制御信号２、Ｓ信号読出制御信号２を接続状態にして垂直信号線選択部１０４３に信号を転送し、次の水平転送期間において信号をＡＦＥ１０５へ出力する。
　このように、行方向に並ぶ２つ以上の複数の画素（光電変換素子３１１）でフローティングディフュージョンＦＤを共有する場合、シフトレジスタのレジスタＦＦの構成段数を、ｍ／Ｌ期間＋水平同期間Ｈｂｌｋでバルスが１周するよう構成する。これによって、上述の水平転送部１０４と同様に動作する水平転送部１００４が構成できる。図１０、図１１に示される構成を用いることによって、画素アレイ１０１の回路規模を縮小し、光電変換装置１００の更なる小型化が実現できる。
　図１に示される構成では、第１クロック生成部１０３と第２クロック生成部１０６とは、それぞれ第１クロック信号～第３クロック信号を別々に生成する例を示した。しかしながら、クロック信号の生成は、図１に示される構成に限られるわけではない。光電変換装置１００が、発振器１０９を含み、第１クロック生成部１０３および第２クロック生成部１０６が、発振器１０９の出力に基づいてそれぞれクロック信号を生成してもよい。
　図１２Ａは、発振器１０９を含む光電変換装置１００の構成例、図１２Ｂは、光電変換装置１００のブロックレイアウトと供給されるクロック信号とを示す。図１２Ａに示されるように、第１クロック生成部１０３と第２クロック生成部１０６とは発振器１０９が出力するクロック信号を受け、第１クロック生成部１０３は第１クロック信号を、第２クロック生成部１０６は第２クロック信号および第３クロック信号を生成する。第１クロック信号が分配されるクロックツリーは、第２クロック信号および第３クロック信号が分配されるクロックツリーとは異なるクロックツリーになるため、発振器１０９から供給されるクロック信号の位相は、第１クロック生成部１０３と第２クロック生成部１０６とで揃う必要はない。発振器１０９の周波数は、例えば、図示しない外部電源から供給される電圧による調整ができる構成であってもよい。また、発振器１０９の周波数は、上述の外部制御装置からの通信によって調整ができる構成であってもよい。
　ここで、発振器１０９は、１２０ＭＨｚのクロック信号を生成するとし説明する。この場合、第１クロック生成部１０３は、発振器１０９から供給される１２０ＭＨｚのクロック信号を１２分周し、１０ＭＨｚのクロック信号を第１クロック信号として出力してもよい。第２クロック生成部１０６は、１２０ＭＨｚのクロック信号を１２分周し、１０ＭＨｚのクロック信号を第２クロック信号として出力してもよい。また、第２クロック生成部１０６は、発振器１０９から供給される１２０ＭＨｚのクロック信号を、そのまま１２０ＭＨｚの第３クロック信号として出力してもよい。
　図１２Ａ、１２Ｂに示されるように、発振器１０９が光電変換装置１００に配される場合、１つの発振器１０９から出力されるクロック信号から光電変換装置１００内の各構成を制御するための第１クロック信号、第２クロック信号および第３クロック信号が生成されるため、クロック偏差によるずれが発生し難い。また、図１２Ａ、１２Ｂに示される構成においても、第１クロック生成部１０３からクロック信号が分配されるクロックツリーと、第２クロック生成部１０６からクロック信号が分配されるクロックツリーと、の間にタイミング制御用のクロックバッファを多く配置する必要がない。また、図９に示されるように、第２クロック生成部１０６からクロック信号が供給されるクロックツリーで動作する水平転送部１０４およびＡＦＥ１０５は、比較的近接して配することが可能なため、クロックバッファの数を抑制することができる。結果として、クロック制御に起因する光電変換装置１００の回路規模および消費電力の増大を抑制し、光電変換装置１００の小型化を実現することができる。
　次いで、上述の光電変換装置１００の応用例として、光電変換装置１００を備えるカメラモジュール、および、光電変換装置１００を備えるカメラモジュールを用いた内視鏡、および、内視鏡システムについて説明する。図１３は、上述の光電変換装置１００を備えるカメラモジュール１３１０を用いた内視鏡１３２０を含む内視鏡システム１３００の構成例を示すブロック図である。内視鏡システム１３００は、光電変換装置１００を備えるカメラモジュール１３１０と、カメラモジュール１３１０から出力される信号を伝送するケーブル１３２１と、を備える内視鏡１３２０を含む。また、内視鏡システム１３００は、ケーブル１３２１に接続され、カメラモジュール１３１０から出力される信号を処理する信号処理部１３３１を備える制御装置１３３０を含む。内視鏡システム１３００は、さらに、カメラモジュール１３１０から出力された信号に応じた画像を表示するための表示装置１３４０、カメラモジュール１３１０で撮像を行う際の光を供給する光源装置１３５０を含みうる。
　内視鏡システム１３００において、カメラモジュール１３１０およびケーブル１３２１を含む内視鏡１３２０のうち少なくとも一部は、体腔内に挿入され観察対象の観察に用いられる。カメラモジュール１３１０は、内視鏡１３２０の体腔内に挿入される端部１３２４に配される。カメラモジュール１３１０は、上述の光電変換装置１００と、光電変換装置１００に光を入射させる光学系１３１１を含む。光学系１３１１は、１または複数のレンズを含み構成される。
　また、カメラモジュール１３１０が配される内視鏡１３２０の端部１３２４には、光源装置１３５０から出射された光を観察対象に照射するための照明用光学系１３５２が配されている。照明用光学系１３５２は、１または複数のレンズを含み構成される。光源装置１３５０から出射された光は、可撓性を有する光ファイバなどの光路１３５１を介して照明用光学系１３５２に供給され、観察対象を照明する。
　内視鏡１３２０のケーブル１３２１は、可撓性を有しうる。ケーブル１３２１は、ユーザが内視鏡１３２０の操作部１３２２を操作することによって、任意の方向および角度に変形可能になっている。これによって、カメラモジュール１３１０を観察対象に応じた所望の方向に向けることが可能になる。ケーブル１３２１には、信号伝送線１３２３が配され、カメラモジュール１３１０から出力される信号を制御装置１３３０の信号処理部１３３１に伝送する。上述の光路１３５１も、ケーブル１３２１を通過しうる。
　また、内視鏡１３２０の端部１３２４およびケーブル１３２１には、観察対象の生体組織を採取するための鉗子やワイヤ、注射針などを挿入するための挿入孔、同様に生体組織を採取するための電気メスを格納する格納孔などが配されうる。また、内視鏡１３２０の端部１３２４およびケーブル１３２１には、観察対象部位に対して送気や送水、あるいは液体の吸引を行うための流体通路が配されうる。
　制御装置１３３０は、内視鏡システム１３００の各構成要素を制御するための制御部１３３５を含む。制御部１３３５は、ソフトウェア（プログラム）を実行して処理を行うプロセッサ（例えば、ＣＰＵやＭＰＵ、ＡＳＩＣなど）を含む電子回路でありうる。プログラムは、例えば、制御装置１３３０のメモリ１３３２に記憶されており、ユーザが制御装置１３３０のユーザインタフェース１３３３を操作することによって、制御部１３３５に読み出されて実行されうる。プログラムは、ネットワーク、または、外付けメモリなど各種の記憶媒体を介して制御部１３３５に供給されてもよい。ユーザインタフェース１３３３は、例えば、内視鏡システム１３００に付属するパソコンなどであってもよいし、タッチパネルなどであってもよい。また、表示装置１３４０が、ユーザインタフェース１３３３の一部として機能してもよい。
　制御部１３３５は、ユーザの操作に従って、光電変換装置１００における露光条件などの撮像条件の設定データを光電変換装置１００に信号伝送線１３２３を介して転送する。また、制御部１３３５は、光電変換装置１００によって得られた画像用の信号を処理することによって、例えば、表示装置１３４０に画像として表示可能なデータに変換する、信号処理部１３３１として機能しうる。図１３に示される構成において、制御部１３３５の一部において、カメラモジュール１３１０から出力される信号を処理する構成を示しているが、制御部１３３５と信号処理部１３３１とは、それぞれ独立して配されていてもよい。信号処理部１３３１で処理された画像表示用のデータは、制御装置１３３０のメモリ１３３２に保存されてもよい。
　表示装置１３４０は、例えば、液晶ディスプレイでありうる。制御装置１３３０と表示装置１３４０とは、有線で接続されていてもよいし、無線で接続されていてもよい。表示装置１３４０は、光電変換装置１００で得られた信号に応じた観察対象の画像を表示するために使用されうる。また、表示装置１３４０は、内視鏡システム１３００を用いて被検者の観察を行う際に、例えば、光電変換装置１００の撮像条件など、内視鏡システム１３００に含まれるそれぞれの構成要素の設定情報などを表示してもよい。
　光源装置１３５０は、例えば、白色光を出射する光源であってもよい。また、光源装置１３５０は、白色以外の赤色や青色を出射する光源であってもよい。光電変換装置１００の光電変換素子３１１が感度を有する色であれば、光源装置１３５０が出射する光は、可視光に限られるものではない。観察対象に応じて、適当な波長の光を出射するように光源装置１３５０は構成される。光源装置１３５０は、制御装置１３３０の制御部１３３５の制御に従って、設定された色の光を出射し、並行して、光電変換装置１００が、制御装置１３３０の制御部１３３５の制御に従って、撮像を行うことによって、観察対象の画像を取得することができる。
　光電変換装置１００の回路規模が上述されるように抑制され、光電変換装置１００が小型化されることによって、カメラモジュール１３１０を小型化することが可能になる。これによって、内視鏡１３２０の体腔内に挿入される端部１３２４が小型化され、被験者の負担を低減させることができる。また、内視鏡１３２０の端部１３２４の大きさを変化させなくてもよい場合、カメラモジュール１３１０が小型化されることによって、上述の挿入孔や格納孔、流体通路などに使用可能なスペースに余裕が生じ、内視鏡１３２０の多機能化が実現できる。
　光電変換装置１００の応用例は、図１３に示されるカメラモジュール１３１０、内視鏡１３２０、内視鏡システム１３００に限られるものではない。図１４は、本実施形態の光電変換装置１００を備えた機器１４００を説明する模式図である。光電変換装置１００は、パッケージ１４２０に収容され、機器１４００に搭載されうる。パッケージ１４２０は、光電変換装置１００が固定された基体と、光電変換装置１００の画素アレイ１０１に対向するガラスなどの蓋体と、を含むことができる。パッケージ１４２０は、さらに、基体に設けられた端子と光電変換装置１００の出力部１０８に設けられた出力端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。
　機器１４００は、光学装置１４４０、制御装置１４５０、処理装置１４６０、表示装置１４７０、記憶装置１４８０、機械装置１４９０の少なくとも何れかを備えることができる。光学装置１４４０は、例えば、レンズやシャッタ、ミラーである。制御装置１４５０は、光電変換装置１００を制御する。制御装置１４５０は、例えば、ＡＳＩＣなどの半導体装置である。
　処理装置１４６０は、光電変換装置１００から出力された信号を処理する信号処理部として機能する。処理装置１４６０は、アナログフロントエンド（ＡＦＥ）あるいはデジタルフロントエンド（ＤＦＥ）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置１４７０は、光電変換装置１００で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置１４８０は、光電変換装置１００で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置１４８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
　機械装置１４９０は、モータやエンジンなどの可動部あるいは推進部を有する。機器１４００では、光電変換装置１００から出力された信号を表示装置１４７０に表示したり、機器１４００が備える通信装置（不図示）によって外部に送信したりする。そのために、機器１４００は、光電変換装置１００が有する記憶回路や演算回路とは別に、記憶装置１４８０や処理装置１４６０をさらに備えていてもよい。機械装置１４９０は、光電変換装置１００から出力され信号に基づいて制御されてもよい。
　また、機器１４００は、撮影機能を有する情報端末（例えば、スマートフォンやウエアラブル端末）やカメラ（例えば、レンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置１４９０はズーミングや合焦、シャッタ動作のために光学装置１４４０の部品を駆動することができる。あるいは、カメラにおける機械装置１４９０は防振動作のために光電変換装置１００を移動することができる。
　また、機器１４００は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置１４９０は移動装置として用いられうる。輸送機器としての機器１４００は、光電変換装置１００を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置１４６０は、光電変換装置１００で得られた情報に基づいて移動装置としての機械装置１４９０を操作するための処理を行うことができる。あるいは、機器１４００は上述のような内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。
　上述した実施形態によれば、回路規模が小さく小型化され、また、消費電力も抑制された光電変換装置１００が実現する。従って、光電変換装置１００を備える機器１４００の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。
　従って、本実施形態に係る光電変換装置１００を機器１４００に用いれば、機器の価値をも向上することができる。例えば、光電変換装置１００を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、光電変換装置１００で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に光電変換装置１００は好適である。
　本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢである」旨（Ａ＝Ｂ）の記載があれば、「ＡはＢではない」旨（Ａ≠Ｂ）の記載を省略しても、本明細書は「ＡはＢではない」旨を開示もしくは示唆しているものとする。なぜなら、「ＡはＢである」旨を記載している場合には、「ＡはＢではない」場合を考慮していることが前提だからである。
　発明は上記実施形態に制限されるものではなく、発明の精神および範囲から離脱することなく、様々な変更および変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
　本願は、２０２１年６月２２日提出の日本国特許出願特願２０２１－１０３５４８を基礎として優先権を主張するものであり、その記載内容の全てを、ここに援用する。

Claims (22)

  1. 　複数の画素が複数の行および複数の列を構成するように配された画素アレイと、
    　前記画素アレイを駆動するための駆動制御部と、
    　前記画素アレイの複数の列からそれぞれ出力されたアナログ信号を順番に出力する水平転送部と、
    　前記水平転送部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換部と、
    　前記駆動制御部の動作を制御するクロック信号を生成する第１クロック生成部と、
    　前記水平転送部および前記ＡＤ変換部を制御するクロック信号を生成する第２クロック生成部と、を含む光電変換装置であって、
    　前記第１クロック生成部からクロック信号が分配されるクロックツリーと、前記第２クロック生成部からクロック信号が分配されるクロックツリーと、が互いに別のクロックツリーを構成していることを特徴とする光電変換装置。
  2. 　前記駆動制御部は、前記画素アレイからアナログ信号を出力させるとともに、前記画素アレイからアナログ信号を出力させる期間を示す水平転送制御信号を前記水平転送部に転送し、
    　前記水平転送部は、前記水平転送制御信号に応じて、前記第２クロック生成部から供給されるクロック信号に同期して、前記画素アレイから出力されたアナログ信号の前記ＡＤ変換部への出力を開始することを特徴とする請求項１に記載の光電変換装置。
  3. 　前記駆動制御部は、前記画素アレイで撮像を行う撮像期間を示す撮像制御信号を前記第２クロック生成部に転送し、
    　前記第２クロック生成部は、前記撮像制御信号に応じて前記ＡＤ変換部を制御するクロック信号の生成を開始することを特徴とする請求項１または２に記載の光電変換装置。
  4. 　前記ＡＤ変換部は、前記撮像制御信号に基づいて、アナログ信号をデジタル信号に変換する動作を開始することを特徴とする請求項３に記載の光電変換装置。
  5. 　前記ＡＤ変換部は、前記第２クロック生成部から供給されるクロック信号に同期して前記水平転送部から出力されたアナログ信号を、当該アナログ信号の出力をトリガしたクロック信号のエッジから所定の時間を経過した後にサンプリングすることを特徴とする請求項１乃至４の何れか１項に記載の光電変換装置。
  6. 　前記水平転送部は、複数のレジスタが直列接続され、前記複数のレジスタのうち最終段のレジスタの出力が前記複数のレジスタのうち初段のレジスタの入力に接続されたシフトレジスタを含み、
    　前記シフトレジスタは、前記画素アレイの１つの行に対応する信号を転送する１つの水平転送期間において、前記初段のレジスタから前記最終段のレジスタまでパルスが１周することを特徴とする請求項１乃至５の何れか１項に記載の光電変換装置。
  7. 　前記複数のレジスタの数が、前記複数の画素のうち前記１つの水平転送期間において信号が転送される画素の数と、水平同期期間と、によって規定されることを特徴とする請求項６に記載の光電変換装置。
  8. 　前記複数の画素のそれぞれは、光電変換素子を含み、
    　２つ以上の光電変換素子が、フローティングディフュージョンを共有していることを特徴とする請求項１乃至７の何れか１項に記載の光電変換装置。
  9. 　前記複数の画素のそれぞれは、光電変換素子を含み、
    　２つ以上の光電変換素子が、フローティングディフュージョンを共有し、
    　前記複数のレジスタの数が、前記複数の画素のうち前記１つの水平転送期間において信号が転送される画素の数と、水平同期期間と、前記フローティングディフュージョンを共有する前記２つ以上の光電変換素子のうち行方向に並ぶ光電変換素子の数と、によって規定されることを特徴とする請求項６に記載の光電変換装置。
  10. 　発振器をさらに含み、
    　前記第１クロック生成部および前記第２クロック生成部は、前記発振器の出力に基づいてそれぞれクロック信号を生成することを特徴とする請求項１乃至９の何れか１項に記載の光電変換装置。
  11. 　前記第１クロック生成部および前記第２クロック生成部が、それぞれクロック信号を生成するための発振器を備えることを特徴とする請求項１乃至９の何れか１項に記載の光電変換装置。
  12. 　前記第２クロック生成部は、前記第２クロック生成部における基準クロック信号に基づいて、前記水平転送部と前記ＡＤ変換部とに互いに異なる周波数のクロック信号を供給することを特徴とする請求項１乃至１１の何れか１項に記載の光電変換装置。
  13. 　前記第２クロック生成部から前記ＡＤ変換部に供給されるクロック信号の周波数が、前記第２クロック生成部から前記水平転送部に供給されるクロック信号の周波数よりも高いことを特徴とする請求項１２に記載の光電変換装置。
  14. 　前記第２クロック生成部は、前記基準クロック信号を前記ＡＤ変換部に供給し、前記基準クロック信号を分周したクロック信号を前記水平転送部に供給することを特徴とする請求項１２または１３に記載の光電変換装置。
  15. 　前記第２クロック生成部が前記ＡＤ変換部に供給するクロック信号の周波数が、前記第１クロック生成部が前記駆動制御部に供給するクロック信号の周波数よりも高いことを特徴とする請求項１乃至１４の何れか１項に記載の光電変換装置。
  16. 　前記第２クロック生成部が前記水平転送部に供給するクロック信号の周波数が、前記第１クロック生成部が前記駆動制御部に供給するクロック信号の周波数よりも高いことを特徴とする請求項１乃至１５の何れか１項に記載の光電変換装置。
  17. 　前記ＡＤ変換部が、逐次比較型のＡＤ変換部であることを特徴とする請求項１乃至１６の何れか１項に記載の光電変換装置。
  18. 　前記ＡＤ変換部から出力されるデジタル信号に対してデジタル信号処理を行うデジタル信号処理部をさらに含み、
    　前記デジタル信号処理部に、前記第２クロック生成部から前記ＡＤ変換部を介してクロック信号が供給されることを特徴とする請求項１乃至１７の何れか１項に記載の光電変換装置。
  19. 　請求項１乃至１８の何れか１項に記載の光電変換装置と、
    　前記光電変換装置に光を入射させる光学系と、
    を備えるカメラモジュール。
  20. 　請求項１９に記載のカメラモジュールと、
    　前記カメラモジュールから出力される信号を伝送するケーブルと、
    を備える内視鏡。
  21. 　請求項２０に記載の内視鏡と、
    　前記ケーブルに接続され、前記カメラモジュールから出力される信号を処理する信号処理部と、
    を備える内視鏡システム。
  22. 　請求項１乃至１８の何れか１項に記載の光電変換装置と、
    　前記光電変換装置から出力された信号を処理する信号処理部と、
    を備えることを特徴とする機器。
PCT/JP2022/019793 2021-06-22 2022-05-10 光電変換装置、カメラモジュール、内視鏡、内視鏡システム、および、機器 WO2022270166A1 (ja)

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