WO2019193937A1 - 撮像システムおよび内視鏡システム - Google Patents

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WO2019193937A1
WO2019193937A1 PCT/JP2019/009975 JP2019009975W WO2019193937A1 WO 2019193937 A1 WO2019193937 A1 WO 2019193937A1 JP 2019009975 W JP2019009975 W JP 2019009975W WO 2019193937 A1 WO2019193937 A1 WO 2019193937A1
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WO
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clock signal
frequency
data
digital data
generation circuit
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PCT/JP2019/009975
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English (en)
French (fr)
Inventor
加藤　秀樹
Original Assignee
オリンパス株式会社
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Publication date
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    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/04—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
    • A61B1/045—Control thereof
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof

Definitions

  • the present invention relates to an imaging system and an endoscope system.
  • This application claims priority based on international patent application PCT / JP2018 / 014385 filed on April 4, 2018, the contents of which are incorporated herein by reference.
  • the imaging system has a camera unit and a main body. In an imaging system, it is necessary to supply a clock signal to an imaging device that generates an image signal.
  • the camera head and the main body are connected by two signal lines.
  • the camera head corresponds to the camera unit.
  • An image signal mixed with the clock signal of the camera head is transmitted from the camera head to the main body.
  • the image signal and the clock signal are separated.
  • the camera head clock signal and the main body clock signal are compared by a phase comparator.
  • the difference between the two clock signals is transmitted to the camera head as a phase error signal.
  • the phase error signal is a DC signal (direct current signal).
  • the camera head synchronizes the clock signal of the camera head with the clock signal of the main body by performing feedback control on the PLL circuit using the phase error signal.
  • a clock signal of a video scope is supplied from a processor.
  • the video scope corresponds to the camera unit, and the processor corresponds to the main body.
  • a synchronization detection code is transmitted from the video scope to the processor during the blanking period.
  • processing for synchronization is executed based on the code for synchronization detection.
  • an oscillation element such as a crystal unit in a camera unit hinders downsizing of the camera unit.
  • the DC signal is affected by large noise. Therefore, the frequency of the clock signal in the camera unit may fluctuate greatly.
  • An object of the present invention is to provide an imaging system and an endoscope system capable of reducing the size of a camera unit and supplying a clock signal having a stable frequency to a solid-state imaging device.
  • the imaging system includes a camera unit and a main body.
  • the camera unit includes a solid-state imaging device, a first clock generation circuit, a signal generation circuit, a data generation circuit, and a first communication device.
  • the solid-state imaging device generates image data based on a control signal.
  • the first clock generation circuit generates a first clock signal.
  • the signal generation circuit generates the control signal based on the first clock signal.
  • the data generation circuit generates first digital data by embedding the first clock signal in the image data.
  • the first communication device transmits the first digital data to the main body in a period excluding a blanking period.
  • the main body includes a second communication device, a clock detection circuit, a second clock generation circuit, and a phase comparator.
  • the second communication device receives the first digital data transmitted from the camera unit.
  • the clock detection circuit detects the first clock signal from the first digital data.
  • the second clock generation circuit generates a second clock signal.
  • the phase comparator compares the phase of the first clock signal with the phase of the second clock signal, and compares the phase of the first clock signal and the phase of the second clock signal. Second digital data indicating the difference is generated.
  • the second communication device transmits the second digital data to the camera unit during the blanking period.
  • the first communication device receives the second digital data transmitted from the main body during the blanking period.
  • the first clock generation circuit generates the first clock signal synchronized with the second clock signal based on the second digital data.
  • the data generation circuit may further generate an end code indicating a timing at which the generation of the image data ends intermittently.
  • the first communication device may transmit the end code to the main body.
  • the second communication device may further receive the end code transmitted from the camera unit.
  • the second communication device may start transmission of the second digital data.
  • the main body may further include a code generation circuit that generates a start code indicating a timing at which generation of the image data is started.
  • the second communication device may further transmit the start code to the camera unit during the blanking period.
  • the first communication device may receive the start code transmitted from the main body during the blanking period.
  • the signal generation circuit may generate the control signal for causing the solid-state imaging device to start generating the image data.
  • the data generation circuit may start generating the first digital data.
  • the first communication device may start transmission of the first digital data.
  • the camera unit may further include a memory for holding the second digital data.
  • the first clock generation circuit may generate the first clock signal based on the second digital data held in the memory.
  • the main body may further include a frequency comparator.
  • the frequency comparator compares the frequency of the first clock signal with the frequency of the second clock signal, and compares the frequency of the first clock signal and the frequency of the second clock signal.
  • Third digital data indicating the difference is generated.
  • the second communication device may transmit the third digital data to the camera unit during the blanking period.
  • the first communication device may receive the third digital data transmitted from the main body during the blanking period.
  • the first clock generation circuit adjusts the frequency of the first clock signal based on the third digital data, thereby having the same frequency as the frequency of the second clock signal.
  • the clock signal may be generated.
  • the frequency comparator detects that the frequency of the first clock signal is the same as the frequency of the second clock signal.
  • the second communication device may transmit the third digital data to the camera unit.
  • the second communicator transmits the second digital data to the second digital data. You may transmit to a camera unit.
  • the second communication device transmits the third digital data to the camera unit in the first blanking period which is the blanking period. You may send it.
  • the second communication device may transmit the second digital data to the camera unit in a second blanking period that is the blanking period after the first blanking period.
  • the second communication device sends a start code indicating a timing at which generation of the image data is started to the camera unit in the blanking period. You may send it.
  • the first communication device may receive the start code transmitted from the main body during the blanking period.
  • the signal generation circuit may generate the control signal for causing the solid-state imaging device to start generating the image data.
  • the data generation circuit may start generating the first digital data.
  • the first communication device may start transmission of the first digital data.
  • the first communication device When the solid-state imaging device finishes generating one line of data of the image data, the first communication device has an end code indicating a timing at which the generation of the data of one line of the image data ends. You may transmit to the said main body.
  • the second communication device may receive the end code transmitted from the camera unit.
  • the frequency comparator may generate a count value by counting pulses of the second clock signal in a count period. The count period is included in a horizontal readout period from the timing at which the start code is transmitted to the timing at which the end code is received.
  • the frequency comparator may generate the third digital data based on a result of comparing the count value with an estimated value calculated in advance. The estimated value is obtained by counting pulses of the second clock signal in the counting period when it is assumed that the frequency of the first clock signal is the same as the frequency of the second clock signal. Count value.
  • the first clock generation circuit may be composed of a ring oscillator circuit having at least four delay circuits.
  • the frequency comparator may generate the third digital data including first frequency adjustment data and second frequency adjustment data.
  • the first clock generation circuit adjusts the number of the delay circuits connected in a ring shape based on the first frequency adjustment data, and supplies the delay circuit to the delay circuit based on the second frequency adjustment data.
  • the frequency of the first clock signal may be adjusted by adjusting the amount of current supplied.
  • the frequency comparator includes the first frequency adjustment data as upper bits and the second frequency adjustment data as lower bits. Third digital data may be generated.
  • the signal generation circuit may include a digital-to-analog converter and a voltage-controlled oscillator.
  • the digital-analog converter converts the third digital data into an analog voltage.
  • the voltage controlled oscillator generates the first clock signal based on the analog voltage.
  • the imaging system includes a camera unit and a main body.
  • the camera unit includes a solid-state imaging device, a first clock generation circuit, a signal generation circuit, a first communication device, and a phase comparator.
  • the solid-state imaging device generates image data based on a control signal.
  • the first clock generation circuit generates a first clock signal.
  • the signal generation circuit generates the control signal based on the first clock signal.
  • the first communication device transmits the image data to the main body in a period excluding a blanking period.
  • the phase comparator compares a phase of the first clock signal with a phase of a second clock signal, and a difference between the phase of the first clock signal and the phase of the second clock signal. To generate digital phase data.
  • the main body includes a second communication device and a second clock generation circuit.
  • the second communication device receives the image data transmitted from the camera unit.
  • the second clock generation circuit generates the second clock signal.
  • the second communication device transmits the second clock signal to the camera unit during the blanking period.
  • the first communication device receives the second clock signal transmitted from the main body during the blanking period.
  • the first communication device transmits the digital phase data to the main body during the blanking period.
  • the second communication device receives the digital phase data transmitted from the camera unit in the blanking period.
  • the second clock generation circuit generates the second clock signal synchronized with the first clock signal based on the digital phase data.
  • the camera unit may further include a frequency comparator.
  • the frequency comparator compares the frequency of the first clock signal with the frequency of the second clock signal, and compares the frequency of the first clock signal and the frequency of the second clock signal. Digital frequency data indicating the difference is generated.
  • the first communication device may transmit the digital frequency data to the main body during the blanking period.
  • the second communication device may receive the digital frequency data transmitted from the camera unit during the blanking period.
  • the second clock generation circuit adjusts the frequency of the second clock signal based on the digital frequency data to thereby have the second clock having the same frequency as the frequency of the first clock signal.
  • a signal may be generated.
  • the endoscope system includes a scope and the imaging system.
  • the scope includes a distal end and a proximal end.
  • the solid-state imaging device is disposed at the tip.
  • the main body is connected to the proximal end.
  • the imaging system and the endoscope system can reduce the size of the camera unit and supply a clock signal having a stable frequency to the solid-state imaging device.
  • 1 is a circuit diagram showing a configuration of a clock generation circuit according to a first embodiment of the present invention. It is a flowchart which shows operation
  • FIG. 1 shows a configuration of an electronic endoscope system ES1 according to the first embodiment of the present invention.
  • An electronic endoscope system ES1 illustrated in FIG. 1 includes a scope 1, a processor 2, a cable 3, and a display 4.
  • Scope 1 is a camera unit.
  • the scope 1 includes an image sensor 10, a transmitter 103, and a receiver 104.
  • the image sensor 10 includes a pixel portion 101, a data generation circuit 102, a memory 105, a clock generation circuit 106, and a signal generation circuit 107.
  • the processor 2 is a main body.
  • the processor 2 includes a receiver 201, an S / P converter 202, an image processing circuit 203, a clock generation circuit 204, a clock data recovery circuit 205, a phase comparator 206, a transmitter 207, and a frequency comparator 210.
  • the clock data recovery circuit 205 is described as a CDR circuit 205.
  • the image sensor 10 is a solid-state image sensor.
  • the image sensor 10 generates image data based on the control signal.
  • the clock generation circuit 106 (first clock generation circuit) generates a first clock signal.
  • the signal generation circuit 107 generates a control signal based on the first clock signal.
  • the data generation circuit 102 generates first digital data by embedding the first clock signal in the image data.
  • the transmitter 103 (first transmitter) transmits the first digital data to the processor 2.
  • the receiver 201 (second receiver) receives the first digital data transmitted from the scope 1.
  • the CDR circuit 205 (clock detection circuit) detects a first clock signal from the first digital data.
  • the clock generation circuit 204 (second clock generation circuit) generates a second clock signal.
  • the phase comparator 206 compares the phase of the first clock signal with the phase of the second clock signal, and indicates a difference between the phase of the first clock signal and the phase of the second clock signal. Generate digital data.
  • the transmitter 207 (second transmitter) transmits the second digital data to the scope 1.
  • the receiver 104 (first receiver) receives the second digital data transmitted from the processor 2.
  • the clock generation circuit 106 generates a first clock signal synchronized with the second clock signal based on the second digital data.
  • the frequency comparator 210 compares the frequency of the first clock signal with the frequency of the second clock signal and indicates a difference between the frequency of the first clock signal and the frequency of the second clock signal. Generate digital data.
  • the transmitter 207 transmits the third digital data to the scope 1.
  • the receiver 104 receives the third digital data transmitted from the processor 2.
  • the clock generation circuit 106 adjusts the frequency of the first clock signal based on the third digital data, thereby generating a first clock signal having the same frequency as the frequency of the second clock signal.
  • the transmitter 207 transmits the third digital data to the scope 1 before transmitting the second digital data.
  • the frequency comparator 210 detects that the frequency of the first clock signal is the same as the frequency of the second clock signal, the transmitter 207 transmits the second digital data to the scope 1.
  • Scope 1 includes a distal end 11 and a proximal end 12.
  • the image sensor 10 is disposed at the tip 11.
  • the processor 2 is connected to the base end 12.
  • the cable 3 electrically connects the scope 1 and the processor 2.
  • the processor 2 is connected to the proximal end 12 of the scope 1 via the cable 3.
  • the cable 3 includes a signal line 301 and a signal line 302.
  • the transmitter 103 and the receiver 201 are connected to the signal line 301.
  • the receiver 104 and the transmitter 207 are connected to the signal line 302.
  • the receiver 104 receives the second digital data and the third digital data transmitted by the transmitter 207.
  • the memory 105 holds the second digital data and the third digital data received by the receiver 104.
  • the memory 105 outputs the second digital data and the third digital data to the clock generation circuit 106.
  • the clock generation circuit 106 generates a first clock signal based on the second digital data and the third digital data held in the memory 105.
  • the first clock signal is synchronized with the second clock signal of the processor 2.
  • the phase of the first clock signal is controlled by the second digital data.
  • the frequency of the first clock signal is controlled by the third digital data.
  • the first clock signal generated by the clock generation circuit 106 is output to the signal generation circuit 107 and the data generation circuit 102.
  • the third digital data is received before the second digital data is received.
  • the clock generation circuit 106 adjusts the frequency of the first clock signal based on the third digital data.
  • the clock generation circuit 106 adjusts the phase of the first clock signal based on the second digital data. Therefore, the clock generation circuit 106 adjusts the frequency of the first clock signal based on the third digital data, and then adjusts the phase of the first clock signal based on the second digital data.
  • the signal generation circuit 107 generates a control signal for controlling the operation timing of the pixel unit 101, the data generation circuit 102, and the transmitter 103.
  • the control signal generated by the signal generation circuit 107 is output to the pixel unit 101, the data generation circuit 102, and the transmitter 103.
  • the pixel unit 101 generates a pixel signal at a timing based on the control signal output from the signal generation circuit 107.
  • the pixel signal output from the pixel unit 101 is converted into image data.
  • the data generation circuit 102 generates first digital data at a timing based on the control signal output from the signal generation circuit 107.
  • the image data is serial data including a plurality of pixel data.
  • the data generation circuit 102 generates first digital data by inserting data of a first clock signal between a plurality of pixel data.
  • the method for generating the first digital data is not limited to this method.
  • the first digital data generated by the data generation circuit 102 is output to the transmitter 103.
  • the transmitter 103 transmits the first digital data to the processor 2.
  • the first digital data transmitted from the transmitter 103 passes through the signal line 301.
  • the receiver 201 receives the first digital data transmitted by the transmitter 103.
  • the first digital data received by the receiver 201 is output to the S / P converter 202 and the CDR circuit 205.
  • the CDR circuit 205 reproduces the first clock signal from the first digital data.
  • the reproduction of the clock signal is executed based on a general clock data recovery technique.
  • the first clock signal reproduced by the CDR circuit 205 is output to the receiver 201, the S / P converter 202, the phase comparator 206, and the frequency comparator 210.
  • the receiver 201 receives first digital data based on the first clock signal.
  • the S / P converter 202 converts image data, which is serial data, into parallel data based on the first clock signal.
  • the image data is converted into parallel data and output to the image processing circuit 203.
  • the clock generation circuit 204 includes a crystal oscillator 208 and a PLL (Phase Locked Loop) circuit 209.
  • the crystal oscillator 208 is described as XO 208.
  • the XO 208 includes a crystal resonator.
  • the XO 208 and the PLL circuit 209 generate a second clock signal.
  • the second clock signal generated by the XO 208 and the PLL circuit 209 is output to the image processing circuit 203, the phase comparator 206, and the frequency comparator 210.
  • the image processing circuit 203 performs signal processing on the image data based on the second clock signal.
  • signal processing executed by the image processing circuit 203 includes noise reduction, gamma correction, demosaicing processing, and the like.
  • the image data is output from the image processing circuit 203 to the display 4.
  • the display 4 displays an image based on the image data.
  • the frequency comparator 210 compares the frequency of the first clock signal with the frequency of the second clock signal.
  • the frequency comparator 210 includes a counter circuit and counts a pulse of the first clock signal and a pulse of the second clock signal in a predetermined period.
  • the count value (number of pulses) of the first clock signal indicates the frequency of the first clock signal.
  • the count value (number of pulses) of the second clock signal indicates the frequency of the second clock signal.
  • the predetermined period corresponds to a horizontal reading period. In the horizontal readout period, pixel signals are read from the pixels 111 in one row, and data for one row of image data is output from the image sensor 10.
  • the frequency comparator 210 While the image data for one row is received by the receiver 201, the frequency comparator 210 counts each pulse of the first clock signal and the second clock signal. The frequency comparator 210 calculates the difference between the count value of the first clock signal and the count value of the second clock signal. The frequency comparator 210 generates third digital data indicating the calculated difference. The third digital data generated by the frequency comparator 210 is output to the transmitter 207. The transmitter 207 transmits the third digital data to the scope 1. The third digital data transmitted from the transmitter 207 passes through the signal line 302.
  • the frequency comparator 210 makes the frequency of the first clock signal and the frequency of the second clock signal the same. It detects that it became. At this time, the frequency comparator 210 outputs a notification signal to the phase comparator 206.
  • the notification signal indicates that the first clock signal having the same frequency as that of the second clock signal has been generated.
  • the phase comparator 206 compares the phase of the first clock signal with the phase of the second clock signal.
  • the phase comparator 206 generates second digital data indicating the difference between the phase of the first clock signal and the phase of the second clock signal.
  • the second digital data generated by the phase comparator 206 is output to the transmitter 207.
  • the transmitter 207 transmits the second digital data to the scope 1.
  • the second digital data transmitted from the transmitter 207 passes through the signal line 302.
  • pixel signals are generated in a plurality of pixels arranged in the Nth row of the pixel unit 101, and the pixel signals are output from the pixel unit 101.
  • the number N is a natural number.
  • Data on the Nth row of image data is generated based on pixel signals read from a plurality of pixels arranged on the Nth row.
  • the data generation circuit 102 generates first digital data including Nth row data.
  • the transmitter 103 transmits the first digital data including the Nth row of data to the processor 2. While the first digital data including the Nth row of data is received by the receiver 201, the frequency comparator 210 counts each pulse of the first clock signal and the second clock signal and 3 digital data is generated. After the reception of the first digital data including the data of the Nth row is completed, the transmitter 207 transmits the third digital data to the scope 1.
  • pixel signals are read from the plurality of pixels arranged in the Nth row, pixel signals are generated in the plurality of pixels arranged in the (N + 1) th row of the pixel unit 101, and the pixel signals are output from the pixel unit. 101.
  • (N + 1) th row data of the image data is generated.
  • the data generation circuit 102 generates first digital data including data of the (N + 1) th row.
  • the transmitter 103 transmits first digital data including data of the (N + 1) th row to the processor 2. While the first digital data including the (N + 1) th row of data is received by the receiver 201, the frequency comparator 210 counts each pulse of the first clock signal and the second clock signal.
  • the frequency comparator 210 When the count value of the first clock signal is not the same as the count value of the second clock signal, the frequency comparator 210 generates third digital data. After the reception of the first digital data including the data of the (N + 1) th row is completed, the transmitter 207 transmits the third digital data to the scope 1. The above operation is repeated until the count value of the first clock signal is the same as the count value of the second clock signal.
  • the frequency comparator 210 While the first digital data including the (N + k) th row data is received by the receiver 201, the frequency comparator 210 counts each pulse of the first clock signal and the second clock signal. The number k is a natural number. When the frequency of the first clock signal is the same as the frequency of the second clock signal, the frequency comparator 210 outputs a notification signal to the phase comparator 206.
  • the phase comparator 206 compares the phase of the first clock signal with the phase of the second clock signal, Second digital data is generated. After the reception of the first digital data including the data of the (N + k + 1) th row is completed, the transmitter 207 transmits the second digital data to the scope 1.
  • the transmitter 103 and the receiver 201 may perform optical communication.
  • the transmitter 103 has a laser light source
  • the receiver 201 has a light receiver.
  • An optical fiber is used as the signal line 301.
  • the transmitter 207 and the receiver 104 may perform optical communication.
  • the transmitter 207 has a laser light source and the receiver 104 has a light receiver.
  • An optical fiber is used as the signal line 302.
  • the transmitter 103 and the receiver 201 may perform wireless communication.
  • the transmitter 103 and the receiver 201 have an antenna and a radio circuit.
  • the transmitter 207 and the receiver 104 may perform wireless communication.
  • the transmitter 207 and the receiver 104 have an antenna and a radio circuit.
  • At least one of the data generation circuit 102, the memory 105, the clock generation circuit 106, and the signal generation circuit 107 may be disposed outside the image sensor 10. At least one of the transmitter 103 and the receiver 104 may be disposed inside the image sensor 10.
  • FIG. 2 shows the configuration of the image sensor 10. An example in which the image sensor 10 is configured with a CMOS image sensor will be described.
  • the imaging element 10 illustrated in FIG. 2 includes a pixel portion 101, a data generation circuit 102, a memory 105, a clock generation circuit 106, a signal generation circuit 107, and a column circuit 114.
  • the memory 105 is connected to the signal input terminal 124.
  • the signal input terminal 124 is connected to the receiver 104.
  • the second digital data and the third digital data received by the receiver 104 are input to the memory 105 via the signal input terminal 124.
  • the second digital data and the third digital data are held in the memory 105.
  • the pixel unit 101 has a plurality of pixels 111 arranged two-dimensionally.
  • Each of the plurality of pixels 111 includes a photoelectric conversion element and generates a pixel signal.
  • the number of rows and columns in the arrangement of the plurality of pixels 111 is two or more.
  • the signal generation circuit 107 includes a vertical scanning circuit 112, a horizontal scanning circuit 113, and a timing generation circuit 116.
  • the timing generation circuit 116 generates a timing signal based on the first clock signal generated by the clock generation circuit 106.
  • the timing signal includes a horizontal synchronization signal and a vertical synchronization signal.
  • the timing signal generated by the timing generation circuit 116 is output to the vertical scanning circuit 112, the horizontal scanning circuit 113, and the data generation circuit 102.
  • the vertical scanning circuit 112 and the horizontal scanning circuit 113 generate a control signal based on the timing signal output from the timing generation circuit 116. Pixel signals are read from the plurality of pixels 111 at a timing based on the control signal.
  • the vertical scanning circuit 112 controls the timing at which pixel signals are read from the plurality of pixels 111 for each row in the array of the plurality of pixels 111.
  • the vertical scanning circuit 112 outputs a control signal to the row control line 121 connected to the pixel 111 in each row. Thereby, the vertical scanning circuit 112 controls the output of the pixel signal from the pixel 111 of each row to the vertical signal line 122.
  • the vertical signal line 122 is connected to the pixel 111 in each column.
  • a plurality of column circuits 114 are arranged.
  • the column circuit 114 is connected to the vertical signal line 122 of each column.
  • the column circuit 114 performs signal processing on the pixel signal output from the pixel 111 to the vertical signal line 122.
  • signal processing executed by the column circuit 114 includes noise suppression, signal amplification, AD conversion, and the like. Therefore, the column circuit 114 is an AD conversion circuit that converts pixel signals read from the plurality of pixels 111 into digital pixel signals.
  • the horizontal scanning circuit 113 sequentially transfers a plurality of pixel signals read from the plurality of columns of pixels 111 to the data generation circuit 102.
  • the horizontal scanning circuit 113 outputs a control signal to the plurality of column circuits 114.
  • the horizontal scanning circuit 113 causes the plurality of column circuits 114 to sequentially output digital pixel signals to the horizontal signal line 123.
  • the horizontal signal line 123 is connected to the plurality of column circuits 114 and the data generation circuit 102.
  • Digital pixel signals sequentially output from the plurality of column circuits 114 to the horizontal signal line 123 are transferred to the data generation circuit 102 through the horizontal signal line 123.
  • the data generation circuit 102 has an output circuit 115.
  • the output circuit 115 embeds the first clock signal in the digital pixel signal at a timing based on the timing signal output from the timing generation circuit 116. As a result, the output circuit 115 generates first digital data.
  • the output circuit 115 converts the form of the first digital data into a form suitable for high-speed signal transmission.
  • the output circuit 115 is connected to the signal output terminal 125.
  • the signal output terminal 125 is connected to the transmitter 103.
  • the first digital data generated by the output circuit 115 is output to the signal output terminal 125.
  • the first digital data is output to the transmitter 103 via the signal output terminal 125.
  • FIG. 3 shows the configuration of the clock generation circuit 106.
  • the clock generation circuit 106 illustrated in FIG. 3 includes a DAC 131 and a ring oscillator 132.
  • the DAC 131 is a digital-analog converter and converts the third digital data into an analog voltage.
  • the ring oscillator 132 is a voltage controlled oscillator (VCO) and generates the first clock signal CLKOUT based on the analog voltage generated by the DAC 131.
  • VCO voltage controlled oscillator
  • the third digital data held in the memory 105 includes frequency adjustment data FCTL.
  • the frequency adjustment data FCTL is 12-bit data.
  • the frequency adjustment data FCTL includes first frequency adjustment data FCTL1 and second frequency adjustment data FCTL2.
  • the first frequency adjustment data FCTL1 is 2-bit data and constitutes the upper bits of the frequency adjustment data FCTL.
  • the second frequency adjustment data FCTL2 is 10-bit data and constitutes the lower bits of the frequency adjustment data FCTL.
  • the first frequency adjustment data FCTL1 is output from the memory 105 to the ring oscillator 132.
  • the second frequency adjustment data FCTL2 is output from the memory 105 to the DAC 131.
  • the DAC 131 generates a first voltage and a second voltage based on the second frequency adjustment data FCTL2.
  • the first voltage and the second voltage generated by the DAC 131 are output to the ring oscillator 132.
  • the ring oscillator 132 is composed of a ring oscillator circuit having at least four inverters INV (delay circuit). In FIG. 3, a symbol of one inverter INV is shown as a representative. In the example shown in FIG. 3, 16 inverters INV are arranged. The number of inverters INV is not limited to 16.
  • the ring oscillator 132 further includes a NAND circuit ND1, a plurality of transistors Mip, a plurality of transistors Min, a selector SEL1, a selector SEL2, a selector SEL3, a selector SEL4, a selector SEL5, and a selector SEL6.
  • the NAND circuit ND1 and the plurality of inverters INV are connected in series.
  • the inverter INV connected to the output terminal of the NAND circuit ND1 is defined as a first inverter.
  • the inverter INV connected to the output terminal of the Nth inverter is defined as the (N + 1) th inverter.
  • the number N is any one natural number from 1 to 15.
  • the enable signal ENB and the output signal of the sixteenth inverter are input to the NAND circuit ND1.
  • the enable signal ENB is output from the timing generation circuit 116. As the state of the enable signal ENB changes, the pulse signal starts to be transmitted through the NAND circuit ND1 and the plurality of inverters INV.
  • Each of the plurality of transistors Mip is connected to any one first power supply terminal of the plurality of inverters INV.
  • Each of the plurality of transistors Min is connected to any one second power supply terminal of the plurality of inverters INV.
  • the first voltage and the second voltage are output from the DAC 131.
  • the first voltage is applied to the plurality of transistors Mip, and the second voltage is applied to the plurality of transistors Min.
  • Currents based on the first voltage and the second voltage are supplied to the plurality of inverters INV by the plurality of transistors Mip and the plurality of transistors Min. Based on the first voltage and the second voltage, the delay times of the plurality of inverters INV change.
  • the voltage Vth is a threshold value of each inverter INV.
  • the capacitance Cin is the input capacitance of each inverter INV.
  • the current amount Isupply is the amount of current supplied to each inverter INV. The amount of current Isupply changes based on the first voltage and the second voltage.
  • the pulse signal has a period based on the delay time in one inverter INV, the number of inverters INV, and the delay time in the NAND circuit ND1. The frequency of the pulse signal changes based on the first voltage and the second voltage.
  • the selector SEL1 is connected to the output terminals of the fourth inverter, the eighth inverter, the twelfth inverter, and the sixteenth inverter. Pulse signals output from each of the fourth inverter, the eighth inverter, the twelfth inverter, and the sixteenth inverter are input to the selector SEL1.
  • the first frequency adjustment data FCTL1 is input to the selector SEL1.
  • the selector SEL1 selects any one of a plurality of pulse signals based on the first frequency adjustment data FCTL1.
  • the selector SEL1 outputs the selected pulse signal to the NAND circuit ND1.
  • the first frequency adjustment data FCTL1 indicates the number of inverters INV constituting the ring oscillator circuit.
  • the selector SEL1 outputs the pulse signal output from the fourth inverter
  • the NAND circuit ND1 and the four inverters INV constitute a ring oscillator circuit.
  • the selector SEL1 outputs the pulse signal output from the eighth inverter
  • the NAND circuit ND1 and the eight inverters INV constitute a ring oscillator circuit.
  • the selector SEL1 outputs the pulse signal output from the twelfth inverter
  • the NAND circuit ND1 and the twelve inverters INV constitute a ring oscillator circuit.
  • the selector SEL1 outputs the pulse signal output from the 16th inverter
  • the NAND circuit ND1 and the 16 inverters INV constitute a ring oscillator circuit.
  • the number of inverters INV constituting the ring oscillator circuit is expressed as 4n.
  • the number n is any one natural number from 1 to 4.
  • the first clock signal has a frequency based on the number of inverters INV connected in a ring shape.
  • the number n is changed from 1 to 2
  • the number of inverters INV is changed from 4 to 8. Therefore, the frequency of the pulse passing through the NAND circuit ND1 and the plurality of inverters INV is approximately 1 ⁇ 2.
  • the selector SEL2 is connected to the output terminals of the first inverter, the second inverter, the third inverter, and the fourth inverter.
  • a pulse signal output from each of the first inverter, the second inverter, the third inverter, and the fourth inverter is input to the selector SEL2.
  • the phases of the plurality of pulse signals input to the selector SEL2 are different from each other.
  • the selector SEL3 is connected to the output terminals of the second inverter, the fourth inverter, the sixth inverter, and the eighth inverter. Pulse signals output from each of the second inverter, the fourth inverter, the sixth inverter, and the eighth inverter are input to the selector SEL3. The phases of the plurality of pulse signals input to the selector SEL3 are different from each other.
  • the selector SEL4 is connected to the output terminals of the third inverter, the sixth inverter, the ninth inverter, and the twelfth inverter. Pulse signals output from each of the third inverter, the sixth inverter, the ninth inverter, and the twelfth inverter are input to the selector SEL4. The phases of the plurality of pulse signals input to the selector SEL4 are different from each other.
  • the selector SEL5 is connected to the output terminals of the fourth inverter, the eighth inverter, the twelfth inverter, and the sixteenth inverter. Pulse signals output from each of the fourth inverter, the eighth inverter, the twelfth inverter, and the sixteenth inverter are input to the selector SEL5. The phases of the plurality of pulse signals input to the selector SEL5 are different from each other.
  • the second digital data held in the memory 105 includes phase adjustment data PCTL.
  • the phase adjustment data PCTL is 2-bit data.
  • the phase adjustment data PCTL is output from the memory 105 to the ring oscillator 132.
  • the phase adjustment data PCTL is input to the selector SEL2, the selector SEL3, the selector SEL4, and the selector SEL5.
  • selector SEL2, selector SEL3, selector SEL4, and selector SEL5 selects any one of a plurality of pulse signals based on phase adjustment data PCTL.
  • Each of the selector SEL2, the selector SEL3, the selector SEL4, and the selector SEL5 outputs the selected pulse signal.
  • the selector SEL6 is connected to each output terminal of the selector SEL2, the selector SEL3, the selector SEL4, and the selector SEL5.
  • the pulse signal output from each of the selector SEL2, the selector SEL3, the selector SEL4, and the selector SEL5 is input to the selector SEL6.
  • the first frequency adjustment data FCTL1 is input to the selector SEL6.
  • the selector SEL6 selects any one of a plurality of pulse signals based on the first frequency adjustment data FCTL1.
  • the selector SEL1 outputs the selected pulse signal as the first clock CLKOUT.
  • the selector SEL6 When the selector SEL1 outputs the pulse signal output from the fourth inverter, the selector SEL6 outputs the pulse signal output from the selector SEL2. When the selector SEL1 outputs the pulse signal output from the eighth inverter, the selector SEL6 outputs the pulse signal output from the selector SEL3. When the selector SEL1 outputs the pulse signal output from the twelfth inverter, the selector SEL6 outputs the pulse signal output from the selector SEL4. When the selector SEL1 outputs the pulse signal output from the sixteenth inverter, the selector SEL6 outputs the pulse signal output from the selector SEL5.
  • the frequency comparator 210 generates the third digital data including the first frequency adjustment data FCTL1 as the upper bits and the second frequency adjustment data FCTL2 as the lower bits.
  • the frequency comparator 210 may generate third digital data that includes the first frequency adjustment data FCTL1 as lower bits and includes the second frequency adjustment data FCTL2 as upper bits.
  • the clock generation circuit 106 adjusts the number of inverters INV connected in a ring based on the first frequency adjustment data FCTL1, and the current supplied to the inverter INV based on the second frequency adjustment data FCTL2. Adjust the amount. Thereby, the clock generation circuit 106 adjusts the frequency of the first clock signal.
  • the frequency comparator 210 can greatly change the frequency of the first clock signal by changing the number of inverters INV connected in a ring shape.
  • the frequency comparator 210 can finely change the frequency of the first clock signal by changing the amount of current supplied to the inverter INV.
  • the NAND circuit ND1 and at least two inverters INV are connected in a ring shape.
  • the number of inverters INV connected in a ring shape is not limited to the above example.
  • FIG. 4 shows an operation for adjusting the frequency and phase of the first clock signal.
  • four, eight, twelve, or sixteen inverters INV are connected in a ring shape.
  • An operation of the electronic endoscope system ES1 when 12 inverters INV are connected in a ring shape will be described.
  • the frequency comparator 210 counts each pulse of the first clock signal and the second clock signal. For example, when the count value of the second clock signal reaches a predetermined number x, the frequency comparator 210 stops counting (step S100).
  • the frequency comparator 210 determines whether or not the difference (x ⁇ n) between the count value n of the first clock signal and the count value x of the second clock signal is 0 (step S100). S105).
  • step S105 When the frequency comparator 210 determines that the difference (x ⁇ n) is 0 in step S105, the frequency comparator 210 outputs a notification signal to the phase comparator 206 (step S110). After step S110, the phase comparator 206 compares the phase of the first clock signal with the phase of the second clock signal (step S115).
  • step S115 the phase comparator 206 determines whether or not the phase of the first clock signal and the phase of the second clock signal are the same (step S120).
  • step S120 determines in step S120 that the phase of the first clock signal and the phase of the second clock signal are the same. If the phase comparator 206 determines in step S120 that the phase of the first clock signal and the phase of the second clock signal are not the same, the phase comparator 206 determines that the phase of the first clock signal and the phase of the second clock signal Second digital data indicating a difference from the phase of the clock signal is generated. The phase comparator 206 outputs the second digital data to the transmitter 207. The transmitter 207 transmits the second digital data to the scope 1 (step S140). After step S140, step S115 is executed.
  • the frequency comparator 210 determines whether the count value n of the first clock signal and the count value x of the second clock signal are different. The ratio (n / x) is calculated. The frequency comparator 210 determines the range of the ratio (n / x) (step S125).
  • the delay time in the NAND circuit ND1 is ignored.
  • the number of inverters INV is 16/12 times, that is, 1.33 times. Therefore, the frequency of the first clock signal is 12/16 times, that is, 0.75 times.
  • the number of inverters INV is 8/12 times, that is, 0.67 times. Therefore, the frequency of the first clock signal is 12/8 times, that is, 1.5 times.
  • the frequency comparator 210 includes the third frequency adjustment data FCTL1 including the first frequency adjustment data FCTL1 based on the ratio (n / x). Generate digital data.
  • the frequency comparator 210 outputs the third digital data to the transmitter 207.
  • the transmitter 207 transmits the third digital data to the scope 1 (step S130). Step S100 is performed after Step S130.
  • the frequency comparator 210 When the ratio (n / x) is larger than 0.67 and smaller than 1.33, it is necessary to finely change the frequency of the first clock signal.
  • the frequency comparator 210 generates third digital data including the second frequency adjustment data FCTL2 based on the difference (x ⁇ n).
  • the frequency comparator 210 outputs the third digital data to the transmitter 207.
  • the transmitter 207 transmits the third digital data to the scope 1 (step S135).
  • step S100 is executed.
  • the second frequency adjustment data FCTL2 is data for changing the amount of current supplied to each inverter INV. When the amount of the current changes, the delay time in the inverter INV changes according to the above-described equation (1). Therefore, the frequency of the first clock signal changes.
  • the frequency comparator 210 shown in FIG. 1 is not essential.
  • the clock generation circuit 106 may generate the first clock signal based only on the second digital data generated by the phase comparator 206.
  • the scope 1 does not have a crystal resonator. Therefore, the electronic endoscope system ES1 can reduce the scope 1 in size.
  • a first clock signal is generated based on the second digital data and the third digital data transmitted from the processor 2. Therefore, the electronic endoscope system ES1 can supply a clock signal having a stable frequency to the imaging element 10. In the electronic endoscope system ES1, frame dropping is suppressed and a high-quality image is transmitted to the processor 2.
  • the clock signal is not transmitted from the processor 2 to the scope 1.
  • Second digital data and third digital data for controlling generation of the clock signal are transmitted from the processor 2 to the scope 1. Compared with the case where a high-speed clock signal is transmitted, the influence of noise is small.
  • the clock generation circuit 106 controls the frequency of the first clock signal based on the second digital data and the third digital data. Therefore, frequency fluctuations due to factors such as temperature and power supply voltage are suppressed. Since the clock generation circuit 106 includes a digital-analog converter and a voltage controlled oscillator, the configuration of the clock generation circuit 106 is simplified.
  • the transmitter 207 need not always transmit the second digital data and the third digital data.
  • the transmitter 207 may intermittently transmit the second digital data and the third digital data. Even in a period in which the second digital data and the third digital data are not transmitted, the second digital data and the third digital data are output from the memory 105 to the clock generation circuit 106. Therefore, the clock generation circuit 106 can stably generate a clock signal.
  • the clock generation circuit 106 adjusts the frequency of the first clock based on the third digital data generated by the frequency comparator 210. Thereafter, the clock generation circuit 106 adjusts the phase of the first clock based on the second digital data generated by the phase comparator 206.
  • the clock generation circuit 106 can quickly adjust the frequency. In addition, it is possible to prevent the phase of the first clock signal from being adjusted in a state where the frequency of the first clock signal is shifted from the frequency of the second clock signal.
  • the clock generation circuit 106 can greatly change the frequency of the first clock signal based on the first frequency adjustment data FCTL1.
  • the clock generation circuit 106 can finely change the frequency of the first clock signal based on the second frequency adjustment data FCTL2.
  • FIG. 5 shows a configuration of an electronic endoscope system ES2 according to the second embodiment of the present invention. Description of the same parts as those shown in FIG. 1 is omitted.
  • Scope 1 shown in FIG. 1 is changed to scope 1a.
  • the scope 1a includes an image sensor 10a and a communication device 108.
  • the image sensor 10 shown in FIG. 1 is changed to an image sensor 10a.
  • the image sensor 10 a includes a pixel unit 101, a data generation circuit 102, a memory 105, a clock generation circuit 106, a signal generation circuit 107, and a code detector 109.
  • the processor 2a includes an S / P converter 202, an image processing circuit 203, a clock generation circuit 204, a CDR circuit 205, a phase comparator 206, a communication device 211, a code detector 212, and a code generation circuit 213.
  • the receiver 201 shown in FIG. The processor 2a does not have the transmitter 207 shown in FIG.
  • the communication device 108 transmits the first digital data to the processor 2a in a period excluding the blanking period.
  • the communication device 211 receives the first digital data transmitted from the scope 1a.
  • the communication device 211 transmits the second digital data to the scope 1a during the blanking period.
  • the communication device 108 receives the second digital data transmitted from the processor 2a during the blanking period.
  • the image sensor 10a finishes generating the image data during the blanking period. During the blanking period, the output of valid image data from the image sensor 10a is stopped. The blanking period occurs intermittently.
  • the image sensor 10a generates image data based on pixel signals read from the pixels 111 in one row in a period between two blanking periods.
  • the communication device 211 transmits the third digital data to the scope 1a during the blanking period.
  • the communication device 108 receives the third digital data transmitted from the processor 2a during the blanking period.
  • the second digital data and the third digital data are transmitted in different blanking periods.
  • the communication device 211 transmits the third digital data to the scope 1a in the first blanking period.
  • the communication device 211 transmits the second digital data to the scope 1a in the second blanking period after the first blanking period.
  • a pixel signal is read from at least one row of pixels 111 during a first blanking period and a second blanking period, and at least one row of image data is output from the image sensor 10a.
  • a pixel signal is read from at least two rows of pixels 111 between the first blanking period and the second blanking period, a blanking period is inserted each time the pixel signal is read from one row of pixels 111.
  • the data generation circuit 102 generates an end code indicating the timing at which image data generation ends intermittently.
  • the end code indicates the timing when the generation of data for one line of image data is completed and the blanking period is started.
  • the communication device 108 transmits an end code to the processor 2a.
  • the communication device 211 receives the end code transmitted from the scope 1a. When the end code is received, the communication device 211 starts transmitting the second digital data or the third digital data.
  • the code generation circuit 213 generates a start code indicating the timing at which image data generation is started.
  • the start code indicates the timing when the blanking period ends.
  • the communication device 211 transmits a start code to the scope 1a during the blanking period.
  • the communication device 108 receives the start code transmitted from the processor 2a during the blanking period.
  • the signal generation circuit 107 generates a control signal for causing the image sensor 10a to start generating image data.
  • the data generation circuit 102 starts generating the first digital data.
  • the communicator 108 starts transmitting the first digital data.
  • the communication device 211 While the communication device 108 is transmitting the first digital data, the communication device 211 does not transmit the second digital data or the third digital data. While the communication device 211 is transmitting the second digital data or the third digital data, the communication device 108 does not transmit the first digital data.
  • the communication device 108 transmits an end code to the processor 2a.
  • the communication device 211 receives the end code transmitted from the scope 1a.
  • the frequency comparator 210 generates a count value by counting the pulses of the second clock signal in the count period. The count period is included in the horizontal readout period from the timing when the start code is transmitted to the timing when the end code is received.
  • the frequency comparator 210 generates third digital data based on the result of comparing the count value with a pre-calculated estimated value.
  • the estimated value is a count value obtained by counting the pulses of the second clock signal in the counting period when it is assumed that the frequency of the first clock signal and the frequency of the second clock signal are the same. .
  • the cable 3a includes a signal line 303.
  • the communication device 108 and the communication device 211 are connected to the signal line 303.
  • the first digital data transmitted from the communication device 108 and the end code transmitted from the communication device 108 pass through the signal line 303.
  • the second digital data and the third digital data transmitted from the communication device 211 and the start code transmitted from the communication device 211 pass through the signal line 303.
  • the communication device 108 and the communication device 211 may perform wireless communication.
  • the communication device 108 and the communication device 211 have an antenna and a wireless circuit.
  • the data generation circuit 102 outputs the first digital data to the communication device 108 and then outputs the end code to the communication device 108.
  • the communication device 108 transmits the end code to the processor 2a after transmitting the first digital data to the processor 2a.
  • the communication device 211 receives the end code transmitted by the communication device 108 after receiving the first digital data transmitted by the communication device 108.
  • a data string including the first digital data and the end code is output to the code detector 212.
  • the code detector 212 detects an end code from the data string received by the communication device 211. When the end code is detected, the code detector 212 outputs a transmission start signal to the communication device 211.
  • the communication device 211 starts transmission of the second digital data or the third digital data based on the transmission start signal.
  • the code generation circuit 213 generates a start code at a predetermined timing.
  • the predetermined timing is a timing at which a predetermined time has elapsed since the end code was detected.
  • the predetermined timing may be appropriately determined by the processor 2a.
  • the start code generated by the code generation circuit 213 is output to the phase comparator 206, the frequency comparator 210, and the communication device 211.
  • the communication device 211 transmits the start code to the scope 1a after transmitting the second digital data or the third digital data to the scope 1a.
  • the frequency comparator 210 starts counting pulses of the second clock signal. While the communication device 211 is receiving the first digital data, the frequency comparator 210 counts the pulses of the second clock signal. When the end code is detected, the code detector 212 outputs the end code to the frequency comparator 210. When the end code is output from the code detector 212, the frequency comparator 210 stops counting pulses of the second clock signal.
  • the number of data for one line of image data is preset.
  • the data for one row includes data generated based on the pixel signal read from the pixels 111 in the M columns.
  • the number M is a natural number of 2 or more.
  • the start timing of the count period is the same as the start timing of the horizontal readout period
  • the end timing of the count period is the same as the end timing of the horizontal readout period.
  • the processor 2a includes a circuit that calculates the estimated value.
  • the processor 2a has a memory for storing the calculated estimated value.
  • the frequency comparator 210 reads the estimated value from the memory and compares the count value of the second clock signal with the estimated value.
  • the frequency comparator 210 calculates a difference between the count value of the second clock signal and the estimated value, and generates third digital data based on the difference.
  • the frequency comparator 210 outputs the third digital data to the communication device 211.
  • the start timing of the count period may not be the same as the start timing of the horizontal readout period.
  • the count period may be started after the start timing of the horizontal readout period.
  • the end timing of the count period may not be the same as the end timing of the horizontal readout period.
  • the count period may end before the end timing of the horizontal readout period.
  • the frequency comparator 210 When the frequency of the first clock signal is the same as the frequency of the second clock signal, the frequency comparator 210 outputs a notification signal to the phase comparator 206.
  • the notification signal indicates that the first clock signal having the same frequency as that of the second clock signal has been generated. For example, the notification signal is output to the phase comparator 206 during the horizontal readout period of the Nth row of image data.
  • a start code is output from the code generation circuit 213, and a horizontal reading period of the (N + 1) th row of image data is started.
  • the phase comparator 206 compares the phase of the first clock signal with the phase of the second clock signal and generates second digital data.
  • the phase comparator 206 outputs the second digital data to the communication device 211.
  • the communication device 108 receives the start code transmitted by the communication device 211 after receiving the second digital data or the third digital data transmitted by the communication device 211.
  • a data string including one of the second digital data and the third digital data and a start code is output to the code detector 109.
  • the code detector 109 detects a start code from the data string received by the communication device 108.
  • the code detector 109 outputs the second digital data or the third digital data excluding the start code to the memory 105.
  • the memory 105 holds the second digital data or the third digital data output from the code detector 109.
  • the code detector 109 When the start code is detected, the code detector 109 outputs a code detection signal to the signal generation circuit 107.
  • the signal generation circuit 107 generates a control signal for starting generation and transmission of image data based on the code detection signal.
  • the control signal generated by the signal generation circuit 107 is output to the pixel unit 101, the data generation circuit 102, and the communication device 108.
  • the pixel unit 101 starts generating a pixel signal based on the control signal.
  • the data generation circuit 102 starts generating the first digital data based on the control signal.
  • the communication device 108 starts transmitting the first digital data based on the control signal.
  • the end code may be embedded in the image data.
  • the CDR circuit 205 may detect the end code by reproducing the end code from the first digital data.
  • FIG. 6 shows the configuration of the image sensor 10a. Description of the same parts as those shown in FIG. 2 is omitted.
  • a signal input / output terminal 126 is arranged instead of the signal input terminal 124 and the signal output terminal 125.
  • the code detector 109 and the output circuit 115 are connected to a signal input / output terminal 126.
  • the signal input / output terminal 126 is connected to the communication device 108.
  • the second digital data or the third digital data received by the communication device 108 and the start code received by the communication device 108 are input to the code detector 109 via the signal input / output terminal 126.
  • the output circuit 115 generates first digital data and an end code.
  • the first digital data generated by the output circuit 115 and the end code generated by the output circuit 115 are output to the signal input / output terminal 126.
  • the first digital data and the end code are output to the communication device 108 via the signal input / output terminal 126.
  • FIG. 7 shows the operation of the electronic endoscope system ES2.
  • the waveform of the horizontal synchronization signal generated by the timing generation circuit 116 is shown.
  • the first digital data output from the data generation circuit 102 and the data string of the end code END are shown.
  • the communication state of the processor 2a and the communication data of the processor 2a are shown.
  • the communication data of the processor 2a includes reception data received by the communication device 211 and transmission data transmitted by the communication device 211.
  • the received data includes first digital data and an end code END.
  • the transmission data includes clock control data CLK and a start code START.
  • the clock control data CLK is second digital data or third digital data.
  • the clock generation circuit 106 When the electronic endoscope system ES2 is activated, for example, the clock generation circuit 106 generates a first clock signal based on a predetermined voltage.
  • the predetermined voltage is a voltage designed to synchronize the first clock signal with the second clock signal.
  • the pixel unit 101 outputs a pixel signal in the horizontal readout period T1.
  • the data generation circuit 102 generates first digital data in the horizontal readout period T1.
  • the numbered data in FIG. 7 is image data based on the pixel signal of each column in a predetermined row.
  • the communication device 108 transmits the first digital data in the horizontal readout period T1.
  • the length of the horizontal readout period T1 is controlled by a timing signal generated by the signal generation circuit 107, that is, a horizontal synchronization signal.
  • the processor 2a is in a receiving state in the horizontal readout period T1.
  • the communication device 211 receives the first digital data.
  • the CDR circuit 205 reproduces the first clock signal from the first digital data.
  • the frequency comparator 210 starts counting pulses of the second clock signal.
  • the frequency comparator 210 counts pulses of the second clock signal in the horizontal readout period T1.
  • the blanking period T2 starts.
  • the pixel unit 101 ends the output of the pixel signal.
  • the data generation circuit 102 generates an end code.
  • the communication device 108 transmits the end code to the processor 2a. After the end code is generated, the data generation circuit 102 is in a high impedance state.
  • the communication device 211 receives the end code.
  • the code detector 212 outputs a transmission start signal to the communication device 211 and outputs the end code to the frequency comparator 210.
  • the frequency comparator 210 stops counting pulses of the second clock signal.
  • the frequency comparator 210 calculates a difference between the count value of the second clock signal and the estimated value, and generates third digital data based on the difference.
  • the frequency comparator 210 outputs the third digital data to the communication device 211.
  • the communication device 211 starts transmission of the third digital data (clock control data CLK) based on the transmission start signal. After the end code is received, the communication state of the processor 2a is the transmission state. The communication device 211 transmits the third digital data in the blanking period T2.
  • the communication device 108 receives the third digital data in the blanking period T2.
  • the code detector 109 outputs the third digital data to the memory 105.
  • the memory 105 holds third digital data.
  • the clock generation circuit 106 generates a first clock signal based on the third digital data held in the memory 105.
  • the code generation circuit 213 generates a start code at a predetermined timing.
  • the communication device 211 ends the transmission of the third digital data and transmits the start code to the scope 1a.
  • the communication device 108 receives the start code.
  • the code detector 109 detects a start code.
  • the horizontal reading period T3 is started.
  • the signal generation circuit 107 generates a control signal for starting generation and transmission of image data.
  • the pixel unit 101 starts generating a pixel signal based on the control signal.
  • the data generation circuit 102 starts generating the first digital data based on the control signal.
  • the communication device 108 starts transmitting the first digital data based on the control signal.
  • the frequency comparator 210 starts counting pulses of the second clock signal.
  • the operation in the horizontal readout period T3 is the same as the operation in the horizontal readout period T1.
  • a blanking period T4 is started.
  • the operation in the blanking period T4 is the same as the operation in the blanking period T2.
  • the electronic endoscope system ES2 performs the same operation as that in each of the horizontal readout period T1 and the blanking period T2. .
  • the operation performed before the horizontal readout period T1 is started is omitted.
  • operations similar to those in each of the horizontal reading period T1 and the blanking period T2 are repeated.
  • the frequency comparator 210 outputs a notification signal to the phase comparator 206 in the blanking period T2.
  • the frequency comparator 210 generates third digital data and outputs the third digital data to the communication device 211.
  • the communication device 211 transmits the third digital data to the scope 1a in the blanking period T2. Since the frequency of the first clock signal and the frequency of the second clock signal are the same, the generation and transmission of the third digital data may be omitted.
  • the phase comparator 206 waits to start the phase comparison.
  • the start code is output from the code generation circuit 213
  • the phase comparator 206 starts comparison between the phase of the first clock signal and the phase of the second clock signal.
  • the phase comparator 206 generates second digital data indicating the difference between the phase of the first clock signal and the phase of the second clock signal.
  • the communication device 211 receives the end code.
  • the code detector 212 outputs a transmission start signal to the communication device 211 and outputs the end code to the phase comparator 206.
  • the phase comparator 206 outputs the second digital data to the communication device 211.
  • the communication device 211 starts transmission of the second digital data (clock control data CLK) based on the transmission start signal.
  • the communication device 211 transmits the third digital data to the scope 1a in the blanking period T4.
  • the communication device 108 receives the second digital data in the blanking period T4.
  • the code detector 109 outputs the second digital data to the memory 105.
  • the memory 105 holds the second digital data.
  • the clock generation circuit 106 generates a first clock signal based on the second digital data held in the memory 105.
  • While the frequency comparator 210 is counting pulses of the second clock signal, the phase comparator 206 may stop operating. While the phase comparator 206 is comparing the phase of the first clock signal with the phase of the second clock signal, the frequency comparator 210 may stop operating.
  • the frequency comparator 210 and the phase comparator 206 may operate simultaneously. For example, at the same time that the frequency comparator 210 starts counting pulses of the second clock signal, the phase comparator 206 starts comparing the phase of the first clock signal with the phase of the second clock signal. The phase comparator 206 stops outputting the second digital data to the communication device 211 until a notification signal is output from the frequency comparator 210.
  • the frequency comparator 210 When the count value becomes the same as the estimated value, the frequency comparator 210 outputs a notification signal to the phase comparator 206 and stops outputting the third digital data to the communication device 211.
  • the notification signal is output from the frequency comparator 210 and the end code is output from the code detector 212
  • the phase comparator 206 outputs the second digital data to the communication device 211.
  • the communication device 211 transmits the second digital data to the scope 1a during the blanking period. For example, when the count value of the second clock signal obtained in the horizontal readout period T1 is the same as the estimated value, the communication device 211 transmits the second digital data to the scope 1a in the blanking period T2.
  • the frequency comparator 210 starts counting pulses of the second clock signal.
  • the communication device 108 may transmit a start code to the processor 2a before transmitting the first digital data to the processor 2a.
  • the communication device 211 receives the start code transmitted by the communication device 108.
  • the data string including the start code is output to the code detector 212.
  • the code detector 212 detects a start code from the data string received by the communication device 211.
  • the frequency comparator 210 may start counting pulses of the second clock signal.
  • the frequency comparator 210 shown in FIG. 5 is not essential.
  • the clock generation circuit 106 may generate the first clock signal based only on the second digital data generated by the phase comparator 206.
  • the frequency comparator 210 may count the pulses of the first clock signal reproduced by the CDR circuit 205.
  • the frequency comparator 210 may calculate a difference between the count value of the first clock signal and the count value of the second clock signal and generate third digital data.
  • the communication device 108 and the communication device 211 execute communication in the first direction during the horizontal readout period.
  • the communication device 108 and the communication device 211 execute communication in the second direction during the blanking period.
  • the number of signal lines connecting the scope 1a and the processor 2a is reduced. Therefore, the cable 3 becomes thin and the scope 1a becomes small.
  • the number of communication devices is reduced and the scope 1a is reduced.
  • the end code is transmitted from the scope 1a to the processor 2a.
  • the processor 2a can know the start timing of the blanking period based on the end code.
  • the start code is transmitted from the processor 2a to the scope 1a at the timing when the blanking period ends.
  • the length of the blanking period is determined by the timing at which the start code is transmitted.
  • the electronic endoscope system ES2 can set the frame rate by adjusting the transmission timing of the start code.
  • the frequency comparator 210 Since the frequency comparator 210 does not need to count the pulses of the first clock signal, the number of circuits that use high-frequency signals is reduced. As a result, power consumption is reduced and the circuit scale is reduced.
  • FIG. 8 shows a configuration of an electronic endoscope system ES3 according to the third embodiment of the present invention. Description of the same parts as those shown in FIG. 1 is omitted.
  • Scope 1 shown in FIG. 1 is changed to scope 1b.
  • the scope 1b includes an image sensor 10b, a transmitter 103, and a receiver 104.
  • the image sensor 10 shown in FIG. 1 is changed to an image sensor 10b.
  • the image sensor 10b includes a pixel unit 101, a clock generation circuit 106b, a signal generation circuit 107, a phase comparator 117, and a frequency comparator 118.
  • the clock generation circuit 106 illustrated in FIG. 1 is changed to a clock generation circuit 106b.
  • the image sensor 10b does not include the data generation circuit 102 and the memory 105 illustrated in FIG.
  • the processor 2b includes a receiver 201, an image processing circuit 203, a clock generation circuit 204b, a transmitter 207, and a memory 214.
  • the clock generation circuit 204 shown in FIG. 1 is changed to a clock generation circuit 204b.
  • the processor 2b does not include the S / P converter 202, the CDR circuit 205, the phase comparator 206, and the frequency comparator 210 illustrated in FIG.
  • the transmitter 103 (first communication device) transmits image data to the processor 2b in a period excluding the blanking period.
  • the phase comparator 117 compares the phase of the first clock signal with the phase of the second clock signal, and indicates digital phase data indicating the difference between the phase of the first clock signal and the phase of the second clock signal Is generated.
  • the receiver 201 (second communication device) receives the image data transmitted from the scope 1b.
  • the clock generation circuit 204b generates a second clock signal.
  • the transmitter 207 (second communication device) transmits the second clock signal to the scope 1b during the blanking period.
  • the receiver 104 receives the second clock signal transmitted from the processor 2b during the blanking period.
  • the transmitter 103 transmits digital phase data to the processor 2b during the blanking period.
  • the receiver 201 receives the digital phase data transmitted from the scope 1b during the blanking period.
  • the clock generation circuit 204b generates a second clock signal synchronized with the first clock signal based on the digital phase data.
  • the frequency comparator 118 compares the frequency of the first clock signal with the frequency of the second clock signal, and indicates digital frequency data indicating the difference between the frequency of the first clock signal and the frequency of the second clock signal. Is generated.
  • the transmitter 103 transmits digital frequency data to the processor 2b during the blanking period.
  • the receiver 201 receives the digital frequency data transmitted from the scope 1b during the blanking period.
  • the clock generation circuit 204b adjusts the frequency of the second clock signal based on the digital frequency data, thereby generating a second clock signal having the same frequency as the frequency of the first clock signal.
  • the memory 214 holds digital phase data and digital frequency data received by the receiver 201.
  • the memory 214 outputs the digital phase data and the digital frequency data to the clock generation circuit 204b.
  • the clock generation circuit 106b has the same configuration as the clock generation circuit 204 shown in FIG.
  • the clock generation circuit 106b includes a crystal oscillator and a PLL circuit.
  • the clock generation circuit 204b has a configuration similar to that of the clock generation circuit 106 illustrated in FIG.
  • the clock generation circuit 204b includes a DAC and a ring oscillator.
  • the phase comparator 117 detects the phase of the first clock signal and the second clock signal. Are compared with the phase of the clock signal and digital phase data is generated.
  • the clock generation circuit 204b adjusts the phase of the first clock signal based on the digital phase data after adjusting the frequency of the first clock signal based on the digital frequency data.
  • a second clock signal is generated based on the digital phase data and digital frequency data transmitted from the scope 1b. Therefore, the electronic endoscope system ES2 can generate a second clock signal synchronized with the first clock signal.
  • the imaging system and the endoscope system can reduce the size of the camera unit and supply a clock signal having a stable frequency to the solid-state imaging device.

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Abstract

撮像システムは、カメラユニットおよび本体を有する。クロック検出回路は、前記カメラユニットから送信された第１のデジタルデータから前記カメラユニットの第１のクロック信号を検出する。位相比較器は、前記第１のクロック信号の位相と前記本体の第２のクロック信号の位相との差を示す第２のデジタルデータを生成する。第２の通信機は、ブランキング期間において前記第２のデジタルデータを前記カメラユニットに送信する。第１のクロック生成回路は、前記第２のデジタルデータに基づいて、前記第２のクロック信号に同期した前記第１のクロック信号を生成する。

Description

撮像システムおよび内視鏡システム
　本発明は、撮像システムおよび内視鏡システムに関する。
　本願は、２０１８年４月４日に出願された国際特許出願ＰＣＴ／ＪＰ２０１８／０１４３８５に基づき優先権を主張し、その内容をここに援用する。
　長尺ケーブルにより画像信号が伝送される撮像システムが開発されている。撮像システムは、カメラユニットおよび本体を有する。撮像システムにおいて、画像信号を生成する撮像素子へのクロック信号の供給が必要である。
　特許文献１に開示されたシステムにおいて、カメラヘッドおよび本体（カメラ制御ユニット）は、２本の信号線によって接続される。カメラヘッドは、カメラユニットに対応する。カメラヘッドのクロック信号が混合された画像信号がカメラヘッドから本体へ送信される。本体において、画像信号とクロック信号とが分離される。カメラヘッドのクロック信号と本体のクロック信号とが位相比較器により比較される。２つのクロック信号の差が位相誤差信号としてカメラヘッドへ送信される。位相誤差信号は、ＤＣ信号（直流信号）である。カメラヘッドは、位相誤差信号を用いてＰＬＬ回路にフィードバック制御を行うことにより、カメラヘッドのクロック信号を本体のクロック信号に同期させる。
　特許文献２に開示された電子内視鏡装置において、ビデオスコープのクロック信号は、プロセッサから供給される。ビデオスコープはカメラユニットに対応し、かつプロセッサは本体に対応する。同期検出用コードがビデオスコープからプロセッサへブランキング期間に送信される。プロセッサにおいて、同期検出用コードに基づいて同期のための処理が実行される。
日本国特開平５－３３６４２５号公報 日本国特開２０１６－１０６９０２号公報
　撮像システムにおいて、水晶振動子のような発振素子をカメラユニットに配置することは、カメラユニットの小型化を阻害する。特許文献１に開示されたＤＣ信号が使用される場合、ＤＣ信号が大きなノイズの影響を受ける。そのため、カメラユニットにおけるクロック信号の周波数が大きく変動する可能性がある。
　特許文献２に開示された電子内視鏡装置において、高い周波数を持つクロック信号を伝送する必要がある。そのため、ノイズを示すジッタの許容値は小さい。クロック信号には一定の周波数と一定のデューティーとが必要であるため、クロック信号がノイズにより受ける影響を小さくする必要がある。
　本発明は、カメラユニットを小型化することができ、かつ安定した周波数を持つクロック信号を固体撮像素子に供給することができる撮像システムおよび内視鏡システムを提供することを目的とする。
　本発明の第１の態様によれば、撮像システムは、カメラユニットおよび本体を有する。前記カメラユニットは、固体撮像素子、第１のクロック生成回路、信号生成回路、データ生成回路、および第１の通信機を有する。前記固体撮像素子は、制御信号に基づいて画像データを生成する。前記第１のクロック生成回路は、第１のクロック信号を生成する。前記信号生成回路は、前記第１のクロック信号に基づいて前記制御信号を生成する。前記データ生成回路は、前記第１のクロック信号を前記画像データに埋め込むことにより第１のデジタルデータを生成する。前記第１の通信機は、ブランキング期間を除く期間において前記第１のデジタルデータを前記本体に送信する。前記本体は、第２の通信機、クロック検出回路、第２のクロック生成回路、および位相比較器を有する。前記第２の通信機は、前記カメラユニットから送信された前記第１のデジタルデータを受信する。前記クロック検出回路は、前記第１のデジタルデータから前記第１のクロック信号を検出する。前記第２のクロック生成回路は、第２のクロック信号を生成する。前記位相比較器は、前記第１のクロック信号の位相と前記第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示す第２のデジタルデータを生成する。前記第２の通信機は、前記ブランキング期間において前記第２のデジタルデータを前記カメラユニットに送信する。前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記第２のデジタルデータを受信する。前記第１のクロック生成回路は、前記第２のデジタルデータに基づいて、前記第２のクロック信号に同期した前記第１のクロック信号を生成する。
　本発明の第２の態様によれば、第１の態様において、前記データ生成回路はさらに、前記画像データの生成が間欠的に終了するタイミングを示すエンドコードを生成してもよい。前記画像データの生成が間欠的に終了したとき、前記第１の通信機は、前記エンドコードを前記本体に送信してもよい。前記第２の通信機はさらに、前記カメラユニットから送信された前記エンドコードを受信してもよい。前記エンドコードが受信されたとき、前記第２の通信機は、前記第２のデジタルデータの送信を開始してもよい。
　本発明の第３の態様によれば、第３の態様において、前記本体はさらに、前記画像データの生成が開始されるタイミングを示すスタートコードを生成するコード生成回路を有してもよい。前記第２の通信機はさらに、前記ブランキング期間において前記スタートコードを前記カメラユニットに送信してもよい。前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記スタートコードを受信してもよい。前記スタートコードが受信されたとき、前記信号生成回路は、前記画像データの生成を前記固体撮像素子に開始させるための前記制御信号を生成してもよい。前記スタートコードが受信されたとき、前記データ生成回路は前記第１のデジタルデータの生成を開始してもよい。前記スタートコードが受信されたとき、前記第１の通信機は、前記第１のデジタルデータの送信を開始してもよい。
　本発明の第４の態様によれば、第１から第３のいずれか１つの態様において、前記カメラユニットはさらに、前記第２のデジタルデータを保持するメモリを有してもよい。前記第１のクロック生成回路は、前記メモリに保持された前記第２のデジタルデータに基づいて前記第１のクロック信号を生成してもよい。
　本発明の第５の態様によれば、第１の態様において、前記本体はさらに、周波数比較器を有してもよい。前記周波数比較器は、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とを比較し、かつ前記第１のクロック信号の前記周波数と前記第２のクロック信号の前記周波数との差を示す第３のデジタルデータを生成する。前記第２の通信機は、前記ブランキング期間において前記第３のデジタルデータを前記カメラユニットに送信してもよい。前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記第３のデジタルデータを受信してもよい。前記第１のクロック生成回路は、前記第３のデジタルデータに基づいて前記第１のクロック信号の前記周波数を調整することにより、前記第２のクロック信号の前記周波数と同じ周波数を持つ前記第１のクロック信号を生成してもよい。
　本発明の第６の態様によれば、第５の態様において、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とが同じになったことを前記周波数比較器が検出するまで、前記第２の通信機は前記第３のデジタルデータを前記カメラユニットに送信してもよい。前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とが同じになったことを前記周波数比較器が検出した後、前記第２の通信機は、前記第２のデジタルデータを前記カメラユニットに送信してもよい。
　本発明の第７の態様によれば、第５の態様において、前記第２の通信機は、前記ブランキング期間である第１のブランキング期間において、前記第３のデジタルデータを前記カメラユニットに送信してもよい。前記第２の通信機は、前記第１のブランキング期間よりも後の前記ブランキング期間である第２のブランキング期間において、前記第２のデジタルデータを前記カメラユニットに送信してもよい。
　本発明の第８の態様によれば、第５の態様において、前記第２の通信機は、前記ブランキング期間において、前記画像データの生成が開始されるタイミングを示すスタートコードを前記カメラユニットに送信してもよい。前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記スタートコードを受信してもよい。前記スタートコードが受信されたとき、前記信号生成回路は、前記画像データの生成を前記固体撮像素子に開始させるための前記制御信号を生成してもよい。前記スタートコードが受信されたとき、前記データ生成回路は前記第１のデジタルデータの生成を開始してもよい。前記スタートコードが受信されたとき、前記第１の通信機は、前記第１のデジタルデータの送信を開始してもよい。前記固体撮像素子が前記画像データの１行分のデータの生成を終了したとき、前記第１の通信機は、前記画像データの１行分の前記データの生成が終了するタイミングを示すエンドコードを前記本体に送信してもよい。前記第２の通信機は、前記カメラユニットから送信された前記エンドコードを受信してもよい。前記周波数比較器は、カウント期間において、前記第２のクロック信号のパルスをカウントすることにより、カウント値を生成してもよい。前記カウント期間は、前記スタートコードが送信されたタイミングから前記エンドコードが受信されたタイミングまでの水平読み出し期間に含まれる。前記周波数比較器は、前記カウント値と、予め算出された推定値とを比較した結果に基づいて前記第３のデジタルデータを生成してもよい。前記推定値は、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とが同じであると仮定したときに前記カウント期間において前記第２のクロック信号のパルスをカウントすることにより得られるカウント値である。
　本発明の第９の態様によれば、第５の態様において、前記第１のクロック生成回路は、少なくとも４つの遅延回路を有するリングオシレータ回路から構成されてもよい。前記周波数比較器は、第１の周波数調整データおよび第２の周波数調整データを含む前記第３のデジタルデータを生成してもよい。前記第１のクロック生成回路は、前記第１の周波数調整データに基づいて、環状に接続された前記遅延回路の数を調整し、かつ前記第２の周波数調整データに基づいて、前記遅延回路に供給される電流の量を調整することによって、前記第１のクロック信号の前記周波数を調整してもよい。
　本発明の第１０の態様によれば、第９の態様において、前記周波数比較器は、前記第１の周波数調整データを上位ビットとして含み、かつ前記第２の周波数調整データを下位ビットとして含む前記第３のデジタルデータを生成してもよい。
　本発明の第１１の態様によれば、第５から第１０のいずれか１つの態様において、前記信号生成回路は、デジタルアナログ変換器および電圧制御発振器を有してもよい。前記デジタルアナログ変換器は、前記第３のデジタルデータをアナログ電圧に変換する。前記電圧制御発振器は、前記アナログ電圧に基づいて前記第１のクロック信号を生成する。
　本発明の第１２の態様によれば、撮像システムは、カメラユニットおよび本体を有する。前記カメラユニットは、固体撮像素子、第１のクロック生成回路、信号生成回路、第１の通信機、および位相比較器を有する。前記固体撮像素子は、制御信号に基づいて画像データを生成する。前記第１のクロック生成回路は、第１のクロック信号を生成する。前記信号生成回路は、前記第１のクロック信号に基づいて前記制御信号を生成する。前記第１の通信機は、ブランキング期間を除く期間において前記画像データを前記本体に送信する。前記位相比較器は、前記第１のクロック信号の位相と第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示すデジタル位相データを生成する。前記本体は、第２の通信機および第２のクロック生成回路を有する。前記第２の通信機は、前記カメラユニットから送信された前記画像データを受信する。前記第２のクロック生成回路は、前記第２のクロック信号を生成する。前記第２の通信機は、前記ブランキング期間において前記第２のクロック信号を前記カメラユニットに送信する。前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記第２のクロック信号を受信する。前記第１の通信機は、前記ブランキング期間において前記デジタル位相データを前記本体に送信する。前記第２の通信機は、前記ブランキング期間において、前記カメラユニットから送信された前記デジタル位相データを受信する。前記第２のクロック生成回路は、前記デジタル位相データに基づいて、前記第１のクロック信号に同期した前記第２のクロック信号を生成する。
　本発明の第１３の態様によれば、第１２の態様において、前記カメラユニットはさらに、周波数比較器を有してもよい。前記周波数比較器は、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とを比較し、かつ前記第１のクロック信号の前記周波数と前記第２のクロック信号の前記周波数との差を示すデジタル周波数データを生成する。前記第１の通信機は、前記ブランキング期間において前記デジタル周波数データを前記本体に送信してもよい。前記第２の通信機は、前記ブランキング期間において、前記カメラユニットから送信された前記デジタル周波数データを受信してもよい。前記第２のクロック生成回路は、前記デジタル周波数データに基づいて前記第２のクロック信号の前記周波数を調整することにより、前記第１のクロック信号の前記周波数と同じ周波数を持つ前記第２のクロック信号を生成してもよい。
　本発明の第１４の態様によれば、第１から第１３のいずれか１つの態様において、内視鏡システムは、スコープおよび前記撮像システムを有する。前記スコープは、先端および基端を含む。前記固体撮像素子は、前記先端に配置されている。前記本体は、前記基端に接続されている。
　上記の各態様によれば、撮像システムおよび内視鏡システムは、カメラユニットを小型化することができ、かつ安定した周波数を持つクロック信号を固体撮像素子に供給することができる。
本発明の第１の実施形態の電子内視鏡システムの構成を示すブロック図である。 本発明の第１の実施形態の撮像素子の構成を示すブロック図である。 本発明の第１の実施形態のクロック生成回路の構成を示す回路図である。 本発明の第１の実施形態の電子内視鏡システムの動作を示すフローチャートである。 本発明の第２の実施形態の電子内視鏡システムの構成を示すブロック図である。 本発明の第２の実施形態の撮像素子の構成を示すブロック図である。 本発明の第２の実施形態の電子内視鏡システムの動作を示すタイミングチャートである。 本発明の第３の実施形態の電子内視鏡システムの構成を示すブロック図である。
　図面を参照し、本発明の実施形態を説明する。撮像システムの例として、電子内視鏡システムを用いて各実施形態を詳細に説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態の電子内視鏡システムＥＳ１の構成を示す。図１に示す電子内視鏡システムＥＳ１は、スコープ１、プロセッサ２、ケーブル３、およびディスプレイ４を有する。
　スコープ１は、カメラユニットである。スコープ１は、撮像素子１０、送信機１０３、および受信機１０４を有する。撮像素子１０は、画素部１０１、データ生成回路１０２、メモリ１０５、クロック生成回路１０６、および信号生成回路１０７を有する。プロセッサ２は、本体である。プロセッサ２は、受信機２０１、Ｓ／Ｐ変換器２０２、画像処理回路２０３、クロック生成回路２０４、クロックデータリカバリ回路２０５、位相比較器２０６、送信機２０７、および周波数比較器２１０を有する。以下では、クロックデータリカバリ回路２０５は、ＣＤＲ回路２０５と記載される。
　電子内視鏡システムＥＳ１の概略構成について説明する。撮像素子１０は、固体撮像素子である。撮像素子１０は、制御信号に基づいて画像データを生成する。クロック生成回路１０６（第１のクロック生成回路）は、第１のクロック信号を生成する。信号生成回路１０７は、第１のクロック信号に基づいて制御信号を生成する。データ生成回路１０２は、第１のクロック信号を画像データに埋め込むことにより第１のデジタルデータを生成する。送信機１０３（第１の送信機）は、第１のデジタルデータをプロセッサ２に送信する。受信機２０１（第２の受信機）は、スコープ１から送信された第１のデジタルデータを受信する。ＣＤＲ回路２０５（クロック検出回路）は、第１のデジタルデータから第１のクロック信号を検出する。クロック生成回路２０４（第２のクロック生成回路）は、第２のクロック信号を生成する。位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相とを比較し、かつ第１のクロック信号の位相と第２のクロック信号の位相との差を示す第２のデジタルデータを生成する。送信機２０７（第２の送信機）は、第２のデジタルデータをスコープ１に送信する。受信機１０４（第１の受信機）は、プロセッサ２から送信された第２のデジタルデータを受信する。クロック生成回路１０６は、第２のデジタルデータに基づいて、第２のクロック信号に同期した第１のクロック信号を生成する。
　周波数比較器２１０は、第１のクロック信号の周波数と第２のクロック信号の周波数とを比較し、かつ第１のクロック信号の周波数と第２のクロック信号の周波数との差を示す第３のデジタルデータを生成する。送信機２０７は、第３のデジタルデータをスコープ１に送信する。受信機１０４は、プロセッサ２から送信された第３のデジタルデータを受信する。クロック生成回路１０６は、第３のデジタルデータに基づいて第１のクロック信号の周波数を調整することにより、第２のクロック信号の周波数と同じ周波数を持つ第１のクロック信号を生成する。
　例えば、送信機２０７は、第２のデジタルデータを送信する前に第３のデジタルデータをスコープ１に送信する。第１のクロック信号の周波数と第２のクロック信号の周波数とが同じになったことを周波数比較器２１０が検出した後、送信機２０７は、第２のデジタルデータをスコープ１に送信する。
　スコープ１は、先端１１および基端１２を含む。撮像素子１０は、先端１１に配置されている。プロセッサ２は、基端１２に接続されている。
　電子内視鏡システムＥＳ１の詳細な構成について説明する。ケーブル３は、スコープ１およびプロセッサ２を電気的に接続する。プロセッサ２は、ケーブル３を経由してスコープ１の基端１２に接続されている。ケーブル３は、信号線３０１および信号線３０２を含む。送信機１０３および受信機２０１は、信号線３０１に接続されている。受信機１０４および送信機２０７は、信号線３０２に接続されている。
　受信機１０４は、送信機２０７によって送信された第２のデジタルデータおよび第３のデジタルデータを受信する。メモリ１０５は、受信機１０４によって受信された第２のデジタルデータおよび第３のデジタルデータを保持する。メモリ１０５は、第２のデジタルデータおよび第３のデジタルデータをクロック生成回路１０６に出力する。
　クロック生成回路１０６は、メモリ１０５に保持された第２のデジタルデータよび第３のデジタルデータに基づいて第１のクロック信号を生成する。第１のクロック信号は、プロセッサ２の第２のクロック信号に同期する。第１のクロック信号の位相は、第２のデジタルデータによって制御される。第１のクロック信号の周波数は、第３のデジタルデータによって制御される。クロック生成回路１０６によって生成された第１のクロック信号は、信号生成回路１０７およびデータ生成回路１０２に出力される。
　例えば、第２のデジタルデータが受信される前に第３のデジタルデータが受信される。第３のデジタルデータが受信されたとき、クロック生成回路１０６は、第３のデジタルデータに基づいて第１のクロック信号の周波数を調整する。第２のデジタルデータが受信されたとき、クロック生成回路１０６は、第２のデジタルデータに基づいて第１のクロック信号の位相を調整する。したがって、クロック生成回路１０６は、第３のデジタルデータに基づいて第１のクロック信号の周波数を調整した後、第２のデジタルデータに基づいて第１のクロック信号の位相を調整する。
　信号生成回路１０７は、画素部１０１、データ生成回路１０２、および送信機１０３の動作のタイミングを制御するための制御信号を生成する。信号生成回路１０７によって生成された制御信号は、画素部１０１、データ生成回路１０２、および送信機１０３に出力される。
　画素部１０１は、信号生成回路１０７から出力された制御信号に基づくタイミングで画素信号を生成する。画素部１０１から出力された画素信号は、画像データに変換される。データ生成回路１０２は、信号生成回路１０７から出力された制御信号に基づくタイミングで第１のデジタルデータを生成する。画像データは、複数の画素データを含むシリアルデータである。例えば、データ生成回路１０２は、第１のクロック信号のデータを複数の画素データの間に挿入することにより、第１のデジタルデータを生成する。第１のデジタルデータを生成する方法は、この方法に限らない。データ生成回路１０２によって生成された第１のデジタルデータは、送信機１０３に出力される。送信機１０３は、第１のデジタルデータをプロセッサ２に送信する。
　送信機１０３から送信された第１のデジタルデータは、信号線３０１を通る。受信機２０１は、送信機１０３によって送信された第１のデジタルデータを受信する。受信機２０１によって受信された第１のデジタルデータは、Ｓ／Ｐ変換器２０２およびＣＤＲ回路２０５に出力される。ＣＤＲ回路２０５は、第１のデジタルデータから第１のクロック信号を再生する。クロック信号の再生は、一般的なクロックデータリカバリ技術に基づいて実行される。ＣＤＲ回路２０５によって再生された第１のクロック信号は、受信機２０１、Ｓ／Ｐ変換器２０２、位相比較器２０６、および周波数比較器２１０に出力される。受信機２０１は、第１のクロック信号に基づいて第１のデジタルデータを受信する。Ｓ／Ｐ変換器２０２は、第１のクロック信号に基づいて、シリアルデータである画像データをパラレルデータに変換する。画像データは、パラレルデータに変換され、かつ画像処理回路２０３に出力される。
　クロック生成回路２０４は、クリスタルオシレータ２０８およびＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路２０９を有する。以下では、クリスタルオシレータ２０８はＸＯ２０８と記載される。ＸＯ２０８は、水晶振動子を含む。ＸＯ２０８およびＰＬＬ回路２０９は、第２のクロック信号を生成する。ＸＯ２０８およびＰＬＬ回路２０９によって生成された第２のクロック信号は、画像処理回路２０３、位相比較器２０６、および周波数比較器２１０に出力される。
　画像処理回路２０３は、第２のクロック信号に基づいて、画像データに信号処理を施す。例えば、画像処理回路２０３によって実行される信号処理は、ノイズリダクション、ガンマ補正、およびデモザイキング処理などである。画像データは、画像処理回路２０３からディスプレイ４に出力される。ディスプレイ４は、画像データに基づいて画像を表示する。
　周波数比較器２１０は、第１のクロック信号の周波数と第２のクロック信号の周波数とを比較する。例えば、周波数比較器２１０は、カウンタ回路を有し、かつ第１のクロック信号のパルスと第２のクロック信号のパルスとを所定期間にカウントする。第１のクロック信号のカウント値（パルス数）は、第１のクロック信号の周波数を示す。第２のクロック信号のカウント値（パルス数）は、第２のクロック信号の周波数を示す。例えば、所定期間は、水平読み出し期間に対応する。水平読み出し期間において、画素信号が１行の画素１１１から読み出され、かつ画像データの１行分のデータが撮像素子１０から出力される。
　画像データの１行分のデータが受信機２０１によって受信されている間、周波数比較器２１０は、第１のクロック信号および第２のクロック信号の各々のパルスをカウントする。周波数比較器２１０は、第１のクロック信号のカウント値と第２のクロック信号のカウント値との差を算出する。周波数比較器２１０は、算出された差を示す第３のデジタルデータを生成する。周波数比較器２１０によって生成された第３のデジタルデータは、送信機２０７に出力される。送信機２０７は、第３のデジタルデータをスコープ１に送信する。送信機２０７から送信された第３のデジタルデータは、信号線３０２を通る。
　第１のクロック信号のカウント値と第２のクロック信号のカウント値とが同じになったとき、周波数比較器２１０は、第１のクロック信号の周波数と第２のクロック信号の周波数とが同じになったことを検出する。このとき、周波数比較器２１０は通知信号を位相比較器２０６に出力する。通知信号は、第２のクロック信号の周波数と同じ周波数を持つ第１のクロック信号が生成されたことを示す。
　通知信号が周波数比較器２１０から出力された後、位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相とを比較する。位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相との差を示す第２のデジタルデータを生成する。位相比較器２０６によって生成された第２のデジタルデータは、送信機２０７に出力される。送信機２０７は、第２のデジタルデータをスコープ１に送信する。送信機２０７から送信された第２のデジタルデータは、信号線３０２を通る。
　例えば、画素部１０１の第Ｎ行に配置された複数の画素において画素信号が生成され、かつその画素信号が画素部１０１から出力される。数字Ｎは自然数である。第Ｎ行に配置された複数の画素から読み出された画素信号に基づいて画像データの第Ｎ行のデータが生成される。データ生成回路１０２は、第Ｎ行のデータを含む第１のデジタルデータを生成する。送信機１０３は、第Ｎ行のデータを含む第１のデジタルデータをプロセッサ２に送信する。第Ｎ行のデータを含む第１のデジタルデータが受信機２０１によって受信されている間、周波数比較器２１０は、第１のクロック信号および第２のクロック信号の各々のパルスをカウントし、かつ第３のデジタルデータを生成する。第Ｎ行のデータを含む第１のデジタルデータの受信が終了した後、送信機２０７は第３のデジタルデータをスコープ１に送信する。
　第Ｎ行に配置された複数の画素から画素信号が読み出された後、画素部１０１の第（Ｎ＋１）行に配置された複数の画素において画素信号が生成され、かつその画素信号が画素部１０１から出力される。第（Ｎ＋１）行に配置された複数の画素から読み出された画素信号に基づいて画像データの第（Ｎ＋１）行のデータが生成される。データ生成回路１０２は、第（Ｎ＋１）行のデータを含む第１のデジタルデータを生成する。送信機１０３は、第（Ｎ＋１）行のデータを含む第１のデジタルデータをプロセッサ２に送信する。第（Ｎ＋１）行のデータを含む第１のデジタルデータが受信機２０１によって受信されている間、周波数比較器２１０は、第１のクロック信号および第２のクロック信号の各々のパルスをカウントする。
　第１のクロック信号のカウント値と第２のクロック信号のカウント値とが同じでない場合、周波数比較器２１０は、第３のデジタルデータを生成する。第（Ｎ＋１）行のデータを含む第１のデジタルデータの受信が終了した後、送信機２０７は第３のデジタルデータをスコープ１に送信する。第１のクロック信号のカウント値と第２のクロック信号のカウント値とが同じになるまで、上記の動作が繰り返される。
　第（Ｎ＋ｋ）行のデータを含む第１のデジタルデータが受信機２０１によって受信されている間、周波数比較器２１０は、第１のクロック信号および第２のクロック信号の各々のパルスをカウントする。数字ｋは自然数である。第１のクロック信号の周波数と第２のクロック信号の周波数とが同じになったとき、周波数比較器２１０は通知信号を位相比較器２０６に出力する。
　第（Ｎ＋ｋ＋１）行のデータを含む第１のデジタルデータが受信機２０１によって受信されている間、位相比較器２０６は第１のクロック信号の位相と第２のクロック信号の位相とを比較し、かつ第２のデジタルデータを生成する。第（Ｎ＋ｋ＋１）行のデータを含む第１のデジタルデータの受信が終了した後、送信機２０７は第２のデジタルデータをスコープ１に送信する。
　送信機１０３および受信機２０１は、光通信を実行してもよい。例えば、送信機１０３はレーザー光源を有し、かつ受信機２０１は受光器を有する。信号線３０１として光ファイバーが使用される。同様に、送信機２０７および受信機１０４は、光通信を実行してもよい。例えば、送信機２０７はレーザー光源を有し、かつ受信機１０４は受光器を有する。信号線３０２として光ファイバーが使用される。
　送信機１０３および受信機２０１は、無線通信を実行してもよい。例えば、送信機１０３および受信機２０１は、アンテナおよび無線回路を有する。同様に、送信機２０７および受信機１０４は、無線通信を実行してもよい。例えば、送信機２０７および受信機１０４は、アンテナおよび無線回路を有する。
　データ生成回路１０２、メモリ１０５、クロック生成回路１０６、および信号生成回路１０７の少なくとも１つは撮像素子１０の外部に配置されてもよい。送信機１０３および受信機１０４の少なくとも１つは撮像素子１０の内部に配置されてもよい。
　図２は、撮像素子１０の構成を示す。撮像素子１０がＣＭＯＳイメージセンサで構成された例を説明する。図２に示す撮像素子１０は、画素部１０１、データ生成回路１０２、メモリ１０５、クロック生成回路１０６、信号生成回路１０７、および列回路１１４を有する。
　メモリ１０５は、信号入力端子１２４に接続されている。信号入力端子１２４は、受信機１０４に接続されている。受信機１０４によって受信された第２のデジタルデータおよび第３のデジタルデータは、信号入力端子１２４を経由してメモリ１０５に入力される。第２のデジタルデータおよび第３のデジタルデータは、メモリ１０５に保持される。
　画素部１０１は、二次元に配置された複数の画素１１１を有する。複数の画素１１１の各々は、光電変換素子を有し、かつ画素信号を生成する。複数の画素１１１の配列における行および列の数は２以上である。
　信号生成回路１０７は、垂直走査回路１１２、水平走査回路１１３、およびタイミング生成回路１１６を有する。タイミング生成回路１１６は、クロック生成回路１０６によって生成された第１のクロック信号に基づいてタイミング信号を生成する。例えば、タイミング信号は、水平同期信号および垂直同期信号を含む。タイミング生成回路１１６によって生成されたタイミング信号は、垂直走査回路１１２、水平走査回路１１３、およびデータ生成回路１０２に出力される。
　垂直走査回路１１２および水平走査回路１１３は、タイミング生成回路１１６から出力されたタイミング信号に基づいて、制御信号を生成する。制御信号に基づくタイミングで複数の画素１１１から画素信号が読み出される。垂直走査回路１１２は、複数の画素１１１から画素信号が読み出されるタイミングを、複数の画素１１１の配列における行毎に制御する。垂直走査回路１１２は、各行の画素１１１に接続された行制御線１２１に制御信号を出力する。これにより、垂直走査回路１１２は、各行の画素１１１から垂直信号線１２２への画素信号の出力を制御する。垂直信号線１２２は、各列の画素１１１に接続されている。
　複数の列回路１１４が配置されている。列回路１１４は、各列の垂直信号線１２２に接続されている。列回路１１４は、画素１１１から垂直信号線１２２に出力された画素信号に信号処理を施す。例えば、列回路１１４によって実行される信号処理は、ノイズ抑圧、信号増幅、およびＡＤ変換などである。したがって、列回路１１４は、複数の画素１１１から読み出された画素信号をデジタル画素信号に変換するＡＤ変換回路である。
　水平走査回路１１３は、複数列の画素１１１から読み出された複数の画素信号をデータ生成回路１０２に順次転送する。水平走査回路１１３は、複数の列回路１１４に制御信号を出力する。水平走査回路１１３は、複数の列回路１１４に、デジタル画素信号を水平信号線１２３へ順次出力させる。水平信号線１２３は、複数の列回路１１４およびデータ生成回路１０２に接続されている。複数の列回路１１４から水平信号線１２３に順次出力されたデジタル画素信号は、水平信号線１２３によってデータ生成回路１０２に転送される。
　データ生成回路１０２は、出力回路１１５を有する。出力回路１１５は、タイミング生成回路１１６から出力されたタイミング信号に基づくタイミングで第１のクロック信号をデジタル画素信号に埋め込む。これにより、出力回路１１５は、第１のデジタルデータを生成する。出力回路１１５は、第１のデジタルデータの形態を、高速信号伝送に適した形態に変換する。出力回路１１５は、信号出力端子１２５に接続されている。信号出力端子１２５は、送信機１０３に接続されている。出力回路１１５によって生成された第１のデジタルデータは、信号出力端子１２５に出力される。第１のデジタルデータは、信号出力端子１２５を経由して送信機１０３に出力される。
　図３は、クロック生成回路１０６の構成を示す。図３に示すクロック生成回路１０６は、ＤＡＣ１３１およびリングオシレータ１３２を有する。
　ＤＡＣ１３１は、デジタルアナログ変換器であり、かつ第３のデジタルデータをアナログ電圧に変換する。リングオシレータ１３２は、電圧制御発振器（ＶＣＯ）であり、かつＤＡＣ１３１によって生成されたアナログ電圧に基づいて第１のクロック信号ＣＬＫＯＵＴを生成する。
　メモリ１０５に保持された第３のデジタルデータは、周波数調整データＦＣＴＬを含む。例えば、周波数調整データＦＣＴＬは、１２ビットのデータである。周波数調整データＦＣＴＬは、第１の周波数調整データＦＣＴＬ１および第２の周波数調整データＦＣＴＬ２を含む。例えば、第１の周波数調整データＦＣＴＬ１は２ビットのデータであり、周波数調整データＦＣＴＬの上位ビットを構成する。例えば、第２の周波数調整データＦＣＴＬ２は１０ビットのデータであり、周波数調整データＦＣＴＬの下位ビットを構成する。第１の周波数調整データＦＣＴＬ１は、メモリ１０５からリングオシレータ１３２に出力される。第２の周波数調整データＦＣＴＬ２は、メモリ１０５からＤＡＣ１３１に出力される。ＤＡＣ１３１は、第２の周波数調整データＦＣＴＬ２に基づいて第１の電圧および第２の電圧を生成する。ＤＡＣ１３１によって生成された第１の電圧および第２の電圧は、リングオシレータ１３２に出力される。
　リングオシレータ１３２は、少なくとも４つのインバータＩＮＶ（遅延回路）を有するリングオシレータ回路から構成される。図３において代表として１つのインバータＩＮＶの符号が示されている。図３に示す例では、１６個のインバータＩＮＶが配置されている。インバータＩＮＶの数は１６個に限らない。リングオシレータ１３２はさらに、ＮＡＮＤ回路ＮＤ１、複数のトランジスタＭｉｐ、複数のトランジスタＭｉｎ、セレクタＳＥＬ１、セレクタＳＥＬ２、セレクタＳＥＬ３、セレクタＳＥＬ４、セレクタＳＥＬ５、およびセレクタＳＥＬ６を有する。
　ＮＡＮＤ回路ＮＤ１および複数のインバータＩＮＶは直列に接続されている。ＮＡＮＤ回路ＮＤ１の出力端子に接続されたインバータＩＮＶは、第１のインバータと定義される。第Ｎのインバータの出力端子に接続されたインバータＩＮＶは、第（Ｎ＋１）のインバータと定義される。数字Ｎは１から１５のうちいずれか１つの自然数である。イネーブル信号ＥＮＢと第１６のインバータの出力信号とがＮＡＮＤ回路ＮＤ１に入力される。イネーブル信号ＥＮＢは、タイミング生成回路１１６から出力される。イネーブル信号ＥＮＢの状態が変化することにより、パルス信号がＮＡＮＤ回路ＮＤ１および複数のインバータＩＮＶを伝送し始める。
　複数のトランジスタＭｉｐの各々は、複数のインバータＩＮＶのいずれか１つの第１の電源端子に接続されている。複数のトランジスタＭｉｎの各々は、複数のインバータＩＮＶのいずれか１つの第２の電源端子に接続されている。第１の電圧および第２の電圧がＤＡＣ１３１から出力される。第１の電圧が複数のトランジスタＭｉｐに印加され、かつ第２の電圧が複数のトランジスタＭｉｎに印加される。第１の電圧および第２の電圧に基づく電流が複数のトランジスタＭｉｐおよび複数のトランジスタＭｉｎによって複数のインバータＩＮＶに供給される。第１の電圧および第２の電圧に基づいて、複数のインバータＩＮＶの遅延時間が変化する。
　複数のインバータＩＮＶの各々における遅延時間ｔは、以下の式（１）で表される。
　　ｔ＝Ｖｔｈ＊Ｃｉｎ／Ｉｓｕｐｐｌｙ　　（１）
　式（１）において、電圧Ｖｔｈは各インバータＩＮＶの閾値である。式（１）において、容量Ｃｉｎは、各インバータＩＮＶの入力容量である。式（１）において、電流量Ｉｓｕｐｐｌｙは、各インバータＩＮＶに供給される電流の量である。電流量Ｉｓｕｐｐｌｙは、第１の電圧および第２の電圧に基づいて変化する。パルス信号は、１つのインバータＩＮＶにおける遅延時間と、インバータＩＮＶの数と、ＮＡＮＤ回路ＮＤ１における遅延時間とに基づく周期を持つ。第１の電圧および第２の電圧に基づいて、パルス信号の周波数が変化する。
　セレクタＳＥＬ１は、第４のインバータ、第８のインバータ、第１２のインバータ、および第１６のインバータの各々の出力端子に接続されている。第４のインバータ、第８のインバータ、第１２のインバータ、および第１６のインバータの各々から出力されたパルス信号がセレクタＳＥＬ１に入力される。第１の周波数調整データＦＣＴＬ１がセレクタＳＥＬ１に入力される。セレクタＳＥＬ１は、第１の周波数調整データＦＣＴＬ１に基づいて、複数のパルス信号のいずれか１つを選択する。セレクタＳＥＬ１は、選択したパルス信号をＮＡＮＤ回路ＮＤ１に出力する。
　第１の周波数調整データＦＣＴＬ１は、リングオシレータ回路を構成するインバータＩＮＶの数を示す。セレクタＳＥＬ１が、第４のインバータから出力されたパルス信号を出力する場合、ＮＡＮＤ回路ＮＤ１および４つのインバータＩＮＶがリングオシレータ回路を構成する。セレクタＳＥＬ１が、第８のインバータから出力されたパルス信号を出力する場合、ＮＡＮＤ回路ＮＤ１および８つのインバータＩＮＶがリングオシレータ回路を構成する。セレクタＳＥＬ１が、第１２のインバータから出力されたパルス信号を出力する場合、ＮＡＮＤ回路ＮＤ１および１２個のインバータＩＮＶがリングオシレータ回路を構成する。セレクタＳＥＬ１が、第１６のインバータから出力されたパルス信号を出力する場合、ＮＡＮＤ回路ＮＤ１および１６個のインバータＩＮＶがリングオシレータ回路を構成する。
　リングオシレータ回路を構成するインバータＩＮＶの数は、４ｎと表される。数字ｎは１から４のうちいずれか１つの自然数である。第１のクロック信号は、環状に接続されたインバータＩＮＶの数に基づく周波数を持つ。数字ｎが１から２に変更されたとき、インバータＩＮＶの数は４から８に変更される。そのため、ＮＡＮＤ回路ＮＤ１および複数のインバータＩＮＶを通るパルスの周波数は、ほぼ１／２となる。
　セレクタＳＥＬ２は、第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータの各々の出力端子に接続されている。第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータの各々から出力されたパルス信号がセレクタＳＥＬ２に入力される。セレクタＳＥＬ２に入力される複数のパルス信号の位相は互いに異なる。
　セレクタＳＥＬ３は、第２のインバータ、第４のインバータ、第６のインバータ、および第８のインバータの各々の出力端子に接続されている。第２のインバータ、第４のインバータ、第６のインバータ、および第８のインバータの各々から出力されたパルス信号がセレクタＳＥＬ３に入力される。セレクタＳＥＬ３に入力される複数のパルス信号の位相は互いに異なる。
　セレクタＳＥＬ４は、第３のインバータ、第６のインバータ、第９のインバータ、および第１２のインバータの各々の出力端子に接続されている。第３のインバータ、第６のインバータ、第９のインバータ、および第１２のインバータの各々から出力されたパルス信号がセレクタＳＥＬ４に入力される。セレクタＳＥＬ４に入力される複数のパルス信号の位相は互いに異なる。
　セレクタＳＥＬ５は、第４のインバータ、第８のインバータ、第１２のインバータ、および第１６のインバータの各々の出力端子に接続されている。第４のインバータ、第８のインバータ、第１２のインバータ、および第１６のインバータの各々から出力されたパルス信号がセレクタＳＥＬ５に入力される。セレクタＳＥＬ５に入力される複数のパルス信号の位相は互いに異なる。
　メモリ１０５に保持された第２のデジタルデータは、位相調整データＰＣＴＬを含む。例えば、位相調整データＰＣＴＬは、２ビットのデータである。位相調整データＰＣＴＬは、メモリ１０５からリングオシレータ１３２に出力される。位相調整データＰＣＴＬは、セレクタＳＥＬ２、セレクタＳＥＬ３、セレクタＳＥＬ４、およびセレクタＳＥＬ５に入力される。セレクタＳＥＬ２、セレクタＳＥＬ３、セレクタＳＥＬ４、およびセレクタＳＥＬ５の各々は、位相調整データＰＣＴＬに基づいて、複数のパルス信号のいずれか１つを選択する。セレクタＳＥＬ２、セレクタＳＥＬ３、セレクタＳＥＬ４、およびセレクタＳＥＬ５の各々は、選択したパルス信号を出力する。
　セレクタＳＥＬ６は、セレクタＳＥＬ２、セレクタＳＥＬ３、セレクタＳＥＬ４、およびセレクタＳＥＬ５の各々の出力端子に接続されている。セレクタＳＥＬ２、セレクタＳＥＬ３、セレクタＳＥＬ４、およびセレクタＳＥＬ５の各々から出力されたパルス信号がセレクタＳＥＬ６に入力される。第１の周波数調整データＦＣＴＬ１がセレクタＳＥＬ６に入力される。セレクタＳＥＬ６は、第１の周波数調整データＦＣＴＬ１に基づいて、複数のパルス信号のいずれか１つを選択する。セレクタＳＥＬ１は、選択したパルス信号を第１のクロックＣＬＫＯＵＴとして出力する。
　セレクタＳＥＬ１が、第４のインバータから出力されたパルス信号を出力する場合、セレクタＳＥＬ６は、セレクタＳＥＬ２から出力されたパルス信号を出力する。セレクタＳＥＬ１が、第８のインバータから出力されたパルス信号を出力する場合、セレクタＳＥＬ６は、セレクタＳＥＬ３から出力されたパルス信号を出力する。セレクタＳＥＬ１が、第１２のインバータから出力されたパルス信号を出力する場合、セレクタＳＥＬ６は、セレクタＳＥＬ４から出力されたパルス信号を出力する。セレクタＳＥＬ１が、第１６のインバータから出力されたパルス信号を出力する場合、セレクタＳＥＬ６は、セレクタＳＥＬ５から出力されたパルス信号を出力する。
　周波数比較器２１０は、第１の周波数調整データＦＣＴＬ１を上位ビットとして含み、かつ第２の周波数調整データＦＣＴＬ２を下位ビットとして含む第３のデジタルデータを生成する。周波数比較器２１０は、第１の周波数調整データＦＣＴＬ１を下位ビットとして含み、かつ第２の周波数調整データＦＣＴＬ２を上位ビットとして含む第３のデジタルデータを生成してもよい。クロック生成回路１０６は、第１の周波数調整データＦＣＴＬ１に基づいて、環状に接続されたインバータＩＮＶの数を調整し、かつ第２の周波数調整データＦＣＴＬ２に基づいて、インバータＩＮＶに供給される電流の量を調整する。これにより、クロック生成回路１０６は、第１のクロック信号の周波数を調整する。周波数比較器２１０は、環状に接続されたインバータＩＮＶの数を変更することにより、第１のクロック信号の周波数を大きく変更することができる。周波数比較器２１０は、インバータＩＮＶに供給される電流の量を変更することにより、第１のクロック信号の周波数を細かく変更することができる。
　パルスがリングオシレータ１３２を伝送しているとき、ＮＡＮＤ回路ＮＤ１と少なくとも２つのインバータＩＮＶとが環状に接続されている。ＮＡＮＤ回路ＮＤ１と偶数個のインバータＩＮＶとが環状に接続される限り、環状に接続されるインバータＩＮＶの数は上記の例に限らない。
　図４は、第１のクロック信号の周波数および位相を調整するための動作を示す。図３に示す例では、４個、８個、１２個、または１６個のインバータＩＮＶが環状に接続される。１２個のインバータＩＮＶが環状に接続されている場合の電子内視鏡システムＥＳ１の動作を説明する。
　周波数比較器２１０は、第１のクロック信号および第２のクロック信号の各々のパルスをカウントする。例えば、第２のクロック信号のカウント値が所定の数ｘになったとき、周波数比較器２１０はカウントを停止する（ステップＳ１００）。
　ステップＳ１００の後、周波数比較器２１０は、第１のクロック信号のカウント値ｎと第２のクロック信号のカウント値ｘとの差（ｘ－ｎ）が０であるか否かを判断する（ステップＳ１０５）。
　ステップＳ１０５において差（ｘ－ｎ）が０であると周波数比較器２１０が判断した場合、周波数比較器２１０は通知信号を位相比較器２０６に出力する（ステップＳ１１０）。ステップＳ１１０の後、位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相とを比較する（ステップＳ１１５）。
　ステップＳ１１５の後、位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相とが同じであるか否かを判断する（ステップＳ１２０）。
　ステップＳ１２０において第１のクロック信号の位相と第２のクロック信号の位相とが同じであると位相比較器２０６が判断した場合、図４に示す処理が終了する。ステップＳ１２０において第１のクロック信号の位相と第２のクロック信号の位相とが同じではないと位相比較器２０６が判断した場合、位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相との差を示す第２のデジタルデータを生成する。位相比較器２０６は、第２のデジタルデータを送信機２０７に出力する。送信機２０７は、第２のデジタルデータをスコープ１に送信する（ステップＳ１４０）。ステップＳ１４０の後、ステップＳ１１５が実行される。
　ステップＳ１０５において差（ｘ－ｎ）が０ではないと周波数比較器２１０が判断した場合、周波数比較器２１０は、第１のクロック信号のカウント値ｎと第２のクロック信号のカウント値ｘとの比（ｎ／ｘ）を算出する。周波数比較器２１０は、比（ｎ／ｘ）の範囲を判断する（ステップＳ１２５）。
　説明を簡略にするためにＮＡＮＤ回路ＮＤ１における遅延時間を無視する。１２個のインバータＩＮＶの代わりに１６個のインバータＩＮＶが環状に接続された場合、インバータＩＮＶの数は１６／１２倍、すなわち１．３３倍になる。そのため、第１のクロック信号の周波数は１２／１６倍、すなわち０．７５倍になる。１２個のインバータＩＮＶの代わりに８個のインバータＩＮＶが環状に接続された場合、インバータＩＮＶの数は８／１２倍、すなわち０．６７倍になる。そのため、第１のクロック信号の周波数は１２／８倍、すなわち１．５倍になる。
　比（ｎ／ｘ）が０．６７よりも小さい場合、第１のクロック信号の周波数を上げる必要がある。この場合、１２個のインバータＩＮＶの代わりに８個または４個のインバータＩＮＶを環状に接続する必要がある。比（ｎ／ｘ）が１．３３よりも大きい場合、第１のクロック信号の周波数を下げる必要がある。この場合、１２個のインバータＩＮＶの代わりに１６個のインバータＩＮＶを環状に接続する必要がある。比（ｎ／ｘ）が０．６７よりも小さい、または１．３３よりも大きい場合、周波数比較器２１０は、比（ｎ／ｘ）に基づいて、第１の周波数調整データＦＣＴＬ１を含む第３のデジタルデータを生成する。周波数比較器２１０は、第３のデジタルデータを送信機２０７に出力する。送信機２０７は、第３のデジタルデータをスコープ１に送信する（ステップＳ１３０）。ステップＳ１３０の後、ステップＳ１００が実行される。
　比（ｎ／ｘ）が０．６７よりも大きく、かつ１．３３よりも小さい場合、第１のクロック信号の周波数を細かく変更する必要がある。周波数比較器２１０は、差（ｘ－ｎ）に基づいて、第２の周波数調整データＦＣＴＬ２を含む第３のデジタルデータを生成する。周波数比較器２１０は、第３のデジタルデータを送信機２０７に出力する。送信機２０７は、第３のデジタルデータをスコープ１に送信する（ステップＳ１３５）。ステップＳ１３５の後、ステップＳ１００が実行される。第２の周波数調整データＦＣＴＬ２は、各インバータＩＮＶに供給される電流の量を変更するためのデータである。その電流の量が変化した場合、インバータＩＮＶにおける遅延時間は、前述した式（１）に従って変化する。そのため、第１のクロック信号の周波数が変化する。
　図１に示す周波数比較器２１０は必須ではない。クロック生成回路１０６は、位相比較器２０６によって生成された第２のデジタルデータのみに基づいて第１のクロック信号を生成してもよい。
　第１の実施形態において、スコープ１は水晶振動子を有していない。そのため、電子内視鏡システムＥＳ１は、スコープ１を小型化することができる。プロセッサ２から送信された第２のデジタルデータおよび第３のデジタルデータに基づいて第１のクロック信号が生成される。そのため、電子内視鏡システムＥＳ１は、安定した周波数を持つクロック信号を撮像素子１０に供給することができる。電子内視鏡システムＥＳ１において、コマ落ちが抑制され、かつ良質な画像がプロセッサ２に送信される。
　クロック信号はプロセッサ２からスコープ１に送信されない。クロック信号の生成を制御するための第２のデジタルデータおよび第３のデジタルデータがプロセッサ２からスコープ１に送信される。高速なクロック信号が送信される場合と比較して、ノイズにより受ける影響は小さい。
　クロック生成回路１０６は、第２のデジタルデータおよび第３のデジタルデータに基づいて第１のクロック信号の周波数を制御する。そのため、温度および電源電圧などの要因による周波数の変動が抑制される。クロック生成回路１０６がデジタルアナログ変換器および電圧制御発振器を有するため、クロック生成回路１０６の構成が簡易になる。
　送信機２０７は、第２のデジタルデータおよび第３のデジタルデータを常に送信する必要はない。送信機２０７は、第２のデジタルデータおよび第３のデジタルデータを間欠的に送信してもよい。第２のデジタルデータおよび第３のデジタルデータが送信されない期間においても、メモリ１０５からクロック生成回路１０６に第２のデジタルデータおよび第３のデジタルデータが出力される。そのため、クロック生成回路１０６は、クロック信号を安定的に生成することができる。
　クロック生成回路１０６は、周波数比較器２１０によって生成された第３のデジタルデータに基づいて第１のクロックの周波数を調整する。その後、クロック生成回路１０６は、位相比較器２０６によって生成された第２のデジタルデータに基づいて第１のクロックの位相を調整する。温度またはノイズなどの影響によって第１のクロックの周波数が大きく変化した場合、クロック生成回路１０６は、その周波数を迅速に調整することができる。また、第１のクロック信号の周波数と第２のクロック信号の周波数とがずれた状態で第１のクロック信号の位相が調整されることを防ぐことができる。
　クロック生成回路１０６は、第１の周波数調整データＦＣＴＬ１に基づいて、第１のクロック信号の周波数を大きく変更することができる。クロック生成回路１０６は、第２の周波数調整データＦＣＴＬ２に基づいて、第１のクロック信号の周波数を細かく変更することができる。
　（第２の実施形態）
　図５は、本発明の第２の実施形態の電子内視鏡システムＥＳ２の構成を示す。図１に示す部分と同じ部分の説明を省略する。
　図１に示すスコープ１は、スコープ１ａに変更される。スコープ１ａは、撮像素子１０ａおよび通信機１０８を有する。図１に示す撮像素子１０は、撮像素子１０ａに変更される。撮像素子１０ａは、画素部１０１、データ生成回路１０２、メモリ１０５、クロック生成回路１０６、信号生成回路１０７、およびコード検出器１０９を有する。
　図１に示すプロセッサ２は、プロセッサ２ａに変更される。プロセッサ２ａは、Ｓ／Ｐ変換器２０２、画像処理回路２０３、クロック生成回路２０４、ＣＤＲ回路２０５、位相比較器２０６、通信機２１１、コード検出器２１２、およびコード生成回路２１３を有する。プロセッサ２ａにおいて、図１に示す受信機２０１は通信機２１１に変更される。プロセッサ２ａは、図１に示す送信機２０７を有していない。
　通信機１０８（第１の通信機）は、ブランキング期間を除く期間において第１のデジタルデータをプロセッサ２ａに送信する。通信機２１１（第２の通信機）は、スコープ１ａから送信された第１のデジタルデータを受信する。通信機２１１は、ブランキング期間において第２のデジタルデータをスコープ１ａに送信する。通信機１０８は、ブランキング期間において、プロセッサ２ａから送信された第２のデジタルデータを受信する。
　撮像素子１０ａは、ブランキング期間において、画像データの生成を終了する。ブランキング期間において、撮像素子１０ａからの有効な画像データの出力が停止する。ブランキング期間は間欠的に発生する。撮像素子１０ａは、２つのブランキング期間の間の期間において、１行の画素１１１から読み出された画素信号に基づく画像データを生成する。
　通信機２１１は、ブランキング期間において第３のデジタルデータをスコープ１ａに送信する。通信機１０８は、ブランキング期間において、プロセッサ２ａから送信された第３のデジタルデータを受信する。例えば、第２のデジタルデータおよび第３のデジタルデータは、互いに異なるブランキング期間において送信される。例えば、通信機２１１は、第１のブランキング期間において第３のデジタルデータをスコープ１ａに送信する。通信機２１１は、第１のブランキング期間よりも後の第２のブランキング期間において、第２のデジタルデータをスコープ１ａに送信する。
　例えば、第１のブランキング期間と第２のブランキング期間との間に画素信号が少なくとも１行の画素１１１から読み出され、かつ画像データの少なくとも１行分のデータが撮像素子１０ａから出力される。第１のブランキング期間と第２のブランキング期間との間に画素信号が少なくとも２行の画素１１１から読み出される場合、画素信号が１行の画素１１１から読み出される度にブランキング期間が挿入される。
　データ生成回路１０２は、画像データの生成が間欠的に終了するタイミングを示すエンドコードを生成する。エンドコードは、画像データの１行分のデータの生成が終了し、かつブランキング期間が開始されるタイミングを示す。画像データの生成が間欠的に終了したとき、通信機１０８は、エンドコードをプロセッサ２ａに送信する。通信機２１１は、スコープ１ａから送信されたエンドコードを受信する。エンドコードが受信されたとき、通信機２１１は、第２のデジタルデータまたは第３のデジタルデータの送信を開始する。
　コード生成回路２１３は、画像データの生成が開始されるタイミングを示すスタートコードを生成する。スタートコードは、ブランキング期間が終了するタイミングを示す。通信機２１１は、ブランキング期間においてスタートコードをスコープ１ａに送信する。通信機１０８は、ブランキング期間において、プロセッサ２ａから送信されたスタートコードを受信する。スタートコードが受信されたとき、信号生成回路１０７は、画像データの生成を撮像素子１０ａに開始させるための制御信号を生成する。スタートコードが受信されたとき、データ生成回路１０２は第１のデジタルデータの生成を開始する。スタートコードが受信されたとき、通信機１０８は、第１のデジタルデータの送信を開始する。
　通信機１０８が第１のデジタルデータを送信している間、通信機２１１は第２のデジタルデータまたは第３のデジタルデータを送信しない。通信機２１１が第２のデジタルデータまたは第３のデジタルデータを送信している間、通信機１０８は第１のデジタルデータを送信しない。
　撮像素子１０ａが画像データの１行分のデータの生成を終了したとき、通信機１０８は、エンドコードをプロセッサ２ａに送信する。通信機２１１は、スコープ１ａから送信されたエンドコードを受信する。周波数比較器２１０は、カウント期間において、第２のクロック信号のパルスをカウントすることにより、カウント値を生成する。カウント期間は、スタートコードが送信されたタイミングからエンドコードが受信されたタイミングまでの水平読み出し期間に含まれる。周波数比較器２１０は、そのカウント値と、予め算出された推定値とを比較した結果に基づいて第３のデジタルデータを生成する。推定値は、第１のクロック信号の周波数と第２のクロック信号の周波数とが同じであると仮定したときにカウント期間において第２のクロック信号のパルスをカウントすることにより得られるカウント値である。
　図１に示すケーブル３はケーブル３ａに変更される。ケーブル３ａは、信号線３０３を含む。通信機１０８および通信機２１１は、信号線３０３に接続されている。通信機１０８から送信された第１のデジタルデータと、通信機１０８から送信されたエンドコードとは、信号線３０３を通る。通信機２１１から送信された第２のデジタルデータおよび第３のデジタルデータと、通信機２１１から送信されたスタートコードとは、信号線３０３を通る。
　通信機１０８および通信機２１１は、無線通信を実行してもよい。例えば、通信機１０８および通信機２１１は、アンテナおよび無線回路を有する。
　データ生成回路１０２は、第１のデジタルデータを通信機１０８に出力した後、エンドコードを通信機１０８に出力する。通信機１０８は、第１のデジタルデータをプロセッサ２ａに送信した後、エンドコードをプロセッサ２ａに送信する。
　通信機２１１は、通信機１０８によって送信された第１のデジタルデータを受信した後、通信機１０８によって送信されたエンドコードを受信する。第１のデジタルデータおよびエンドコードを含むデータ列はコード検出器２１２に出力される。コード検出器２１２は、通信機２１１によって受信されたデータ列からエンドコードを検出する。エンドコードが検出されたとき、コード検出器２１２は送信開始信号を通信機２１１に出力する。通信機２１１は、送信開始信号に基づいて、第２のデジタルデータまたは第３のデジタルデータの送信を開始する。
　コード生成回路２１３は、所定のタイミングでスタートコードを生成する。例えば、所定のタイミングは、エンドコードが検出されたタイミングから所定時間が経過したタイミングである。所定のタイミングは、プロセッサ２ａによって適宜決定されてもよい。コード生成回路２１３によって生成されたスタートコードは、位相比較器２０６、周波数比較器２１０、および通信機２１１に出力される。通信機２１１は、第２のデジタルデータまたは第３のデジタルデータをスコープ１ａに送信した後、スタートコードをスコープ１ａに送信する。
　スタートコードがコード生成回路２１３から出力されたとき、周波数比較器２１０は、第２のクロック信号のパルスのカウントを開始する。通信機２１１が第１のデジタルデータを受信している間、周波数比較器２１０は、第２のクロック信号のパルスをカウントする。エンドコードが検出されたとき、コード検出器２１２はエンドコードを周波数比較器２１０に出力する。エンドコードがコード検出器２１２から出力されたとき、周波数比較器２１０は、第２のクロック信号のパルスのカウントを停止する。
　画像データの１行分のデータの数は、予め設定されている。例えば、１行分のデータは、Ｍ列の画素１１１から読み出された画素信号に基づいて生成されたデータを含む。数字Ｍは２以上の自然数である。例えば、カウント期間の開始タイミングは水平読み出し期間の開始タイミングと同じであり、かつカウント期間の終了タイミングは水平読み出し期間の終了タイミングと同じである。
　撮像素子１０ａが第２のクロック信号の周波数と同じ周波数を持つ第１のクロック信号で駆動されたと仮定した場合にＭ個のデータの送信に必要な期間の長さを予め算出することができる。周波数比較器２１０がその期間において第２のクロック信号のパルスをカウントしたと仮定した場合のカウント値が推定値として予め算出される。例えば、プロセッサ２ａは、上記の推定値を算出する回路を有する。例えば、プロセッサ２ａは、算出された推定値を記憶するメモリを有する。周波数比較器２１０は、推定値をメモリから読み出し、第２のクロック信号のカウント値と推定値とを比較する。周波数比較器２１０は、第２のクロック信号のカウント値と推定値との差を算出し、かつその差に基づいて第３のデジタルデータを生成する。周波数比較器２１０は、第３のデジタルデータを通信機２１１に出力する。
　カウント期間の開始タイミングは、水平読み出し期間の開始タイミングと同じでなくてもよい。カウント期間は、水平読み出し期間の開始タイミングよりも後に開始されてもよい。カウント期間の終了タイミングは、水平読み出し期間の終了タイミングと同じでなくてもよい。カウント期間は、水平読み出し期間の終了タイミングよりも前に終了してもよい。
　第１のクロック信号の周波数と第２のクロック信号の周波数とが同じになったとき、周波数比較器２１０は通知信号を位相比較器２０６に出力する。通知信号は、第２のクロック信号の周波数と同じ周波数を持つ第１のクロック信号が生成されたことを示す。例えば、画像データの第Ｎ行のデータの水平読み出し期間において、通知信号が位相比較器２０６に出力される。通知信号が周波数比較器２１０から出力された後、スタートコードがコード生成回路２１３から出力され、かつ画像データの第（Ｎ＋１）行のデータの水平読み出し期間が開始される。このとき、位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相とを比較し、かつ第２のデジタルデータを生成する。位相比較器２０６は、第２のデジタルデータを通信機２１１に出力する。
　通信機１０８は、通信機２１１によって送信された第２のデジタルデータまたは第３のデジタルデータを受信した後、通信機２１１によって送信されたスタートコードを受信する。第２のデジタルデータおよび第３のデジタルデータの一方とスタートコードとを含むデータ列はコード検出器１０９に出力される。コード検出器１０９は、通信機１０８によって受信されたデータ列からスタートコードを検出する。コード検出器１０９は、スタートコードを除く第２のデジタルデータまたは第３のデジタルデータをメモリ１０５に出力する。メモリ１０５は、コード検出器１０９から出力された第２のデジタルデータまたは第３のデジタルデータを保持する。
　スタートコードが検出されたとき、コード検出器１０９はコード検出信号を信号生成回路１０７に出力する。信号生成回路１０７は、コード検出信号に基づいて、画像データの生成および送信を開始するための制御信号を生成する。信号生成回路１０７によって生成された制御信号は、画素部１０１、データ生成回路１０２、および通信機１０８に出力される。画素部１０１は、制御信号に基づいて画素信号の生成を開始する。データ生成回路１０２は、制御信号に基づいて第１のデジタルデータの生成を開始する。通信機１０８は、制御信号に基づいて第１のデジタルデータの送信を開始する。
　エンドコードは、画像データに埋め込まれてもよい。ＣＤＲ回路２０５は、第１のデジタルデータからエンドコードを再生することによりエンドコードを検出してもよい。
　図６は、撮像素子１０ａの構成を示す。図２に示す部分と同じ部分の説明を省略する。
　撮像素子１０ａにおいて、信号入力端子１２４および信号出力端子１２５の代わりに信号入力／出力端子１２６が配置されている。コード検出器１０９および出力回路１１５は、信号入力／出力端子１２６に接続されている。信号入力／出力端子１２６は、通信機１０８に接続されている。通信機１０８によって受信された第２のデジタルデータまたは第３のデジタルデータと、通信機１０８によって受信されたスタートコードとは、信号入力／出力端子１２６を経由してコード検出器１０９に入力される。出力回路１１５は、第１のデジタルデータおよびエンドコードを生成する。出力回路１１５によって生成された第１のデジタルデータと、出力回路１１５によって生成されたエンドコードとは、信号入力／出力端子１２６に出力される。第１のデジタルデータおよびエンドコードは、信号入力／出力端子１２６を経由して通信機１０８に出力される。
　図７は、電子内視鏡システムＥＳ２の動作を示す。図７において、タイミング生成回路１１６によって生成された水平同期信号の波形が示されている。図７において、データ生成回路１０２から出力される第１のデジタルデータおよびエンドコードＥＮＤのデータ列が示されている。図７において、プロセッサ２ａの通信状態およびプロセッサ２ａの通信データが示されている。プロセッサ２ａの通信データは、通信機２１１が受信する受信データと、通信機２１１が送信する送信データとを含む。受信データは、第１のデジタルデータおよびエンドコードＥＮＤを含む。送信データは、クロック制御データＣＬＫおよびスタートコードＳＴＡＲＴを含む。クロック制御データＣＬＫは、第２のデジタルデータまたは第３のデジタルデータである。図７において、右方向に時間が進む。
　電子内視鏡システムＥＳ２が起動したとき、例えばクロック生成回路１０６は所定の電圧に基づいて第１のクロック信号を生成する。所定の電圧は、第１のクロック信号が第２のクロック信号に同期するために設計された電圧である。
　画素部１０１は、水平読み出し期間Ｔ１において画素信号を出力する。データ生成回路１０２は、水平読み出し期間Ｔ１において第１のデジタルデータを生成する。図７において番号が付与されたデータは、所定の行の各列の画素信号に基づく画像データである。通信機１０８は、水平読み出し期間Ｔ１において第１のデジタルデータを送信する。水平読み出し期間Ｔ１の長さは、信号生成回路１０７によって生成されたタイミング信号すなわち水平同期信号によって制御される。
　プロセッサ２ａは、水平読み出し期間Ｔ１において受信状態である。通信機２１１は、第１のデジタルデータを受信する。ＣＤＲ回路２０５は、第１のデジタルデータから第１のクロック信号を再生する。周波数比較器２１０は、第２のクロック信号のパルスのカウントを開始する。周波数比較器２１０は、水平読み出し期間Ｔ１において第２のクロック信号のパルスをカウントする。
　水平読み出し期間Ｔ１が終了したとき、ブランキング期間Ｔ２が開始される。水平読み出し期間Ｔ１が終了したとき、画素部１０１は画素信号の出力を終了する。水平読み出し期間Ｔ１が終了したとき、データ生成回路１０２はエンドコードを生成する。通信機１０８は、エンドコードをプロセッサ２ａに送信する。エンドコードが生成された後、データ生成回路１０２はハイインピーダンス状態である。
　通信機２１１は、エンドコードを受信する。エンドコードが受信されたとき、コード検出器２１２は送信開始信号を通信機２１１に出力し、かつエンドコードを周波数比較器２１０に出力する。周波数比較器２１０は、第２のクロック信号のパルスのカウントを停止する。周波数比較器２１０は、第２のクロック信号のカウント値と推定値との差を算出し、かつその差に基づいて第３のデジタルデータを生成する。周波数比較器２１０は、第３のデジタルデータを通信機２１１に出力する。
　通信機２１１は、送信開始信号に基づいて、第３のデジタルデータ（クロック制御データＣＬＫ）の送信を開始する。エンドコードが受信された後、プロセッサ２ａの通信状態は送信状態である。通信機２１１は、ブランキング期間Ｔ２において第３のデジタルデータを送信する。
　通信機１０８は、ブランキング期間Ｔ２において第３のデジタルデータを受信する。コード検出器１０９は、第３のデジタルデータをメモリ１０５に出力する。メモリ１０５は、第３のデジタルデータを保持する。クロック生成回路１０６は、メモリ１０５に保持された第３のデジタルデータに基づいて第１のクロック信号を生成する。
　コード生成回路２１３は、所定のタイミングでスタートコードを生成する。スタートコードが生成されたとき、通信機２１１は第３のデジタルデータの送信を終了し、かつスタートコードをスコープ１ａに送信する。
　通信機１０８は、スタートコードを受信する。コード検出器１０９は、スタートコードを検出する。スタートコードが検出されたとき、水平読み出し期間Ｔ３が開始される。スタートコードが検出されたとき、信号生成回路１０７は、画像データの生成および送信を開始するための制御信号を生成する。画素部１０１は、制御信号に基づいて画素信号の生成を開始する。データ生成回路１０２は、制御信号に基づいて第１のデジタルデータの生成を開始する。通信機１０８は、制御信号に基づいて第１のデジタルデータの送信を開始する。
　スタートコードがコード生成回路２１３から出力されたとき、周波数比較器２１０は、第２のクロック信号のパルスのカウントを開始する。水平読み出し期間Ｔ３における動作は水平読み出し期間Ｔ１における動作と同様である。水平読み出し期間Ｔ３が終了した後、ブランキング期間Ｔ４が開始される。ブランキング期間Ｔ４における動作はブランキング期間Ｔ２における動作と同様である。
　第１のクロック信号の周波数と第２のクロック信号の周波数とが同じになるまで、電子内視鏡システムＥＳ２は、水平読み出し期間Ｔ１およびブランキング期間Ｔ２の各々における動作と同様の動作を実行する。図７において、水平読み出し期間Ｔ１が開始される前に実行される動作は省略されている。水平読み出し期間Ｔ１が開始される前、水平読み出し期間Ｔ１およびブランキング期間Ｔ２の各々における動作と同様の動作が繰り返される。
　水平読み出し期間Ｔ１において得られた第２のクロック信号のカウント値が推定値と同じになった場合の動作を説明する。周波数比較器２１０は、ブランキング期間Ｔ２において通知信号を位相比較器２０６に出力する。周波数比較器２１０は、第３のデジタルデータを生成し、かつ第３のデジタルデータを通信機２１１に出力する。通信機２１１は、ブランキング期間Ｔ２において第３のデジタルデータをスコープ１ａに送信する。第１のクロック信号の周波数と第２のクロック信号の周波数とが同じであるため、第３のデジタルデータの生成および送信は省略されてもよい。
　通知信号が周波数比較器２１０から出力されたとき、位相比較器２０６は、位相の比較を開始するために待機する。スタートコードがコード生成回路２１３から出力されたとき、位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相との比較を開始する。位相比較器２０６は、第１のクロック信号の位相と第２のクロック信号の位相との差を示す第２のデジタルデータを生成する。
　通信機２１１は、エンドコードを受信する。エンドコードが受信されたとき、コード検出器２１２は送信開始信号を通信機２１１に出力し、かつエンドコードを位相比較器２０６に出力する。位相比較器２０６は、第２のデジタルデータを通信機２１１に出力する。
　通信機２１１は、送信開始信号に基づいて、第２のデジタルデータ（クロック制御データＣＬＫ）の送信を開始する。通信機２１１は、ブランキング期間Ｔ４において第３のデジタルデータをスコープ１ａに送信する。
　通信機１０８は、ブランキング期間Ｔ４において第２のデジタルデータを受信する。コード検出器１０９は、第２のデジタルデータをメモリ１０５に出力する。メモリ１０５は、第２のデジタルデータを保持する。クロック生成回路１０６は、メモリ１０５に保持された第２のデジタルデータに基づいて第１のクロック信号を生成する。
　周波数比較器２１０が第２のクロック信号のパルスをカウントしている間、位相比較器２０６は動作を停止してもよい。位相比較器２０６が第１のクロック信号の位相と第２のクロック信号の位相とを比較している間、周波数比較器２１０は動作を停止してもよい。
　周波数比較器２１０および位相比較器２０６は同時に動作してもよい。例えば、周波数比較器２１０が第２のクロック信号のパルスのカウントを開始すると同時に、位相比較器２０６は第１のクロック信号の位相と第２のクロック信号の位相との比較を開始する。周波数比較器２１０から通知信号が出力されるまで、位相比較器２０６は通信機２１１への第２のデジタルデータの出力を停止する。
　カウント値が推定値と同じになったとき、周波数比較器２１０は通知信号を位相比較器２０６に出力し、かつ通信機２１１への第３のデジタルデータの出力を停止する。周波数比較器２１０から通知信号が出力され、かつエンドコードがコード検出器２１２から出力されたとき、位相比較器２０６は、第２のデジタルデータを通信機２１１に出力する。通信機２１１は、ブランキング期間において第２のデジタルデータをスコープ１ａに送信する。例えば、水平読み出し期間Ｔ１において得られた第２のクロック信号のカウント値が推定値と同じであった場合、通信機２１１はブランキング期間Ｔ２において第２のデジタルデータをスコープ１ａに送信する。
　上記の例では、スタートコードがコード生成回路２１３から出力されたとき、周波数比較器２１０は、第２のクロック信号のパルスのカウントを開始する。ケーブル３ａにおける遅延等が考慮される場合、スタートコードが生成されるタイミングと、第１のデジタルデータの受信が開始されるタイミングとが同じでない可能性がある。通信機１０８は、第１のデジタルデータをプロセッサ２ａに送信する前にスタートコードをプロセッサ２ａに送信してもよい。通信機２１１は、通信機１０８によって送信されたスタートコードを受信する。スタートコードを含むデータ列はコード検出器２１２に出力される。コード検出器２１２は、通信機２１１によって受信されたデータ列からスタートコードを検出する。スタートコードがコード検出器２１２によって検出されたとき、周波数比較器２１０は第２のクロック信号のパルスのカウントを開始してもよい。
　図５に示す周波数比較器２１０は必須ではない。クロック生成回路１０６は、位相比較器２０６によって生成された第２のデジタルデータのみに基づいて第１のクロック信号を生成してもよい。
　周波数比較器２１０は、ＣＤＲ回路２０５によって再生された第１のクロック信号のパルスをカウントしてもよい。周波数比較器２１０は、第１のクロック信号のカウント値と第２のクロック信号のカウント値との差を算出し、かつ第３のデジタルデータを生成してもよい。
　第２の実施形態において、通信機１０８および通信機２１１は第１の方向の通信を水平読み出し期間に実行する。通信機１０８および通信機２１１は第２の方向の通信をブランキング期間に実行する。有線通信の場合、スコープ１ａおよびプロセッサ２ａを接続する信号線の数が減る。そのため、ケーブル３が細くなり、かつスコープ１ａが小さくなる。無線通信の場合、通信機の数が減り、かつスコープ１ａが小さくなる。
　画像データの生成が終了したとき、エンドコードがスコープ１ａからプロセッサ２ａに送信される。プロセッサ２ａは、エンドコードに基づいてブランキング期間の開始タイミングを知ることができる。
　ブランキング期間が終了するタイミングでスタートコードがプロセッサ２ａからスコープ１ａに送信される。スタートコードが送信されるタイミングによってブランキング期間の長さが決定される。電子内視鏡システムＥＳ２は、スタートコードの送信タイミングを調整することにより、フレームレートを設定することができる。
　周波数比較器２１０が第１のクロック信号のパルスをカウントする必要がないため、高周波の信号を使用する回路が減る。その結果、消費電力が低減し、かつ回路規模が縮小される。
　（第３の実施形態）
　図８は、本発明の第３の実施形態の電子内視鏡システムＥＳ３の構成を示す。図１に示す部分と同じ部分の説明を省略する。
　図１に示すスコープ１は、スコープ１ｂに変更される。スコープ１ｂは、撮像素子１０ｂ、送信機１０３、および受信機１０４を有する。図１に示す撮像素子１０は、撮像素子１０ｂに変更される。撮像素子１０ｂは、画素部１０１、クロック生成回路１０６ｂ、信号生成回路１０７、位相比較器１１７、および周波数比較器１１８を有する。撮像素子１０ｂにおいて、図１に示すクロック生成回路１０６はクロック生成回路１０６ｂに変更される。撮像素子１０ｂは、図１に示すデータ生成回路１０２およびメモリ１０５を有していない。
　図１に示すプロセッサ２は、プロセッサ２ｂに変更される。プロセッサ２ｂは受信機２０１、画像処理回路２０３、クロック生成回路２０４ｂ、送信機２０７、およびメモリ２１４を有する。プロセッサ２ｂにおいて、図１に示すクロック生成回路２０４はクロック生成回路２０４ｂに変更される。プロセッサ２ｂは、図１に示すＳ／Ｐ変換器２０２、ＣＤＲ回路２０５、位相比較器２０６、および周波数比較器２１０を有していない。
　送信機１０３（第１の通信機）は、ブランキング期間を除く期間において画像データをプロセッサ２ｂに送信する。位相比較器１１７は、第１のクロック信号の位相と第２のクロック信号の位相とを比較し、かつ第１のクロック信号の位相と第２のクロック信号の位相との差を示すデジタル位相データを生成する。受信機２０１（第２の通信機）は、スコープ１ｂから送信された画像データを受信する。クロック生成回路２０４ｂは、第２のクロック信号を生成する。
　送信機２０７（第２の通信機）は、ブランキング期間において第２のクロック信号をスコープ１ｂに送信する。受信機１０４（第１の通信機）は、ブランキング期間において、プロセッサ２ｂから送信された第２のクロック信号を受信する。送信機１０３は、ブランキング期間においてデジタル位相データをプロセッサ２ｂに送信する。受信機２０１は、ブランキング期間において、スコープ１ｂから送信されたデジタル位相データを受信する。クロック生成回路２０４ｂは、デジタル位相データに基づいて、第１のクロック信号に同期した第２のクロック信号を生成する。
　周波数比較器１１８は、第１のクロック信号の周波数と第２のクロック信号の周波数とを比較し、かつ第１のクロック信号の周波数と第２のクロック信号の周波数との差を示すデジタル周波数データを生成する。送信機１０３は、ブランキング期間においてデジタル周波数データをプロセッサ２ｂに送信する。受信機２０１は、ブランキング期間において、スコープ１ｂから送信されたデジタル周波数データを受信する。クロック生成回路２０４ｂは、デジタル周波数データに基づいて第２のクロック信号の周波数を調整することにより、第１のクロック信号の周波数と同じ周波数を持つ第２のクロック信号を生成する。
　メモリ２１４は、受信機２０１によって受信されたデジタル位相データおよびデジタル周波数データを保持する。メモリ２１４は、デジタル位相データおよびデジタル周波数データをクロック生成回路２０４ｂに出力する。
　クロック生成回路１０６ｂは、図１に示すクロック生成回路２０４と同様の構成を有する。例えば、クロック生成回路１０６ｂは、クリスタルオシレータおよびＰＬＬ回路を有する。クロック生成回路２０４ｂは、図１に示すクロック生成回路１０６と同様の構成を有する。例えば、クロック生成回路２０４ｂは、ＤＡＣおよびリングオシレータを有する。
　例えば、第１のクロック信号の周波数と第２のクロック信号の周波数とが同じになったことを周波数比較器１１８が検出した後、位相比較器１１７は、第１のクロック信号の位相と第２のクロック信号の位相とを比較し、かつデジタル位相データを生成する。クロック生成回路２０４ｂは、デジタル周波数データに基づいて第１のクロック信号の周波数を調整した後、デジタル位相データに基づいて第１のクロック信号の位相を調整する。
　スコープ１ｂから送信されたデジタル位相データおよびデジタル周波数データに基づいて第２のクロック信号が生成される。そのため、電子内視鏡システムＥＳ２は、第１のクロック信号に同期した第２のクロック信号を生成することができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明の各実施形態によれば、撮像システムおよび内視鏡システムは、カメラユニットを小型化することができ、かつ安定した周波数を持つクロック信号を固体撮像素子に供給することができる。
　１，１ａ，１ｂ　スコープ
　２，２ａ，２ｂ　プロセッサ
　３，３ａ　ケーブル
　４　ディスプレイ
　１０，１０ａ，１０ｂ　撮像素子
　１１　先端
　１２　基端
　１０１　画素部
　１０２　データ生成回路
　１０３，２０７　送信機
　１０４，２０１　受信機
　１０５，２１４　メモリ
　１０６，１０６ｂ，２０４，２０４ｂ　クロック生成回路
　１０７　信号生成回路
　１０８，２１１　通信機
　１０９，２１２　コード検出器
　１１１　画素
　１１２　垂直走査回路
　１１３　水平走査回路
　１１４　列回路
　１１５　出力回路
　１１６　タイミング生成回路
　１１７，２０６　位相比較器
　１１８，２１０　周波数比較器
　１３１　ＤＡＣ
　１３２　リングオシレータ
　２０２　Ｓ／Ｐ変換器
　２０３　画像処理回路
　２０５　クロックデータリカバリ回路
　２０８　クリスタルオシレータ
　２０９　ＰＬＬ回路
　２１３　コード生成回路
　ＥＳ１，ＥＳ２，ＥＳ３　電子内視鏡システム

Claims (14)

  1. 　カメラユニットおよび本体を有し、
    　前記カメラユニットは、
    　制御信号に基づいて画像データを生成する固体撮像素子と、
    　第１のクロック信号を生成する第１のクロック生成回路と、
    　前記第１のクロック信号に基づいて前記制御信号を生成する信号生成回路と、
    　前記第１のクロック信号を前記画像データに埋め込むことにより第１のデジタルデータを生成するデータ生成回路と、
    　ブランキング期間を除く期間において前記第１のデジタルデータを前記本体に送信する第１の通信機と、
    　を有し、
    　前記本体は、
    　前記カメラユニットから送信された前記第１のデジタルデータを受信する第２の通信機と、
    　前記第１のデジタルデータから前記第１のクロック信号を検出するクロック検出回路と、
    　第２のクロック信号を生成する第２のクロック生成回路と、
    　前記第１のクロック信号の位相と前記第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示す第２のデジタルデータを生成する位相比較器と、
    　を有し、
    　前記第２の通信機は、前記ブランキング期間において前記第２のデジタルデータを前記カメラユニットに送信し、
    　前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記第２のデジタルデータを受信し、
    　前記第１のクロック生成回路は、前記第２のデジタルデータに基づいて、前記第２のクロック信号に同期した前記第１のクロック信号を生成する
    　撮像システム。
  2. 　前記データ生成回路はさらに、前記画像データの生成が間欠的に終了するタイミングを示すエンドコードを生成し、
    　前記画像データの生成が間欠的に終了したとき、前記第１の通信機は、前記エンドコードを前記本体に送信し、
    　前記第２の通信機はさらに、前記カメラユニットから送信された前記エンドコードを受信し、
    　前記エンドコードが受信されたとき、前記第２の通信機は、前記第２のデジタルデータの送信を開始する
    　請求項１に記載の撮像システム。
  3. 　前記本体はさらに、前記画像データの生成が開始されるタイミングを示すスタートコードを生成するコード生成回路を有し、
    　前記第２の通信機はさらに、前記ブランキング期間において前記スタートコードを前記カメラユニットに送信し、
    　前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記スタートコードを受信し、
    　前記スタートコードが受信されたとき、前記信号生成回路は、前記画像データの生成を前記固体撮像素子に開始させるための前記制御信号を生成し、
    　前記スタートコードが受信されたとき、前記データ生成回路は前記第１のデジタルデータの生成を開始し、
    　前記スタートコードが受信されたとき、前記第１の通信機は、前記第１のデジタルデータの送信を開始する
    　請求項２に記載の撮像システム。
  4. 　前記カメラユニットはさらに、前記第２のデジタルデータを保持するメモリを有し、
    　前記第１のクロック生成回路は、前記メモリに保持された前記第２のデジタルデータに基づいて前記第１のクロック信号を生成する
    　請求項１から請求項３のいずれか一項に記載の撮像システム。
  5. 　前記本体はさらに、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とを比較し、かつ前記第１のクロック信号の前記周波数と前記第２のクロック信号の前記周波数との差を示す第３のデジタルデータを生成する周波数比較器を有し、
    　前記第２の通信機は、前記ブランキング期間において前記第３のデジタルデータを前記カメラユニットに送信し、
    　前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記第３のデジタルデータを受信し、
    　前記第１のクロック生成回路は、前記第３のデジタルデータに基づいて前記第１のクロック信号の前記周波数を調整することにより、前記第２のクロック信号の前記周波数と同じ周波数を持つ前記第１のクロック信号を生成する
    　請求項１に記載の撮像システム。
  6. 　前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とが同じになったことを前記周波数比較器が検出するまで、前記第２の通信機は前記第３のデジタルデータを前記カメラユニットに送信し、
    　前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とが同じになったことを前記周波数比較器が検出した後、前記第２の通信機は、前記第２のデジタルデータを前記カメラユニットに送信する
    　請求項５に記載の撮像システム。
  7. 　前記第２の通信機は、前記ブランキング期間である第１のブランキング期間において、前記第３のデジタルデータを前記カメラユニットに送信し、
    　前記第２の通信機は、前記第１のブランキング期間よりも後の前記ブランキング期間である第２のブランキング期間において、前記第２のデジタルデータを前記カメラユニットに送信する
    　請求項５に記載の撮像システム。
  8. 　前記第２の通信機は、前記ブランキング期間において、前記画像データの生成が開始されるタイミングを示すスタートコードを前記カメラユニットに送信し、
    　前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記スタートコードを受信し、
    　前記スタートコードが受信されたとき、前記信号生成回路は、前記画像データの生成を前記固体撮像素子に開始させるための前記制御信号を生成し、
    　前記スタートコードが受信されたとき、前記データ生成回路は前記第１のデジタルデータの生成を開始し、
    　前記スタートコードが受信されたとき、前記第１の通信機は、前記第１のデジタルデータの送信を開始し、
    　前記固体撮像素子が前記画像データの１行分のデータの生成を終了したとき、前記第１の通信機は、前記画像データの１行分の前記データの生成が終了するタイミングを示すエンドコードを前記本体に送信し、
    　前記第２の通信機は、前記カメラユニットから送信された前記エンドコードを受信し、
    　前記周波数比較器は、カウント期間において、前記第２のクロック信号のパルスをカウントすることにより、カウント値を生成し、前記カウント期間は、前記スタートコードが送信されたタイミングから前記エンドコードが受信されたタイミングまでの水平読み出し期間に含まれ、
    　前記周波数比較器は、前記カウント値と、予め算出された推定値とを比較した結果に基づいて前記第３のデジタルデータを生成し、前記推定値は、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とが同じであると仮定したときに前記カウント期間において前記第２のクロック信号のパルスをカウントすることにより得られるカウント値である
    　請求項５に記載の撮像システム。
  9. 　前記第１のクロック生成回路は、少なくとも４つの遅延回路を有するリングオシレータ回路から構成され、
    　前記周波数比較器は、第１の周波数調整データおよび第２の周波数調整データを含む前記第３のデジタルデータを生成し、
    　前記第１のクロック生成回路は、前記第１の周波数調整データに基づいて、環状に接続された前記遅延回路の数を調整し、かつ前記第２の周波数調整データに基づいて、前記遅延回路に供給される電流の量を調整することによって、前記第１のクロック信号の前記周波数を調整する
    　請求項５に記載の撮像システム。
  10. 　前記周波数比較器は、前記第１の周波数調整データを上位ビットとして含み、かつ前記第２の周波数調整データを下位ビットとして含む前記第３のデジタルデータを生成する
    　請求項９に記載の撮像システム。
  11. 　前記信号生成回路は、
    　前記第３のデジタルデータをアナログ電圧に変換するデジタルアナログ変換器と、
    　前記アナログ電圧に基づいて前記第１のクロック信号を生成する電圧制御発振器と、
    を有する
    　請求項５から請求項１０のいずれか一項に記載の撮像システム。
  12. 　カメラユニットおよび本体を有し、
    　前記カメラユニットは、
    　制御信号に基づいて画像データを生成する固体撮像素子と、
    　第１のクロック信号を生成する第１のクロック生成回路と、
    　前記第１のクロック信号に基づいて前記制御信号を生成する信号生成回路と、
    　ブランキング期間を除く期間において前記画像データを前記本体に送信する第１の通信機と、
    　前記第１のクロック信号の位相と第２のクロック信号の位相とを比較し、かつ前記第１のクロック信号の前記位相と前記第２のクロック信号の前記位相との差を示すデジタル位相データを生成する位相比較器と、
    　を有し、
    　前記本体は、
    　前記カメラユニットから送信された前記画像データを受信する第２の通信機と、
    　前記第２のクロック信号を生成する第２のクロック生成回路と、
    　を有し、
    　前記第２の通信機は、前記ブランキング期間において前記第２のクロック信号を前記カメラユニットに送信し、
    　前記第１の通信機は、前記ブランキング期間において、前記本体から送信された前記第２のクロック信号を受信し、
    　前記第１の通信機は、前記ブランキング期間において前記デジタル位相データを前記本体に送信し、
    　前記第２の通信機は、前記ブランキング期間において、前記カメラユニットから送信された前記デジタル位相データを受信し、
    　前記第２のクロック生成回路は、前記デジタル位相データに基づいて、前記第１のクロック信号に同期した前記第２のクロック信号を生成する
    　撮像システム。
  13. 　前記カメラユニットはさらに、前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とを比較し、かつ前記第１のクロック信号の前記周波数と前記第２のクロック信号の前記周波数との差を示すデジタル周波数データを生成する周波数比較器を有し、
    　前記第１の通信機は、前記ブランキング期間において前記デジタル周波数データを前記本体に送信し、
    　前記第２の通信機は、前記ブランキング期間において、前記カメラユニットから送信された前記デジタル周波数データを受信し、
    　前記第２のクロック生成回路は、前記デジタル周波数データに基づいて前記第２のクロック信号の前記周波数を調整することにより、前記第１のクロック信号の前記周波数と同じ周波数を持つ前記第２のクロック信号を生成する
    　請求項１２に記載の撮像システム。
  14. 　先端および基端を含むスコープと、
    　請求項１から請求項１３のいずれか一項に記載の撮像システムと、
    　を有し、
    　前記固体撮像素子は、前記先端に配置され、
    　前記本体は、前記基端に接続されている
    　内視鏡システム。
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