JP2016158055A - 固体撮像装置 - Google Patents

Abstract

【課題】カラム回路用の接地線のＩＲドロップに起因した撮像画像の輝度ムラを低減する。【解決手段】ＣＭＯＳイメージセンサでは、画素アレイ１０１の各列に対応するカラム回路１０の配置領域に複数のバイアス回路５０が分散して配置される。各バイアス回路５０は、入力された参照電流Ｉｒｅｆに基づいてバイアス電圧を生成し、生成したバイアス電圧を対応する近傍のカラム回路１０に供給する。【選択図】図８

Description

この発明は、固体撮像装置に関し、例えば、画素アレイの各列に対応して設けられたカラム回路に関するものである。

固体撮像装置（イメージセンサとも称する）は、複数の画素が行列状に配列された画素アレイを有する。画素アレイの各列には垂直信号線が設けられている。ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの場合、各画素は、少なくとも１つの光電変換素子と、光電変換素子に蓄積された電荷に応じた電気信号を垂直信号線に出力する増幅トランジスタとを含む。

ＣＭＯＳイメージセンサでは、さらに、画素アレイの列にそれぞれ対応してカラム回路が設けられる。各カラム回路には、対応する垂直信号線に流れる電流を規定するための電流源トランジスタが設けられる。電流源トランジスタと各画素の増幅トランジスタとによってソースフォロア回路が構成される。各電流源トランジスタの制御電極には、共通のバイアス回路からバイアス電圧が与えられている（たとえば、特開２０１２−２５３６９１号公報（特許文献１）参照）。

特開２０１２−２５３６９１号公報

通常、固体撮像装置には、数百から数千のカラム回路が設けられる。これらのカラム回路は接地線を共有しているため、画素データの読出時には、この共通の接地線に各画素から出力された電気信号が流れる。これによって接地線にＩＲドロップが生じるために、接地電位の供給源に近い周辺部のカラム回路と中央部のカラム回路とでは回路特性が異なる。結果として、撮像された画像には輝度ムラ（いわゆるシェーディング）が生じる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態によるＣＭＯＳイメージセンサは、画素アレイの各列に対応するカラム回路の配置領域に複数のバイアス回路が分散して配置される。各バイアス回路は、入力された参照電流に基づいてバイアス電圧を生成し、生成したバイアス電圧を対応する近傍のカラム回路に供給する。

上記の実施形態によれば、カラム回路用の接地線のＩＲドロップに起因した撮像画像の輝度ムラを低減することができる。

ＣＭＯＳイメージセンサの構成の一例を示すブロック図である。 図１の各画素の構成の一例を示す等価回路図である。 図１の画素アレイの一部を取り出して示した回路図である。 図１のカラム回路１０のより詳細な構成を示すブロック図である。 カラム回路１０とバイアス回路５０との対応関係について説明するための図である。 各カラム回路１０および各バイアス回路５０への電源電位ＶＤＤおよび接地電位ＶＳＳの供給について説明するための図である。 図１の電流源回路８０の構成の一例を示す回路図である。 各バイアス回路５０と、対応するカラム回路１０に設けられた定電流トランジスタ１１との接続について説明するための図である。 図８の構成の比較例を示す図である。 図４のＰＧＡ１２の構成の一例を示す回路図である。 図１０のオペアンプ２０の構成の一例を示す回路図である。 図１１のＰＧＡ１２に供給されるバイアス電圧Ｖｂ１１〜Ｖｂ１４を生成する回路の一例を示す図である。 図４のＡＤＣ１３の構成の一例を示す回路図である。 図１３のＡＤＣ１３の動作を説明するためのタイミング図である。 図１３のオペアンプ３０の構成の一例を示す回路図である。 第２の実施形態のＣＭＯＳイメージセンサにおいて、バイアス回路５０の構成を説明するための回路図である。 第３の実施形態の電流源回路８０およびバイアス回路５０の構成を示す回路図である。 第４の実施形態のＣＭＯＳイメージセンサの構成の一例を示すブロック図である。

以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜第１の実施形態＞
［イメージセンサの構成］
図１は、ＣＭＯＳイメージセンサの構成の一例を示すブロック図である。ＣＭＯＳイメージセンサ１００は、画素アレイ１０１と、垂直走査部１０２と、カラム回路１０［０］〜１０［Ｎ］と、水平走査部１０３と、論理部１０４と、入出力部１０５と、バイアス回路５０［０］〜５０［Ｌ］と、電流源回路８０とを含む。

図１を参照して、画素アレイ１０１は、行列状に配列された複数の画素ＰＸを含む。具体的に図１の画素アレイ１０１の行数はＭ＋１行であり、列数はＮ＋１列である。したがって、全部で（Ｍ＋１）×（Ｎ＋１）個の画素ＰＸが配列されている。たとえば、フルＨＤ（Full High Definition）の解像度の場合、Ｍ＋１＝１０８０、Ｎ＋１＝１９２０である。

なお、以下の説明では、第０行、第０列目の画素をＰＸ［０，０］と記載し、第ｉ行、第ｊ列目の画素をＰＸ［ｉ，ｊ］と記載し、第Ｍ行、第Ｎ列目の画素をＰＸ［Ｍ，Ｎ］と記載する。画素アレイ１０１の行方向をＸ方向または水平方向とも称し、画素アレイ１０１の列方向をＹ方向または垂直方向とも称する。

図２は、図１の各画素の構成の一例を示す等価回路図である。図２を参照して、各画素ＰＸは、光信号を電気信号に変換するフォトダイオード（光電変換素子）３と、フォトダイオード３によって生成された電気信号をフローティングディフュージョン７に伝達する転送トランジスタ２と、フローティングディフュージョン７を所定の電圧レベル（電源電位ＶＤＤレベル）にリセットするリセットトランジスタ１とを含む。各画素ＰＸは、さらに、フローティングディフュージョン７上の電気信号をソースフォロアモードで伝達する増幅トランジスタ４と、増幅トランジスタ４により伝達された電気信号を垂直信号線９上に伝達する選択トランジスタ５とを含む。ＣＭＯＳイメージセンサの場合、トランジスタ１，２，４および５は、ＮＭＯＳ（N-channel MOS）トランジスタで構成される。

図３は、図１の画素アレイの一部を取り出して示した回路図である。図３には、第ｐ行目から第ｐ＋３行目までと第ｑ列目から第ｑ＋３列目までとに配置された１６個の画素ＰＸが示されている。図３に示すように、水平信号線ＴＸ，ＲＸ，ＳＬの各々は、画素アレイ１０１の行にそれぞれ対応して設けられ、垂直信号線９は、画素アレイの列にそれぞれ対応して設けられる。同一行に設けられた各画素ＰＸの転送トランジスタ２のゲートは、行方向に延在する対応の水平信号線ＴＸに接続される。同一行に設けられた各画素ＰＸのリセットトランジスタ１のゲートは、行方向に延在する対応の水平信号線ＲＸに接続される。同一行に設けられた各画素ＰＸの選択トランジスタ５のゲートは、行方向に延在する対応の水平信号線ＳＬに接続される。同一列に設けられた各画素ＰＸの選択トランジスタ５のソースは、列方向に延在する対応の垂直信号線９に接続される。

各画素ＰＸのフォトダイオードに蓄積されたデータの読出しは行ごとに順次行われる。たとえば、第ｐ行目の各画素ＰＸのデータ読出しを行う際には、まず、水平信号線ＴＸ［ｐ］の電圧がロー（Ｌ）レベル（すなわち、転送トランジスタ２がオフ）の状態で、水平信号線ＳＬ［ｐ］の電圧をハイ（Ｈ）レベル（すなわち、選択トランジスタ５をオン）にする。さらに、水平信号線ＲＸ［ｐ］をＨレベル（すなわち、リセットトランジスタ１をオン）にすることによってフローティングディフュージョン７の電荷がリセットされる。

次に、水平信号線ＲＸ［ｐ］をＬレベル（すなわち、リセットトランジスタ１をオフ）にし、このときのフローティングディフュージョン７の電位（暗信号）が、垂直信号線９を介して読み出される。

次に、水平信号線ＴＸ［ｐ］の電圧をＨレベル（すなわち、転送トランジスタ２をオン）にすることによって、光信号に応じてフォトダイオード３に蓄積された電荷がフローティングディフュージョン７に伝達される。そして、このときのフローティングディフュージョン７の電位（明信号）が、垂直信号線９を介して読み出される。

なお、図２および図３では、１つの画素ＰＸには１個のフォトダイオード３と１個の転送トランジスタ２とが設けられているが、フォトダイオード３と転送トランジスタ２とが各画素ＰＸに複数個ずつ設けられた構成も可能である。

再び図１を参照して、垂直走査部１０２は、垂直方向（Ｙ方向）に画素を走査する。具体的には垂直走査部１０２は、図２および図３で説明した水平信号線ＴＸ，ＲＸ，ＳＬの電圧を制御する。

カラム回路１０［０］〜１０［Ｎ］（総称する場合または不特定のものを示す場合は、カラム回路１０と記載する）は、画素アレイ１０１の列にそれぞれ対応してＮ＋１個設けられている。各カラム回路１０は、対応する列の垂直信号線９とそれぞれ接続され、対応する列の画素ＰＸから出力された電気信号（暗信号および明信号）を取り込む。各カラム回路１０は、取り込んだ電気信号を増幅するとともに、増幅した電気信号をＡＤ（Analog to Digital）変換する。図１の場合、カラム回路１０［０］〜１０［Ｎ］は、画素アレイ１０１の下辺に沿って行方向（Ｘ方向）に配列されている。

水平走査部１０３は、カラム回路１０［０］〜１０［Ｎ］からそれぞれ出力されたＮ＋１個のデジタル信号を水平方向（Ｘ方向）にパラレル転送する。

論理部１０４は、外部から与えられたコマンドに従ってＣＭＯＳイメージセンサ１００全体（すなわち、垂直走査部１０２、カラム回路１０、水平走査部１０３など）の動作を制御する。

入出力部１０５は、水平走査部１０３によって転送されたＮ＋１個のデジタル信号をパラレル・シリアル変換によってシリアル信号に変換してからＣＭＯＳイメージセンサ１００の外部に出力する。入出力部１０５は、さらに、コマンド等を外部から受信する。

バイアス回路５０［０］〜５０［Ｌ］は、カラム回路１０［０］〜１０［Ｎ］にバイアス電圧を供給するための回路である（図１では図解を容易にするためにハッチング付して示している）。各バイアス回路５０は、入力された参照電流に基づいて複数のバイアス電圧を生成する。そして、各バイアス回路５０は、カラム回路１０［０］〜１０［Ｎ］のうちの一部のカラム回路に対応しており、対応するカラム回路に生成した複数のバイアス電圧を供給する。電流源回路８０は、各バイアス回路５０に供給するための参照電流を生成する。

たとえば、フルＨＤの解像度のＣＭＯＳイメージセンサの場合、Ｎ＋１＝１９２０個のカラム回路１０［０］〜１０［１９１９］に対して、Ｌ＋１＝５〜２０個程度のバイアス回路５０が設けられる。この場合、各バイアス回路５０には、１００〜４００個程度のカラム回路１０が対応する。典型的な例では図１に示すように、各バイアス回路５０は、カラム回路１０の配列中に分散して配置されている。

［カラム回路の詳細］
図４は、図１のカラム回路１０のより詳細な構成を示すブロック図である。図４では、カラム回路１０に対応するバイアス回路５０と、電流源回路８０とを併せて示している。

各カラム回路１０は、定電流源用のＮＭＯＳトランジスタ１１（以下、定電流トランジスタ１１とも称する）と、プログラマブルゲインアンプ（ＰＧＡ：Programmable Gain Amplifier）１２と、ＡＤ変換器（ＡＤＣ：Analog to Digital Converter）１３とを含む。定電流トランジスタ１１は、対応する垂直信号線９と接地電位ＧＮＤを与える接地ノードとの間に接続される。ＰＧＡ１２は、対応する列の各画素ＰＸから出力された電気信号を増幅する。ＡＤ変換器１３は、ＰＧＡ１２によって増幅された電気信号をデジタル信号Ｄｑに変換する。

バイアス回路５０は、電流源回路８０によって生成された参照電流Ｉｒｅｆを受け、参照電流Ｉｒｅｆに基づいてバイアス電圧Ｖｂ１，Ｖｂ２，Ｖｂ３を生成する。バイアス電圧Ｖｂ１は、定電流トランジスタ１１のゲートに供給される。複数のバイアス電圧Ｖｂ２はＰＧＡ１２で用いられ、複数のバイアス電圧Ｖｂ３はＡＤＣ１３で用いられる。なお、ＰＧＡ１２、ＡＤＣ１３、およびバイアス回路５０は、共通の電源電位ＶＤＤおよび接地電位ＧＮＤを受けて動作する。

図５は、カラム回路１０とバイアス回路５０との対応関係について説明するための図である。図５を参照して、カラム回路１０［０］〜１０［Ｎ］は、Ｌ＋１個のグループ１６［０］〜１６［Ｌ］に区分される。各グループ１６は、複数のカラム回路１０を含む。グループ１６［０］〜１６［Ｌ］にはバイアス回路５０［０］〜５０［Ｌ］がそれぞれ対応しており、各グループ１６に含まれるカラム回路１０には対応のバイアス回路５０からバイアス電圧が供給される。

たとえば、図５の場合、配列順に第０番目から第５番目までのカラム回路１０［０］〜１０［５］は、第０番目のグループ１６［０］に属する。該グループ１６［０］の各カラム回路１０には、バイアス回路５０［０］からバイアス電圧Ｖｂ１が供給される。バイアス回路５０［０］は、カラム回路１０［３］とカラム回路１０［４］との間に配置されている。

同様に、配列順に第６番目、第７番目、第８番目、…のカラム回路１０［６］，１０［７］，１０［８］，…は、第１番目のグループ１６［１］に属する。グループ１６［１］の各カラム回路１０には、バイアス回路５０［１］からバイアス電圧Ｖｂ１が供給される。バイアス回路５０［１］は、カラム回路１０［７］とカラム回路１０［８］との間に配置されている。

このように、図５の場合、各バイアス回路５０は、対応するグループ１６に含まれる複数のカラム回路１０うちの隣り合う２個のバイアス回路５０の間、もしくは、対応するグループ１６に含まれる複数のカラム回路１０の列の端に配置される。言い換えると、各バイアス回路５０は、対応するグループ１６に属するいずれかのカラム回路１０に隣接して設けられる。

なお、バイアス回路の配置スペースを確保するため、カラム回路１０の幅（行方向の長さ）Ｗ０を、画素アレイの各列の幅Ｗ１（すなわち、画素の行方向のピッチ）よりも短くするのが望ましい。

［ＩＲドロップについて］
図６は、各カラム回路１０および各バイアス回路５０への電源電位ＶＤＤおよび接地電位ＶＳＳの供給について説明するための図である。図６（Ａ）は、接地線１４および電源線１５と各カラム回路１０および各バイアス回路５０との接続関係を示す図である。図６（Ｂ）は、電源線１５および接地線１４に生じるＩＲドロップを説明するための図である。なお、電源電位ＶＤＤおよび接地電位ＧＮＤを総称して基準電位ＶＤＤ，ＧＮＤとも称し、電源線１５および接地線１４を総称して基準電位線１５，１４とも称する。

図６（Ａ）に示すように、カラム回路１０［０］〜１０［Ｎ］およびバイアス回路５０［０］〜５０［Ｌ］は、画素アレイの行方向に延在する共通の接地線１４および共通の電源線１５と接続される。接地線１４の両端は接地電位ＧＮＤを与える接地ノードと接続され、電源線１５の両端は電源電位ＶＤＤを与える電源ノードと接続される。

既に説明したように、各カラム回路１０が対応の垂直信号線と接続されることによって、各カラム回路１０には画素信号の読出し時に信号電流が流れる。このため、接地線１４および電源線１５にはＩＲドロップが生じる。具体的には、図６（Ｂ）に示すように、接地線１４の中央付近は、接地線１４の両端の接地電位ＧＮＤよりもΔＶだけ電位が浮き上がる。電源線１５の中央付近は、電源線１５の両端の電源電位ＶＤＤよりもΔＶだけ電位が低下する。

本実施形態のＣＭＯＳイメージセンサ１００では、このようなＩＲドロップによる影響を抑制するために、カラム回路１０［０］〜１０［Ｎ］の設置領域内に分散してバイアス回路５０［０］〜５０［Ｌ］が設けられる。より具体的には、各バイアス回路５０と接地線１４との接続点は、対応するグループ１６に属するいずれかのカラム回路１０と接地線１４の接続点に隣接している。言い換えると、各バイアス回路５０と接地線１４との接続点は、対応するグループ１６に属する複数のカラム回路１０と接地線１４との複数の接続点のうちいずれか２個の接続点との間の位置、もしくは、これら複数の接続点の両端に隣接した位置にある。

同様に、各バイアス回路５０と電源線１５との接続点は、対応するグループ１６に属するいずれかのカラム回路１０と電源線１５との接続点に隣接している。言い換えると、各バイアス回路５０と電源線１５との接続点は、対応するグループ１６に属する複数のカラム回路１０と電源線１５との複数の接続点のうちいずれか２個の接続点との間の位置、もしくは、これら複数の接続点の両端に隣接した位置にある。

以下、各カラム回路１０に設けられた定電流トランジスタ１１のゲート・ソース間電圧の誤差を例に挙げて、ＩＲドロップの問題点とその対応策についてさらに詳しく説明する。まず、バイアス電圧の基となる参照電流Ｉｒｅｆを生成するための、図１の電流源回路８０の構成について説明する。

図７は、図１の電流源回路８０の構成の一例を示す回路図である。図７を参照して、電流源回路８０は、バンドギャップ・リファレンス（ＢＧＲ：Band-Gap Reference）回路８１と、コンパレータ８２と、ＰＭＯＳ（P-channel MOS）トランジスタ８３，８４［０］〜８４［Ｌ］と、抵抗素子８５，８６とを含む。

バンドギャップ・リファレンス回路８１は、電源電位ＶＤＤの変動および温度の変動にほとんど依存しない一定の参照電圧Ｖｒｅｆ（通常１．２５Ｖ前後）を生成する。生成された参照電圧Ｖｒｅｆは、コンパレータの反転入力端子（負入力端子）に入力される。ＰＭＯＳトランジスタ８３および抵抗素子８５，８６は、電源ノード（電源電位ＶＤＤ）と接地ノード（接地電位ＧＮＤ）との間に直列に接続される。抵抗素子８５，８６は、ポリシリコン等、その抵抗値が温度にほとんど依存しない材料を用いるのが望ましい。抵抗素子８５および８６の接続ノード８７は、コンパレータ８２の非反転入力端子（正入力端子）に接続される。接続ノード８７の電位がフィードバックされることによって、ＰＭＯＳトランジスタ８３には、電源電位ＶＤＤの変動および温度の変動にほとんど依存しない一定の参照電流Ｉｒｅｆが流れる。

ＰＭＯＳトランジスタ８４［０］〜８４［Ｌ］は、ＰＭＯＳトランジスタ８３とカレントミラーを構成する。これによって、ＰＭＯＳトランジスタ８４［０］〜８４［Ｌ］にはミラー比に応じた電流が流れる。図７の場合はミラー比を１としているので、ＰＭＯＳトランジスタ８４［０］〜８４［Ｌ］の各々には参照電流Ｉｒｅｆが流れる。ＰＭＯＳトランジスタ８４［０］〜８４［Ｌ］からバイアス回路５０［０］〜５０［Ｌ］にそれぞれ参照電流Ｉｒｅｆが供給される。

図８は、各バイアス回路５０と、対応するカラム回路１０に設けられた定電流トランジスタ１１との接続について説明するための図である。図８（Ａ）は回路図を示し、図８（Ｂ）は、図８（Ａ）の回路図における接地線１４の電位分布を示す。

図８（Ａ）を参照して、バイアス回路５０［０］〜５０［Ｌ］は、ＮＭＯＳトランジスタ５１〜５１［Ｌ］を含む。ＮＭＯＳトランジスタ５１［０］〜５１［Ｌ］のソースは接地線１４と接続される。ＮＭＯＳトランジスタ５１［０］〜５１［Ｌ］のドレインは、図７で説明した電流源回路８０のＰＭＯＳトランジスタ８４［０］〜８４［Ｌ］のドレインと接続される。これによって、各バイアス回路５０のＮＭＯＳトランジスタ５１には参照電流Ｉｒｅｆが流れる。

各ＮＭＯＳトランジスタ５１のゲートは、自身のドレインに接続されるとともに、対応するグループ１６に含まれる各定電流トランジスタ１１のゲートに接続される。すなわち、各バイアス回路５０に設けられたＰＭＯＳトランジスタ５１は、対応するグループ１２の各定電流トランジスタ１１とカレントミラーを構成する。たとえば、バイアス回路５０［ｒ］に設けられたＮＭＯＳトランジスタ５１［ｒ］（ただし、０≦ｒ≦Ｌ）は、対応するグループ１６［ｒ］に属するカラム回路１０［ｑ］，１０［ｑ＋１］の定電流トランジスタ１１［ｑ］，１１［ｑ＋１］とカレントミラー回路を構成する（ただし、０≦ｑ，ｑ＋１≦Ｎ）。

図９は、図８の構成の比較例を示す図である。図９（Ａ）は回路図を示し、図９（Ｂ）は、図９（Ａ）の回路図における接地線１４の電位分布を示す。

図９（Ａ）の比較例では、１つのバイアス回路５０［０］のみが設けられている。バイアス回路５０［０］に設けられたＮＭＯＳトランジスタ５１［０］のソースは接地線１４の一端に接続される。すなわち、バイアス回路５０［０］は、カラム回路１０［０］〜１０［Ｎ］の配列の末端に設けられている。ＮＭＯＳトランジスタ５１［０］のドレインは、図７で説明した電流源回路８０のＰＭＯＳトランジスタ８４［０］のドレインと接続される。これによって、バイアス回路５０［０］に設けられたＮＭＯＳトランジスタ５１［０］には参照電流Ｉｒｅｆが流れる。

バイアス回路５０［０］に設けられたＮＭＯＳトランジスタ５１［０］は、ＮＭＯＳトランジスタ１１［０］〜１１［Ｎ］とカレントミラーを構成する。これによって、ミラー比が１の場合は、ＮＭＯＳトランジスタ１１［０］〜１１［Ｎ］にも参照電流Ｉｒｅｆが流れるはずであるが、実際にはそのようにはならない。その理由は、図９（Ｂ）に示すように、接地線１４に抵抗Ｒ１によってＩＲドロップが生じるため、各定電流トランジスタ１１のゲート・ソース間電圧がＮＭＯＳトランジスタ５１のゲート・ソース間電圧と等しくならないからである。具体的に、カラム回路１０の配列の中央付近で、接地線１４の電圧上昇分ΔＶだけ定電流トランジスタ１１のゲート・ソース間が小さくなる。結果として、定電流トランジスタ１１に流れる電流が小さくなり、ＣＭＯＳイメージセンサに輝度ムラ（すなわち、シェーディング）が生じる。

本実施形態の場合にも、図８（Ｂ）に示すように、接地線１４には、ＩＲドロップに起因した電位分布が生じる。この点は、図９の比較例の場合と同じである。しかしながら、図８（Ａ）に示すように、バイアス回路５０［０］〜５０［Ｌ］がカラム回路１０［０］〜１０［Ｌ］の設置領域に分散配置されている。すなわち、各グループ１６に属するカラム回路１０は、対応するバイアス回路５０に比較的近接した位置に設けられている。このため、各カラム回路１０のＮＭＯＳトランジスタ１１のゲート・ソース間電圧と、対応するバイアス回路５０のＮＭＯＳトランジスタ５１のゲート・ソース間電圧との差は、図９の比較例の場合に比べて小さい。この結果、電流源回路８０から各バイアス回路５０に与えられた参照電流Ｉｒｅｆは、カレントミラーによってほぼ正確に対応するカラム回路１０にコピーされるようになり、各カラム回路１０の定電流トランジスタ１１に流れる電流の均一性を高めることができる。

なお、上記の図８および図９のカレントミラー回路をカスコードカレントミラーによって構成してもよいし、低電圧カスコードカレントミラーによって構成してもよい。

［ＰＧＡの構成例とバイアス電圧の供給について］
上記の各バイアス回路５０は、さらに、対応するカラム回路１０のＰＧＡ１２に供給するバイアス電圧を生成する。これによって、読出し電流の位置依存性を低減するだけでなく、ＰＧＡ１２の回路特性の位置依存性も低減することができる。以下、図面を参照して具体的に説明する。

図１０は、図４のＰＧＡ１２の構成の一例を示す回路図である。図１０を参照して、ＰＧＡ１２は、入力容量２２、帰還容量２３、およびオペアンプ２０を含む。

オペアンプ２０の正入力端子２１ａには、参照電圧源２４が接続される。入力容量２２の一端は、対応の垂直信号線９と接続され、入力容量２２の他端は、オペアンプ２０の負入力端子２１ｂと接続される。帰還容量２３は、オペアンプ２０の負入力端子２１ｂと出力端子２１ｃとの間に接続される。

オペアンプ２０のゲインは、入力容量２２の値と帰還容量２３の値の比で決定される。入力容量２２の一端に印加された画素ＰＸの出力信号は、オペアンプ２０で増幅されてから、ＡＤＣ１３へ出力される。図１０の場合、オペアンプ２０のゲイン調整は帰還容量２３の値を変更することによって行われる。これに代えて入力容量２２の値を変更してもよい。

図１１は、図１０のオペアンプ２０の構成の一例を示す回路図である。図１１の回路は、テレスコピックオペアンプと呼ばれるものである。

図１１を参照して、オペアンプ２０は、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４と、ＮＭＯＳトランジスタＮＭ１〜ＮＭ６とを含む。ＰＭＯＳトランジスタＰＭ１，ＰＭ２およびＮＭＯＳトランジスタＮＭ１，ＮＭ２は、この順番で電源ノード（電源電位ＶＤＤ）とノードＮＤ３との間に直列に接続される。同様に、ＰＭＯＳトランジスタＰＭ３，ＰＭ４およびＮＭＯＳトランジスタＮＭ３，ＮＭ４は、この順番で電源ノード（電源電位ＶＤＤ）とノードＮＤ３との間に直列に、かつ、トランジスタＰＭ１，ＰＭ２，ＮＭ１，ＮＭ２の全体と並列に接続される。ＮＭＯＳトランジスタＮＭ５，ＮＭ６は、ノードＮＤ３と接地ノード（接地電位ＧＮＤ）との間に直列に接続される。

ＮＭＯＳトランジスタＮＭ５，ＮＭ６のゲートにバイアス電圧Ｖｂ１２，Ｖｂ１１がそれぞれ供給されることによって、ＮＭＯＳトランジスタＮＭ５，ＮＭ６は定電流源として動作する。

ＮＭＯＳトランジスタＮＭ２，ＮＭ４は、入力トランジスタペア（差動対トランジスタ）として用いられる。すなわち、ＮＭＯＳトランジスタＮＭ２のゲートは正入力端子２１ａに相当し、ＮＭＯＳトランジスタＮＭ４のゲートは負入力端子２１ｂに相当する。ＮＭＯＳトランジスタＮＭ１，ＮＭ３のゲートにはバイアス電圧Ｖｂ１３が与えられる。これによって、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４はカスコード差動増幅回路を構成する。

ＰＭＯＳトランジスタＰＭ２，ＰＭ４のゲートにバイアス電圧Ｖｂ１４が供給され、ＰＭＯＳトランジスタＰＭ１，ＰＭ３のゲートは、ＰＭＯＳトランジスタＰＭ２のドレイン（ノード２１ｄ）に接続される。これによって、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４は、低電圧カスコードカレントミラーを構成し、カスコード差動増幅回路の負荷トランジスタとして用いられる。ＰＭＯＳトランジスタＰＭ４のドレインは、出力端子２１ｃに相当する。

図１２は、図１１のＰＧＡ１２に供給されるバイアス電圧Ｖｂ１１〜Ｖｂ１４を生成する回路の一例を示す図である。図１２の回路は、各バイアス回路５０に設けられる。図１２を参照して、バイアス回路５０は、ＰＭＯＳトランジスタＰＭ１１〜ＰＭ１８と、ＮＭＯＳトランジスタＮＭ１１〜ＮＭ２５とを含む。

ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２，ＮＭ１５，ＮＭ１７は、電流源回路８０からの参照電流Ｉｒｅｆが流れるダイオード接続されたＮＭＯＳトランジスタ５１とカレントミラーを構成する。ＮＭＯＳトランジスタ５１のゲート電圧がバイアス電圧Ｖｂ１１として出力される。

ＰＭＯＳトランジスタＰＭ１１はダイオード接続され、ＮＭＯＳトランジスタＮＭ１１と直列接続される。ＰＭＯＳトランジスタＰＭ１２〜ＰＭ１４は、ＰＭＯＳトランジスタＰＭ１１とカレントミラーを構成する。

ＰＭＯＳトランジスタＰＭ１３とＮＭＯＳトランジスタＮＭ１８〜ＮＭ２１とは、電源ノード（電源電位ＶＤＤ）と接地ノード（接地電位ＧＮＤ）との間に直列に接続される。ＮＭＯＳトランジスタＮＭ１８〜ＮＭ２１のゲートは、ＮＭＯＳトランジスタＮＭ１８のドレイン（ノードＮＤ４）と接続される。ＮＭＯＳトランジスタＮＭ１８〜ＮＭ２１は負荷トランジスタとして用いられ、これらの負荷トランジスタＮＭ１８〜ＮＭ２１に参照電流Ｉｒｅｆまたはそれに比例する電流が流れることによってノードＮＤ４の生じた電圧がバイアス電圧Ｖｂ１２として出力される。

ＮＭＯＳトランジスタＮＭ１３〜ＮＭ１５は、電源ノード（電源電位ＶＤＤ）と接地ノード（接地電位ＧＮＤ）との間に直列に接続される。ＮＭＯＳトランジスタＮＭ１３のゲートに参照電圧Ｖｒ１が与えられることによって、ＮＭＯＳトランジスタＮＭ１３は参照電圧Ｖｒ１に応じた電流を流す電流源として用いられる。ＮＭＯＳトランジスタＮＭ１４のゲートにはバイアス電圧Ｖｂ１２が与えられる。

ＰＭＯＳトランジスタＰＭ１４とＮＭＯＳトランジスタＮＭ２２〜ＮＭ２５は、電源ノード（電源電位ＶＤＤ）とＮＭＯＳトランジスタＮＭ１３のソース（ノードＮＤ５）との間に直列に接続される。ＮＭＯＳトランジスタＮＭ２２〜ＮＭ２５のゲートは、ＮＭＯＳトランジスタＮＭ２２のドレイン（ノードＮＤ６）に接続される。ＭＯＳトランジスタＮＭ１８〜ＮＭ２１は負荷トランジスタとして用いられ、ノードＮＤ６に生じた電圧がバイアス電圧Ｖｂ１３として出力される。

ＰＭＯＳトランジスタＰＭ１５〜ＰＭ１８とＮＭＯＳトランジスタＮＭ１６，ＮＭ１７とは、電源ノード（電源電位ＶＤＤ）と接地ノード（接地電位ＧＮＤ）との間に直列に接続される。ＭＯＳトランジスタＮＭ１６のゲートにはバイアス電圧Ｖｂ１２が与えられる。ＰＭＯＳトランジスタＰＭ１５〜ＰＭ１８のゲートは、ＰＭＯＳトランジスタ１８のドレイン（ノードＮＤ７）と接続される。ＰＭＯＳトランジスタＰＭ１５〜ＰＭ１８は負荷トランジスタとして用いられ、これらの負荷トランジスタに参照電流Ｉｒｅｆまたはそれに比例する電流が流れることによってノードＮＤ７に生じた電圧がバイアス電圧Ｖｂ１４として出力される。

［ＡＤＣの構成例とバイアス電圧の供給について］
各バイアス回路５０は、さらに、対応するカラム回路１０のＡＤＣ１３に供給するバイアス電圧を生成する。これによって、ＡＤＣ１３の回路特性の位置依存性も低減することができる。以下、図面を参照して具体的に説明する。

図１３は、図４のＡＤＣ１３の構成の一例を示す回路図である。図１３を参照して、ＡＤＣ１３は、容量３６，３７、オペアンプ３０，３１、スイッチ３８，３９、コンパレータ３２、およびフリップフロップ３３を含む。

オペアンプ３０の正入力端子４０ａには、容量３６を介してＰＧＡ１２からの信号が入力される。オペアンプ３０の負入力端子４０ｂには容量３７を介してランプ回路３４からのランプ信号ＶＲＰが入力される。ランプ信号ＶＲＰは一定の勾配で掃引される電圧である。オペアンプ３０の正入力端子４０ａと負出力端子４０ｄとはスイッチ３８を介して接続される。オペアンプ３０の負入力端子４０ｂと正出力端子４０ｃとはスイッチ３９を介して接続される。オペアンプ３０の正出力端子４０ｃはオペアンプ３１の正入力端子４１ａに接続される。オペアンプ３０の負出力端子４０ｄはオペアンプ３１の負出力端子４１ｂに接続される。オペアンプ３１の出力端子４１ｃは、コンパレータ３２を介してフリップフロップ３３に入力される。コンパレータ３２は、たとえば、ＣＭＯＳインバータである。フリップフロップ３３には、さらにカウンタ３５の値が入力される。

最初にスイッチ３８，３９をオンすることによってオペアンプ３０のオフセットが除去される。オフセット除去後に、スイッチ３８，３９をオンし、ランプ信号ＶＲＰの掃引を開始するとともに、カウンタ３５のカウントアップが開始される。ランプ信号ＶＲＰの信号レベルがＰＧＡ１２から信号の信号レベルを超えたとき、コンパレータ３２の出力の論理レベルが反転する。このときのカウンタ３５の値がＡＤ変換値としてフリップフロップに保持される。フリップフロップに保持されたＡＤ変換値は、図１の水平走査部１０３によって順次読み出される。

図１４は、図１３のＡＤＣ１３の動作を説明するためのタイミング図である。図１４を参照して、時刻ｔ１に、ランプ信号ＶＲＰの掃引が開始されるとともに、カウンタ３５のカウントアップが開始される。時刻ｔ２に、ランプ信号ＶＲＰの信号レベルがＰＧＡ１２から信号の信号レベルを超える。このときのカウンタの値ｘが、図１３のフリップフロップ３３に保持される。

図１５は、図１３のオペアンプ３０の構成の一例を示す回路図である。図１４を参照して、オペアンプ３０は、ＰＭＯＳトランジスタＰＭ３０〜ＰＭ３３と、ＮＭＯＳトランジスタＮＭ３１〜３４とを含む。

ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジスタＮＭ３３は、この順番で電源ノード（電源電位ＶＤＤ）とノードＮＤ８との間に直列に接続される。ＰＭＯＳトランジスタＰＭ３２とＮＭＯＳトランジスタＮＭ３４は、この順番で電源ノード（電源電位ＶＤＤ）とノードＮＤ８との間に直列に、かつ、トランジスタＰＭ３１，ＮＭ３３の全体と並列に接続される。ＮＭＯＳトランジスタＮＭ３１，ＮＭ３２は、ノードＮＤ８と接地ノード（接地電位ＧＮＤ）との間に直列に接続される。

ＮＭＯＳトランジスタＮＭ３１，ＮＭ３２のゲートにバイアス電圧Ｖｂ２２，Ｖｂ２１がそれぞれ入力されることによって、ＮＭＯＳトランジスタＮＭ３１，ＮＭ３２は定電流源として動作する。

ＮＭＯＳトランジスタＮＭ３３，ＮＭ３４は、入力トランジスタペア（差動対トランジスタ）として用いられる。すなわち、ＮＭＯＳトランジスタＮＭ３３のゲートは正入力端子４０ａに相当し、ＮＭＯＳトランジスタＮＭ３４のゲートは負入力端子４０ｂに相当する。

ＰＭＯＳトランジスタＰＭ３１，ＰＭ３２は、ゲートとドレインが互いに接続されたクロスカップ型の負荷トランジスタである。ＰＭＯＳトランジスタＰＭ３１，ＰＭ３２とそれぞれ並列にダイオード接続されたＰＭＯＳトランジスタＰＭ３０，ＰＭ３３が接続される。ＰＭＯＳトランジスタＰＭ３２のドレインは正出力端子４０ｃに相当し、ＰＭＯＳトランジスタＰＭ３１のドレインは負出力端子４０ｄに相当する。

図１３のオペアンプ３１として、図１１で説明したテレスコピック型のオペアンプを用いることができる。オペアンプ３０に供給するバイアス電圧Ｖｂ２１，Ｖｂ２２は、図１２で説明したバイアス電圧Ｖｂ１１，Ｖｂ１２を生成するための回路と同様の回路を用いることができる。また、図１３のオペンアンプ３１として図１１のテレスコピックオペアンプを用いる場合には、そのバイアス電圧Ｖｂ１１，Ｖｂ１２，Ｖｂ１３，Ｖｂ１４を生成するための回路として図１２で説明した回路を用いることができる。

［効果］
以上のとおり、第１の実施形態のＣＭＯＳイメージセンサによれば、カラム回路１０［０］〜１０［Ｎ］に供給するバイアス電圧を生成するバイアス回路５０［０］〜５０［Ｌ］が、カラム回路１０の設置領域に分散して配置される。これによって、ＩＲドロップに起因した接地線の電位分布の読出電流への影響を抑制することができるので、画像の輝度ムラ（シェーディング）を抑制することができる。

さらに、各カラム回路１０に設けられたＰＧＡおよびＡＤＣに供給するバイアス電圧も、それぞれ対応するバイアス回路５０から供給することによって、これらの回路特性の位置依存性を低減することができる。

＜第２の実施形態＞
［バイアス回路の構成］
第２の実施形態のＣＭＯＳイメージセンサでは、図７で説明した電流源回路８０には、定電流源用のＰＭＯＳトランジスタ８４が１個のみ（すなわち、ＰＭＯＳトランジスタ８４［０］のみ）設けられる。図５、図６で説明したＬ＋１個のバイアス回路５０［０］〜５０［Ｌ］のうち、Ｌ個のバイアス回路５０［０］〜５０［Ｌ−１］は、さらに、カレントミラー回路を含み、入力された参照電流Ｉｒｅｆをミラー比（通常は１）に応じてコピーすることによって新たな参照電流Ｉｒｅｆを生成して出力するように構成される。この場合、第０番目のバイアス回路５０［０］は、電流源回路８０から参照電流Ｉｒｅｆの供給を受ける。第ｉ番目（ただし、１≦ｉ≦Ｌ）のバイアス回路５０［ｉ］は、第ｉ−１番目のバイアス回路５０［ｉ］から参照電流Ｉｒｅｆの供給を受ける。すなわち、参照電流Ｉｒｅｆは、バイアス回路５０［０］，５０［１］，…，５０［Ｌ］の順に順次転送される。以下、図面を参照して、具体的に説明する。

図１６は、第２の実施形態のＣＭＯＳイメージセンサにおいて、バイアス回路５０の構成を説明するための回路図である。図１６を参照して、バイアス回路５０［０］〜５０［Ｌ−１］の各々は、ＮＭＯＳトランジスタ５１，６０〜６２と、ＰＭＯＳトランジスタ６３〜６６とを含む。

ＮＭＯＳトランジスタ５１，６０はダイオード接続されたトランジスタである。ＮＭＯＳトランジスタ５１のソースは接地線１４に接続され、ＮＭＯＳトランジスタ５１のドレインはＮＭＯＳトランジスタ６０のソースと接続される。ＮＭＯＳトランジスタ６０のドレインには参照電流Ｉｒｅｆが入力される。ＮＭＯＳトランジスタ６１，６２のゲートがＮＭＯＳトランジスタ６０，５１のゲートとそれぞれ接続されることによって、ＮＭＯＳトランジスタ５１，６０〜６２はカスコードカレントミラーを構成する。

ＰＭＯＳトランジスタ６３，６４は、ダイオード接続されたトランジスタであり、ＮＭＯＳトランジスタ６１，６２とともに、この並び順で電源線１５と接地線１４との間に直列に接続される。これによって、ＮＭＯＳトランジスタ６１，６２にコピーされた参照電流Ｉｒｅｆは、ＰＭＯＳトランジスタ６３，６４にも流れる。ＰＭＯＳトランジスタ６３，６４のゲートがＰＭＯＳトランジスタ６５，６６のゲートにそれぞれ接続されることによって、ＰＭＯＳトランジスタ６３〜６６はカスコードカレントミラーを構成する。この結果、コピーされた参照電流Ｉｒｅｆは、ＰＭＯＳトランジスタ６６のドレインから次の順番のバイアス回路５０に入力される。

バイアス回路５０［Ｌ］は、バイアス回路５０［Ｌ−１］から参照電流Ｉｒｅｆを受けるためのダイオード接続されたＮＭＯＳトランジスタ５１，６０を含む。

バイアス回路５０［０］〜５０［Ｌ］のＮＭＯＳトランジスタ５１のゲートは、それぞれ対応するグループ１６のカラム回路１０に設けられた定電流トランジスタ１１のゲートと接続される。これによって、各定電流トランジスタ１１には、参照電流Ｉｒｅｆが流れる。第２の実施形態のその他の点は、第１の実施形態の場合と同様であるので説明を繰り返さない。なお、上記のカスコードカレントミラーに代えて、カスコード接続されていない通常のカレントミラーを用いてもよいし、低電圧カスコードカレントミラーを用いてもよい。

［効果］
上記のとおり第２の実施形態のＣＭＯＳイメージセンサによれば、第１の実施形態の場合と比較して、電流源回路８０からバイアス回路５０に供給する参照電流Ｉｒｅｆの配線数をＬ本から１本に削減することができる。このため、回路の小面積化を図ることができる。

＜第３の実施形態＞
図１７は、第３の実施形態の電流源回路８０およびバイアス回路５０の構成を示す回路図である。図１７の回路図は、図８（Ａ）および図１６に対応するものである。

図１７の電流源回路８０では、定電流源用のＰＭＯＳトランジスタ８４が２個（すなわち、ＰＭＯＳトランジスタ８４［０］，８４［１］）設けられる。ＰＭＯＳトランジスタ８４［０］のドレインはバイアス回路５０［０］と接続され、ＰＭＯＳトランジスタ８４［１］のドレインはバイアス回路５０［ｒ＋１］と接続される。これによって、バイアス回路５０［０］，５０［ｒ＋１］には、電流源回路８０から参照電流Ｉｒｅｆが供給される。

バイアス回路５０［０］に供給された参照電流Ｉｒｅｆは、バイアス回路５０［１］，５０［２］，…５０［ｒ］の順に順次転送される。バイアス回路５０［ｒ＋１］に供給された参照電流Ｉｒｅｆは、バイアス回路５０［ｒ＋２］，…，５０［Ｌ］の順に順次転送される。このため、バイアス回路５０［１］〜５０［ｒ−１］および５０［ｒ＋１］〜５０［Ｌ］の各々は、図１６で説明したようにＮＭＯＳトランジスタ５１，６０〜６２で構成されたカスコードカレントミラー回路と、ＰＭＯＳトランジスタ６３〜６６で構成されたカスコードカレントミラー回路を含む。カスコードカレントミラー回路に代えて、カスコード接続されていない通常のカレントミラーを用いてもよいし、低電圧カスコードカレントミラーを用いてもよい。なお、バイアス回路５０［ｒ］，５０［Ｌ］は、参照電流Ｉｒｅｆを受けるためのダイオード接続されたＮＭＯＳトランジスタ５１，６０のみを含み、ミラー回路を含む必要はない。

このように、第１の実施形態と第２の実施形態とを任意に組み合わせることが可能である。より一般的には、電流源回路８０は、複数の参照電流Ｉｒｅｆを生成して出力する。バイアス回路５０［０］〜５０［Ｌ］は、複数の第１のバイアス回路と、複数の第２のバイアス回路とを含む。各第１のバイアス回路は、カレントミラー回路を含み、入力された参照電流Ｉｒｅｆをミラー比に応じてコピーすることによって新たな参照電流Ｉｒｅｆを生成して出力する。複数の第１のバイアス回路の一部である複数の特定の第１のバイアス回路は、電流源回路８０から参照電流Ｉｒｅｆの入力を受ける。１または複数の特定の第１のバイアス回路を除く残余の第１のバイアス回路の各々は、自己以外の他の第１のバイアス回路から参照電流Ｉｒｅｆの入力を受ける。各第２のバイアス回路は、複数の第１のバイアス回路のいずれかから参照電流Ｉｒｅｆの入力を受ける。

上記の第３の実施形態のＣＭＯＳイメージセンサも、第１の実施形態の場合とほぼ同様の効果を奏する。

＜第４の実施形態＞
図１８は、第４の実施形態のＣＭＯＳイメージセンサの構成の一例を示すブロック図である。図１８のブロック図は、図１のブロック図に対応するものである。

図１８のＣＭＯＳイメージセンサ１００Ａでは、画素アレイ１０１の偶数番目の列に対応するカラム回路１０［０］，１０［２］，…，１０［Ｎ−３］，１０［Ｎ−１］は、画素アレイ１０１の下辺に沿って行方向（Ｘ方向）に配列される。画素アレイ１０１の奇数番目の列に対応するカラム回路１０［１］，１０［３］，…，１０［Ｎ−２］，１０［Ｎ］は、画素アレイ１０１の上辺に沿って行方向（Ｘ方向）に配列される。画素アレイ１０１の下辺に沿って配列されたカラム回路１０用に水平走査部１０３［０］が設けられ、画素アレイ１０１の上辺に沿って配列されたカラム回路１０用に水平走査部１０３［１］が設けられる。図１８のように画素アレイの上下にカラム回路１０を配置することによって、各カラム回路１０の幅を２倍にすることができるので、設計の自由度が増すという効果がある。

上記の場合、画素アレイ１０１に下辺に沿って配列されたカラム回路１０［０］，１０［２］，…，１０［Ｎ−３］，１０［Ｎ−１］に対してバイアス電圧を供給するためのバイアス回路７０［０］〜７０［Ｌ１］が設けられる。バイアス回路７０［０］〜７０［Ｌ１］は、カラム回路１０［０］，１０［２］，…，１０［Ｎ−３］，１０［Ｎ−１］が配列される領域に分散して配置される。すなわち、各バイアス回路７０は、隣り合う２個のカラム回路１０の間またはカラム回路１０の配列の末端に配置される。

同様に、画素アレイ１０１に上辺に沿って配列されたカラム回路１０［１］，１０［３］，…，１０［Ｎ−２］，１０［Ｎ］に対してバイアス電圧を供給するためのバイアス回路７１［０］〜７１［Ｌ２］が設けられる。バイアス回路７１［０］〜７１［Ｌ２］は、カラム回路１０［０］，１０［２］，…，１０［Ｎ−３］，１０［Ｎ−１］が配列される領域に分散して配置される。すなわち、各バイアス回路７１は、隣り合う２個のカラム回路１０の間またはカラム回路１０の配列の末端に配置される。

バイアス回路７０，７１の具体的構成は、第１〜第３の実施形態で説明したバイアス回路５０と同様であるので説明を繰り返さない。また、図１８のその他の点は図１の場合と同様であるので説明を繰り返さない。このような図１８の構成のＣＭＯＳイメージセンサ１００Ａにおいても図１の場合とほぼ同様の効果を奏することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ リセットトランジスタ、２ 転送トランジスタ、３ フォトダイオード、４ 増幅トランジスタ、５ 選択トランジスタ、７ フローティングディフュージョン、９ 垂直信号線、１０ カラム回路、１１ 定電流トランジスタ、１２ ＰＧＡ、１３ ＡＤＣ、１４ 接地線、１５ 電源線、１６ グループ、５０，７０，７１ バイアス回路、８０ 電流源回路、１００，１００Ａ イメージセンサ、１０１ 画素アレイ、１０２ 垂直走査部、１０３ 水平走査部、１０４ 論理部、１０５ 入出力部、ＧＮＤ 接地電位、Ｉｒｅｆ 参照電流、ＰＸ 画素、ＲＸ，ＳＬ，ＴＸ 水平信号線、ＶＤＤ 電源電位、Ｖｂ１，Ｖｂ２，Ｖｂ３，Ｖｂ１１，Ｖｂ１２，Ｖｂ１３，Ｖｂ１４，Ｖｂ２１，Ｖｂ２２ バイアス電圧。

Claims (12)

1. 固体撮像装置であって、
   光信号を電気信号に変換するための画素が行列状に複数設けられた画素アレイと、
   前記画素アレイの列にそれぞれ対応して設けられた複数の垂直信号線と、
   前記複数の垂直信号線にそれぞれ接続され、各々が、対応する列の各前記画素から出力された前記電気信号を取り込む複数のカラム回路とを備え、
   前記複数のカラム回路は、複数のグループにグループ分けされ、
   前記固体撮像装置はさらに、前記複数のグループにそれぞれ対応する複数のバイアス回路を備え、
   各前記バイアス回路は、参照電流を受け、前記参照電流に基づいて１または複数のバイアス電圧を生成し、生成した１または複数のバイアス電圧を対応するグループに属する各前記カラム回路に供給し、
   各前記バイアス回路は、前記対応するグループに属するいずれかの前記カラム回路に隣接して設けられる、固体撮像装置。
2. 複数の前記参照電流を生成して各前記バイアス回路に出力する電流源回路をさらに備える、請求項１に記載の固体撮像装置。
3. 前記固体撮像装置は、前記複数のバイアス回路として第０番目から第Ｌ番目（Ｌは２以上の整数）までのＬ＋１個のバイアス回路を備え、
   第０番目から第Ｌ−１番目までのＬ個のバイアス回路の各々は、カレントミラー回路を含み、入力された前記参照電流をミラー比に応じてコピーすることによって新たな参照電流を生成して出力し、
   前記固体撮像装置は、前記参照電流を生成して出力する電流源回路をさらに備え、
   第０番目のバイアス回路は前記電流源回路から前記参照電流の入力を受け、
   第ｉ番目（ただし、１≦ｉ≦Ｌ）のバイアス回路は、第ｉ−１番目のバイアス回路から前記参照電流の入力を受ける、請求項１に記載の固体撮像装置。
4. 前記固体撮像装置は、複数の前記参照電流を生成して出力する電流源回路をさらに備え、
   前記複数のバイアス回路は、
   カレントミラー回路を含み、入力された前記参照電流をミラー比に応じてコピーすることによって新たな参照電流を生成して出力する複数の第１のバイアス回路と、
   複数の第２のバイアス回路とを含み、
   前記複数の第１のバイアス回路の一部である複数の特定の第１のバイアス回路は、前記電流源回路から前記参照電流の入力を受け、
   前記複数の特定の第１のバイアス回路を除く残余の第１のバイアス回路の各々は、自己以外の他の第１のバイアス回路から前記参照電流の入力を受け、
   前記複数の第２のバイアス回路の各々は、前記複数の第１のバイアス回路のいずれかから前記参照電流の入力を受ける、請求項１に記載の固体撮像装置。
5. 各前記カラム回路は、対応する前記垂直信号線に一方の主電極が接続された第１のトランジスタを含み、
   各前記バイアス回路は、前記参照電流または前記参照電流に比例する電流を一方の主電極に受ける第２のトランジスタを含み、
   前記第２のトランジスタは、対応する各前記カラム回路の前記第１のトランジスタとカレントミラーを構成することによって各前記第１のトランジスタの制御電極に前記バイアス電圧を供給する、請求項１に記載の固体撮像装置。
6. 各前記バイアス回路は、前記参照電流または前記参照電流に比例する電流が流れる１または複数の負荷トランジスタを含み、前記１または複数の負荷トランジスタに生じた電圧は、前記バイアス電圧として前記対応するカラム回路に供給される、請求項５に記載の固体撮像装置。
7. 各前記カラム回路は、前記画素アレイの対応する列の各前記画素から出力された前記電気信号を増幅するプログラマブルゲインアンプをさらに含み、
   前記プログラマブルゲインアンプは、対応する前記バイアス回路から１または複数のバイアス電圧を受ける、請求項６に記載の固体撮像装置。
8. 各前記カラム回路は、前記プログラマブルゲインアンプによって増幅された前記電気信号をデジタル信号に変換するアナログデジタル変換器をさらに含み、
   前記アナログデジタル変換器は、対応する前記バイアス回路から１または複数のバイアス電圧を受ける、請求項７に記載の固体撮像装置。
9. 前記複数のカラム回路は、前記画素アレイの行方向の第１の辺に沿って配列され、
   各前記バイアス回路は、隣り合う２個のカラム回路の間または前記複数のカラム回路の列の末端に配置される、請求項１に記載の固体撮像装置。
10. 前記画素アレイの各列の幅は、各前記カラム回路の配列方向の幅よりも大きい、請求項９に記載の固体撮像装置。
11. 前記複数のカラム回路のうち前記画素アレイの偶数番目の列に対応する複数の第１のカラム回路は、前記画素アレイの行方向の第１の辺に沿って配列され、
    前記複数のカラム回路のうち前記画素アレイの奇数番目の列に対応する複数の第２のカラム回路は、前記第１の辺に対向する前記画素アレイの第２の辺に沿って配列され、
    前記複数の第１のカラム回路にバイアス電圧を供給する１または複数のバイアス回路の各々は、隣り合う２個の第１のカラム回路の間または前記複数の第１のカラム回路の列の末端に配置され、
    前記複数の第２のカラム回路にバイアス電圧を供給する１または複数のバイアス回路の各々は、隣り合う２個の第２のカラム回路の間または前記複数の第２のカラム回路の列の末端に配置される、請求項１に記載の固体撮像装置。
12. 固体撮像装置であって、
    光信号を電気信号に変換するための画素が行列状に複数設けられた画素アレイと、
    前記画素アレイの列にそれぞれ対応して設けられた複数の垂直信号線と、
    前記複数の垂直信号線にそれぞれ接続され、各々が、対応する列の各前記画素から出力された前記電気信号を取り込む複数のカラム回路とを備え、
    前記複数のカラム回路は、複数のグループにグループ分けされ、
    前記固体撮像装置はさらに、前記複数のグループにそれぞれ対応する複数のバイアス回路を備え、
    各前記バイアス回路は、参照電流を受け、前記参照電流に基づいて１または複数のバイアス電圧を生成し、生成した１または複数のバイアス電圧を対応するグループに属する各前記カラム回路に供給し、
    前記複数のカラム回路および前記複数のバイアス回路は、前記画素アレイの行方向に延在する共通の基準電位線に接続され、
    各前記バイアス回路と前記基準電位線との接続点は、前記対応するグループに属するいずれかの前記カラム回路と前記基準電位線との接続点と隣り合う位置にある、固体撮像装置。