JP2019197940A - 固体撮像装置およびａｄ変換器 - Google Patents

Abstract

【課題】ランプ信号源から基準電源にランプ電流が流れることによって、撮像エリアの一部に高照度部分がある場合に、生成されるデジタル画像にスミアが発生することがある。【解決手段】容量ＤＡ変換器６０６−ｊは、ランプ信号源６０５および基準電源６０４に接続され、比較信号を生成する。比較器６０５−ｊは、比較信号に基づいて、画素が受光した光の光量に応じたレベルの画素信号である撮像信号のレベルを判定する。補正電流生成回路６０３は、ランプ信号源６０５のランプ信号の出力によって容量ＤＡ変換器６０６−１〜６０６−ｍに流れる電流が、基準電源６０４に流れないように、補正電流が流れる経路を形成する。【選択図】図１

Description

本発明は、固体撮像装置およびＡＤ変換器に関し、たとえば、ランプ信号源から出力されるランプ電流による比較器の入力電圧の変動を抑制する技術に関する。

従来から、ランプ信号を出力するランプ信号源と、基準電圧を出力する基準電源とを用いて、画素からのアナログ信号をデジタル値に変換するＡＤ変換器が知られている。

このＡＤ変換器は、基準電源とランプ信号源とが接続された容量ＤＡ変換器を備え、容量ＤＡ変換器の出力と、画素からの信号の大きさとを比較することによって、画素が受光した光の光量に応じたレベルの撮像信号をデジタル値に変換する（たとえば、特許文献１を参照）。

特許第５３３２０４１号公報

しかしながら、特許文献１に記載のＡＤ変換器は、ランプ信号源から基準電源にランプ電流が流れることがある。これによって、撮像エリアの一部に高照度部分がある場合に、生成されるデジタル画像にスミアが発生することがある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態によれば、補正電流回路は、ランプ信号源のランプ信号の出力によって容量ＤＡ変換器に流れる電流が、基準電源に流れないように、補正電流が流れる経路を形成する。

一実施形態によれば、ランプ信号源から基準電源にランプ電流が流れないようにすることができる。

第１の実施形態の固体撮像装置６００を表わす図である。 第２の実施形態のＡＤＣ６０４を表わす図である。 デジタルカメラのカメラシステム５００例を表わす図である。 固体撮像装置２２０例を表わす図である。 画素の例を表わす図である。 参考例１のＡＤＣ８１を示す回路図である。 参考例１のＡＤＣ８１の動作を表わすタイミングチャートである。 参考例２のＡＤＣ９８を表わす図である。 参考例２のＡＤＣ９８の動作を表わすタイミングチャートである。 画素アレイ８およびカラムＡＤＣ回路１８１を表わす図である。 画素アレイ８およびカラムＡＤＣ回路１８１を表わす図である。 撮影画面の例を表わす図である。 参考例１のランプ信号線および基準電圧線のランプ電流の流れを表わす図である。 参考例１のＡＤＣ８１におけるランプ信号線および基準電圧線にランプ電流が流れる場合のタイミングチャートである。 参考例１のＡＤＣ８１におけるランプ信号線および基準電圧線にランプ電流が流れない場合のタイミングチャートである。 第３の実施形態のＡＤＣ８１および補正電流回路ＳＢを表わす図である。 第３の実施形態のＡＤＣ８１の動作を表わすタイミングチャートである。 第３の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢを表わす図である。 第３の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢを表わす図である。 第３の実施形態のランプ信号線および基準電圧線のランプ電流の流れを表わす図である。 第４の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ２を表わす図である。 第４の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ２を表わす図である。 第５の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ３を表わす図である。 第５の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ３を表わす図である。 第６の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ４を表わす図である。 第６の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ４を表わす図である。 第６の実施形態のランプ信号線および基準電圧線のランプ電流の流れを表わす図である。 第７の実施形態における画素アレイ８、カラムＡＤＣ回路１８５および補正電流回路ＳＢ５を表わす図である。 第７の実施形態における画素アレイ８、カラムＡＤＣ回路１８５および補正電流回路ＳＢ５を表わす図である。 第７の実施形態のＡＤＣ８５の動作を表わすタイミング図である。 第８の実施形態のＡＤＣ８６および補正電流回路ＳＢ７を表わす図である。 第９の実施形態のＡＤＣ８７および補正電流回路ＳＢ９を表わす図である。 第９の実施形態のＡＤＣ８７の動作を表わすタイミングチャートである。 第１０の実施形態のＡＤＣ８８および補正電流回路ＳＢを表わす図である。 第１０の実施形態のＡＤＣ８８の動作を表わすタイミングチャートである。

以下、実施の形態について、図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態の固体撮像装置６００を表わす図である。

固体撮像装置６００は、ランプ信号源６０７と、基準電源６０４と、画素アレイ６０１と、複数の垂直信号線６０９−１〜６０９−ｍと、カラムＡＤＣ回路６０２とを備える。

ランプ信号源６０７は、時間の経過に伴って電位が変化するランプ信号を出力する。
基準電源６０４は、基準電圧を出力する。

画素アレイ６０１は、ロウ方向（１〜ｎ）およびカラム方向（１−ｍ）に配置された光電変換した電荷を蓄積する複数の画素Ｐを備える。

複数の垂直信号線６０９−１〜６０９−ｍの各々が、対応するカラムに対応して設けられ、対応するカラムの画素Ｐから出力された信号を伝送する。

カラムＡＤＣ回路６０２は、複数の垂直信号線６０９−１〜６０９−ｍを介して伝送された信号を並列にＡＤ変換する。

カラムＡＤＣ回路６０２は、各々が対応するカラムに対応して設けられた複数のＡＤＣ６０４−１〜６０２−ｍを備える。

ＡＤＣ６０４−ｊは、容量ＤＡ変換器６０６−ｊと比較器６０５−ｊとを含む。
容量ＤＡ変換器６０６−ｊは、ランプ信号源６０７および基準電源６０４に接続され、比較信号を生成する。

比較器６０５−ｊは、比較信号に基づいて、画素が受光した光の光量を表わす撮像信号のレベルを判定する。

補正電流回路６０３は、ランプ信号源６０７のランプ信号の出力によって容量ＤＡ変換器６０６−１〜６０６−ｍに流れる電流が、基準電源６０４に流れないように、補正電流が流れる経路を形成する。

以上のように、本実施の形態によれば、補正電流回路が補正電流が流れる経路を形成することによって、ランプ信号源から基準電源にランプ電流が流れないようにすることができる。

［第２の実施形態］
図２は、第２の実施形態のＡＤＣ６０４を表わす図である。

ＡＤＣ６０４は、ランプ信号源６０７と、基準電源６０４と、容量ＤＡ変換器６０６と、比較器６０５と、補正電流回路６０３とを備える。

ランプ信号源６０７は、時間の経過に伴って電位が変化するランプ信号を出力する。
基準電源６０４は、基準電圧を出力する。

容量ＤＡ変換器６０６は、ランプ信号源６０７および基準電源６０４に接続され、比較信号を生成する。

比較器６０５は、比較信号に基づいて、画素アレイ６０１内の画素Ｐが受光した光の光量を表わす撮像信号のレベルを判定する。

補正電流回路６０３は、ランプ信号源６０７のランプ信号の出力によって容量ＤＡ変換器６０６に流れる電流が、基準電源６０４に流れないように、補正電流が流れる経路を形成する。

以上のように、本実施の形態によれば、補正電流回路が補正電流が流れる経路を形成することによって、ランプ信号源から基準電源にランプ電流が流れないようにすることができる。

［第３の実施形態］
図３は、デジタルカメラのカメラシステム５００の例を表わす図である。

カメラシステム５００は、レンズモジュール５９と、固体撮像装置２２０と、信号処理ＬＳＩ（Large-Scale Integrated circuit〕）２２１と、制御マイコン２２４と、モニタ２２２と、記憶装置２２３とを備える。

レンズモジュール５９は、ズームレンズ５１と、固定レンズ５２と、フォーカスレンズ５３と、アクチュエータ５４と、アクチュエータ５５とを備える。

固体撮像装置２２０は、レンズモジュール５９から出射される光からデジタル画像を生成する。

信号処理ＬＳＩ２２１は、固体撮像装置２００で生成されたデジタル画像に対して、画像処理を実行する。

制御マイコン２２４は、信号処理ＬＳＩ２２１、固体撮像装置２２０、およびアクチュエータ５４，５５を制御する。

モニタ２２２は、信号処理ＬＳＩ２２１から出力される画像を表示する。
記憶装置２２３は、信号処理ＬＳＩ２２１から出力される画像を記憶する。

入射光は、ズームレンズ５１、固定レンズ５２、およびフォーカスレンズ５３を通って、固体撮像装置２２０に入力される。

ズームレンズ５１は、その位置が変更されることによって、固体撮像装置２２０で生成されるデジタル画像のズーム倍率が変更される。

フォーカスレンズ５３は、その位置が変更されることによって、固体撮像装置２２０で生成されるデジタル画像のフォーカスが変更させる。

アクチュエータ５４は、制御マイコン２２４からの制御指示を受けて、ズームレンズ５１を駆動する。

アクチュエータ５５は、制御マイコン２２４からの制御指示を受けて、フォーカスレンズ５３を駆動する。

図４は、固体撮像装置２２０の例を表わす図である。
この固体撮像装置２２０は、画素アレイ８、垂直制御部７、垂直信号線ＶＥＬ（１）〜ＶＥＬ（ｍ）、画素電流源１、カラムＡＤＣ回路３、水平転送回路５、デジタル信号処理器９、およびタイミング生成回路６を含む。

画素アレイ８は、行列状に配置された（ｎ×ｍ）個の画素Ｐ（ｉ，ｊ）を備える。ｉ＝１〜ｎ、ｊ＝１〜ｍである。画素Ｐ（ｉ，ｊ）は、受光量に応じた量の電荷を蓄積する。垂直信号線ＶＥＬ（ｊ）は、垂直方向に配線され、画素Ｐ（ｉ，ｊ）（ｉ＝１〜ｍ）と接続される。

画素電流源１は、カラムごとに、画素Ｐ（ｉ，ｊ）と接続される電流源回路を含む。
タイミング生成回路６は、固体撮像装置２２０の全体のタイミングを制御する。

垂直制御部７によって画素アレイ８内の選択された行の画素から読み出された電圧信号は、カラムＡＤＣ回路３のＡＤＣによってデジタル変換される。

水平転送回路５がカラム毎に配置されたＡＤＣを順次選択することで、デジタル変換された画素信号はデジタル信号処理器９に読み出され、その後、固体撮像装置２２０から出力される。

図５は、画素の例を表わす図である。
画素Ｐ（ｉ，ｊ）は、フォトダイオードＰＤ、転送トランジスタＭＴ、リセットトランジスタＭＲ、増幅トランジスタＭＤ、および選択トランジスタＭＳを含む。

フォトダイオードＰＤは、入射光の光量に応じた量の電荷に光電変換して記憶する光電変換素子である。フローティングディフュージョンＦＤは、フォトダイオードＰＤに蓄積された電荷に対応する電圧を生成する。

転送トランジスタＭＴは、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＭＴは、ＮチャネルＭＯＳトランジスタで構成される。転送トランジスタＭＴのゲートは、転送トランジスタ制御用の画素制御線Ｔｉと接続される。転送トランジスタＭＴが画素制御線Ｔｉを通じて転送されるＴＸパルスによってオンとなると、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。

リセットトランジスタＭＲは、ＮチャネルＭＯＳトランジスタで構成される。リセットトランジスタＭＲは、電圧ＶＤＤと電源とフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＭＲのゲートは、リセットトランジスタ制御用の画素制御線Ｒｉと接続される。リセットトランジスタＭＲが画素制御線Ｒｉを通じて転送されるＲＳパルスによってオンとなると、フローティングディフュージョンＦＤの電圧が電源の電圧ＶＤＤにリセットされる。

増幅トランジスタＭＤは、ＮチャネルＭＯＳトランジスタで構成される。増幅トランジスタＭＤは、フローティングディフュージョンＦＤに接続されるゲートと、電圧ＶＤＤの電源に接続されるドレインと、ソースとを有する。

選択トランジスタＭＳは、ＮチャネルＭＯＳトランジスタで構成される。選択トランジスタＭＳは、増幅トランジスタＭＤのソースと、垂直信号線ＶＥＬ（ｊ）との間に接続される。選択トランジスタＭＳのゲートは、選択トランジスタ制御用の画素制御線Ｓｉと接続される。選択トランジスタＭＳが画素制御線Ｓｉを通じて転送されるＳＬパルスによってオンとなると、増幅トランジスタＭＤで増幅された電圧が、垂直信号線ＶＥＬ（ｊ）に出力される。

（参考例１）
図６は、参考例１のＡＤＣ８１を示す回路図である。

このＡＤＣ８１は、サブレンジ積分型のＡＤＣである。
ＡＤＣ８１は、基準電源２０，２１，２２と、ランプ信号源２３と、クロック源２４と、入力端子２５と、比較器ＣＭと、容量ＤＡ変換器ＤＡ１と、スイッチＳｗＳ／Ｈと、スイッチＳｗｆとを備える。ＡＤＣ８１は、さらに、制御論理部ＣＬと、上位ビットラッチ回路ＲＡと、下位ビットカウンタＣＴと、合成論理部ＳＬとを備える。

基準電源２０は、基準電圧ＶＲＥＦを出力する。
基準電源２１は、基準電圧ＶＲＴを出力する。基準電源２１は、基準電圧線ＴＬと接続される。

基準電源２２は、基準電圧ＶＲＢ（＜ＶＲＴ）を出力する。基準電源２２は、基準電圧線ＢＬと接続される。

ランプ信号源２３は、時間の経過に伴って電位が一定の傾きで増加するランプ信号ＲＡＭＰを出力する。ランプ信号ＲＡＭＰの開始電圧がＶＲＢであり、ランプ信号ＲＡＭＰの終了電圧がＶＲＴである。ランプ信号源２３は、ランプ信号線ＲＬと接続される。

クロック源２４は、クロックＣＬＫを出力する。
入力端子２５は、画素アレイから画素信号ＡＤＣＩＮを受ける。

基準電源２０と比較器ＣＭの入力端子（−）との間に容量素子Ｃ３が配置される。
比較器ＣＭの入力端子（−）と、比較器ＣＭの出力端子との間にスイッチＳｗｆが配置される。

容量ＤＡ変換器ＤＡ１は、容量素子Ｃ１，Ｃ２と、第１系統のスイッチＳｗ２，Ｓｗ４と、第２系統のスイッチＳｗ１，Ｓｗ３と、ランプ信号源用のスイッチＳｗ５とを備える。

容量ＤＡ変換器ＤＡ１は、画素が受光した光の光量に応じたレベルの画素信号である撮像信号の上位ビット判定時に容量素子Ｃ１およびＣ２と基準電源２１，２２との接続を切り換えることによって、比較信号を変化させる。

容量ＤＡ変換器ＤＡ１は、撮像信号の下位ビット判定時に、容量素子Ｃ１とランプ信号源２３とを接続することにより比較信号を生成する。

入力端子２５と比較器ＣＭの入力端子（＋）との間に、入力端子（＋）に近い方からノードＮＸ２と、ノードＮＸ１とが設けられる。ノードＮＸ１とノードＮＸ３との間に容量素子Ｃ２が配置される。ノードＮＸ２と、ノードＮＸ４との間に容量素子Ｃ１が配置される。

容量素子Ｃ１およびＣ２には、比較器ＣＭによる比較動作の前に撮像信号に応じた電荷が転送される。容量素子Ｃ３には、比較器ＣＭによる比較動作の前に画素のリセットレベルに応じた電荷が転送される。

容量素子Ｃ２が接続されるノードＮＸ３は、スイッチＳｗ５、Ｓｗ４、Ｓｗ３の一方の端子に接続される。

スイッチＳｗ５の他方の端子は、ランプ信号線ＲＬを通じて、ランプ信号源２３と接続される。スイッチＳｗ４の他方の端子は、基準電圧線ＴＬを通じて、基準電源２１と接続される。スイッチＳｗ３の他方の端子は、基準電圧線ＢＬを通じて、基準電源２２と接続される。

容量素子Ｃ１が接続されるノードＮＸ４は、スイッチＳｗ１、Ｓｗ２の一方の端子に接続される。

スイッチＳｗ２の他方の端子は、基準電圧線ＴＬを通じて、基準電源２１と接続される。スイッチＳｗ１の他方の端子は、基準電圧線ＢＬを通じて、基準電源２２と接続される。

スイッチＳｗＳ／Ｈは、入力端子２５とノードＮＸ１との間に配置される。
比較器ＣＭの比較動作時において、比較器ＣＭの入力端子（＋）には、容量ＤＡ変換器ＤＡ１からの比較信号が入力され、入力端子（−）には、容量素子Ｃ３に保持されている画素のリセットレベルの画素信号が入力される。比較器ＣＭは、入力端子（＋）の電圧の大きさが、入力端子（−）の電圧の大きさ以上のときに、「１」（ハイレベル）を出力し、入力端子（＋）の電圧の大きさが入力端子（−）の電圧の大きさ未満のときに、「０」（ロウレベル）を出力する。

上位ビットラッチ回路ＲＡは、撮像信号の上位ビットをラッチする。
下位ビットカウンタＣＴは、クロックＣＬＫに従って、撮像信号の下位ビットを表わすカウンタ値をインクリメントする。

制御論理部ＣＬは、比較器ＣＭの出力Ｖｃｏｕｔが「０」から「１」かに応じて、上位ビットラッチ回路ＲＡおよび下位ビットカウンタＣＴを制御する。制御論理部ＣＬは、上位ビット判定時に、Ｓｗ１〜Ｓｗ４の状態と、比較器ＣＭの出力とに基づいて、上位ビットラッチ回路に上位ビットをラッチさせる。制御論理部ＣＬは、下位ビット判定時に、比較器ＣＭの出力に基づいて、下位ビットカウンタＣＴに下位ビットをカウントさせる。

合成論理部ＳＬは、上位ビットラッチ回路ＲＡでラッチされる撮像信号の上位ビットと、下位ビットカウンタＣＴのカウント値である撮像信号の下位ビットとを合成して、撮像信号のデジタル値を出力する。

図７は、参考例１のＡＤＣ８１の動作を表わすタイミングチャートである。
ＲＳパルスによって、画素Ｐがリセットされる。

制御論理部ＣＬは、スイッチＳｗＳ／Ｈを一定時間オンにして、容量素子Ｃ１と容量素子Ｃ２に画素のリセットレベルをサンプルホールドさせる。また、制御論理部ＣＬは、スイッチＳｗｆを一定間オンにして、容量素子Ｃ３に画素のリセットレベルをサンプルホールドする。

次に、Ｔｘパルスによって、フォトダイオードＰＤの露光電荷がＦＤ容量に転送され、画素から撮像信号Ｓｉｇが出力される。

制御論理部ＣＬは、スイッチを一定時間オンにして、容量素子Ｃ１と容量素子Ｃ２に画素の撮像信号レベルをサンプルホールドさせる。

次に、制御論理部ＣＬは、スイッチＳｗ５をオフに維持し、スイッチＳｗ１とスイッチＳｗ２のいずれかをオンにし、スイッチＳｗ３とスイッチＳｗ４のいずれかをオンにするように切替制御する。制御論理部ＣＬは、比較器ＣＭの出力に従って、撮像信号がＡＤＣの入力範囲（ＶＲＢ〜ＶＲＴ）の下半分にあるか、あるいは上半分にあるかを探索する。

比較器ＣＭの入力端子（＋）には、容量ＤＡ変換器ＤＡ１が生成する比較信号が入力され、入力端子（−）には、容量Ｃ３に保持されている画素のリセットレベルが入力される。

比較器ＣＭは、入力端子（＋）の電圧Ｖｉｎ＋が、入力端子（−）の電圧Ｖｉｎ（−）以上となったときに、「１」を出力する。制御論理部ＣＬは、比較器ＣＭの出力が「１」となったときに、上位ビットラッチ回路ＲＡにスイッチＳｗ１〜Ｓｗ４の状態を表わす値をラッチさせる。

制御論理部ＣＬは、Ｓｗ５をオンに切り替える。これによって、ランプ信号源２３から出力されるランプ信号ＲＡＭＰが、ランプ信号線ＲＬを通じて、容量ＤＡ変換器ＤＡ１の容量素子Ｃ１に送られる。

制御論理部ＣＬは、クロック源２４から出力されるクロックＣＬＫを下位ビットカウンタＣＴに供給させる。

比較器ＣＭは、ランプ信号ＲＡＭＰの変化に応じて変化する比較信号が入力される入力端子（＋）の電圧Ｖｉｎ＋が、容量Ｃ３に保持されている画素のリセットレベルが入力端子（−）の電圧Ｖｉｎ−以上となったときに、「１」を出力する。制御論理部ＣＬは、比較器ＣＭの出力が「１」となったときに、下位ビットカウンタＣＴにカウントを停止させる。

図７のタイミングチャートは、撮像信号を３ビットのデジタル値に変化した例が示されている。ＡＤ変換した結果、上位１ビットが「１」_bで、下位２ビットが「０１」_bの「１０１」_bがデジタル値として生成される。ここで、「ＸＸ」_bは、２進数表示である。

（参考例２）
図８は、参考例２のＡＤＣ９８を表わす図である。

このＡＤＣ９８は、３ビットの積分型ＡＤＣの回路図である。
ＡＤＣ９０は、基準電源２０と、ランプ信号源２３と、クロック源２４と、入力端子２５と、比較器ＣＭ２と、容量素子Ｃ１，Ｃ３と、スイッチＳｗＳ／Ｈと、Ｓｗｆとを備える。ＡＤＣ９８は、さらに、制御論理部ＣＬ２と、カウンタＣＴ２とを備える。

基準電源２０、ランプ信号源２３、クロック源２４、入力端子２５、容量素子Ｃ３、スイッチＳｗＳ／ＨおよびスイッチＳｗｆは、図６の参考例１のＡＤＣ８１に含まれるものと同じである。

参考例２では、ランプ信号源２３から出力されるランプ信号ＲＡＭＰを用いて、撮像信号の全ビットが判定される。

入力端子２５と比較器ＣＭ２の入力端子（＋）との間のノードＮＸ１が配置される。ランプ信号源２３は、容量素子Ｃ１を介して、ノードＮＸ１と接続される。容量素子Ｃ１には、比較器ＣＭ２による比較動作の前に撮像信号に応じた電荷が転送される。

比較器ＣＭ２の入力端子（＋）は、容量素子Ｃ１と接続され、入力端子（−）は、画素のリセットレベルの画素信号が入力される。比較器ＣＭ２は、入力端子（＋）の電圧の大きさが、入力端子（−）の電圧の大きさ以上のときに、「１」（ハイレベル）を出力し、入力端子（＋）の電圧の大きさが入力端子（−）の電圧の大きさ未満のときに、「０」（ロウレベル）を出力する。

カウンタＣＴ２は、クロックＣＬＫに従って、撮像信号の全ビットを表わすカウンタ値をインクリメントする。

制御論理部ＣＬ２は、比較器ＣＭ２の出力Ｖｃｏｕｔが「０」から「１」かに応じて、カウンタＣＴ２にカウントさせる。

図９は、参考例２のＡＤＣ９８の動作を表わすタイミングチャートである。
ＲＳパルスによって、画素がリセットされる。

制御論理部ＣＬ２は、スイッチＳｗＳ／Ｈを一定時間オンにして、容量素子Ｃ１に画素のリセットレベルをサンプルホールドさせる。また、制御論理部ＣＬ２は、スイッチＳｗｆを一定間オンにして、容量素子Ｃ３にリセットレベルをサンプルホールドする。

次に、Ｔｘパルスによって、フォトダイオードＰＤの露光電荷がＦＤ容量に転送され、画素から撮像信号Ｓｉｇが出力される。

制御論理部ＣＬは、スイッチＳｗＳ／Ｈを一定時間オンにして、容量素子Ｃ１に画素の撮像信号Ｓｉｇのレベルをサンプルホールドさせる。

ランプ信号源２３から出力されるランプ信号ＲＡＭＰが、容量素子Ｃ１に送られる。
制御論理部ＣＬは、クロック源２４から出力されるクロックＣＬＫをカウンタＣＴ２に供給させる。

比較器ＣＭ２の入力端子（＋）には、容量Ｃ１の一端の電圧が入力され、入力端子（−）には、容量Ｃ３に保持されている画素のリセットレベルが入力される。

比較器ＣＭ２は、入力端子（＋）の電圧Ｖｉｎ＋が、入力端子（−）の電圧Ｖｉｎ（−）以上となったときに、「１」を出力する。制御論理部ＣＬ２は、比較器ＣＭ２の出力が「１」となったときに、カウンタＣＴ２にカウントを停止させる。

図８の参考例２のＡＤＣ９８は、ＡＤ変換に８クロックを要する。これに対して、図６の参考例１のＡＤＣ８１は、上位ビットの探索と４クロックでの下位ビット判定によって、ＡＤ変換することができるので、高速なＡＤ変換が可能である。

上述の例では、３ビットのデジタル値に変換する例を説明したが、１２ビットのデジタル値に変換する場合にあれば、参考例２ではＡＤ変換に４０９６クロックに要するのに対して、参考例１ではＡＤ変換に２０４８クロックを要するだけである。

しかしながら、参考例１のＡＤＣ８１では、上位ビットの判定時には、基準電源２１および基準電源２２にランプ電流は流れないが、下位ビット判定時には、ランプ信号源２３から、基準電源２１または基準電源２２にランプ信号線ＲＬ、基準電圧線ＴＬ、基準電圧線ＢＬを通じてランプ電流が流れる。その結果、ランプ信号源２３の出力抵抗、基準電源２１の出力抵抗、基準電源２２の出力抵抗、ランプ信号線ＲＬの配線抵抗、基準電圧線ＴＬの配線抵抗、基準電圧線ＢＬによる配線抵抗よって、比較器ＣＭの入力端子（＋）の電圧（Ｖｉｎ＋）が変動する。

図６の参考例１のＡＤＣにおいて、下位ビットの判定時にランプ信号の大きさをＶＲＢからＶＲＴにＴ[sec]の時間で変化させた場合は、以下の量のランプ電流Ｒが、ランプ信号源２３から基準電源２１または基準電源２２に流れる。

Ｒ＝Ｃ１×Ｃ２×（ＶＲＴ−ＶＲＢ）／（Ｃ１＋Ｃ２）／Ｔ…(1)
仮に、Ｃ１＝Ｃ２＝２ｐＦ、（ＶＲＴ−ＶＲＢ）＝１Ｖ、Ｔ＝１００μｓｅｃとした場合は、１個のＡＤＣ当たり１００ｎＡの電流が流れる。カラムＡＤＣ回路が、５０００個のＡＤＣを含む場合、全体で０．５ｍＡの電流が流れる。

図１０および図１１は、画素アレイ８およびカラムＡＤＣ回路１８１を表わす図である。

カラムＡＤＣ回路１８１は、各々が対応するカラムに対して設けられた参考例１のＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）を備える。

ランプ信号源２３から出力されるランプ電流が、ランプ信号線ＲＬを通じて、ＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）に供給される。ランプ電流は、ＡＤＣ８１（ｊ）の容量素子Ｃ２ｊおよび容量素子Ｃ１ｊを通って、ＡＤＣ（ｊ）から出力される。ＡＤＣ（ｊ）から出力されたランプ電流は、基準電圧線ＴＬ，ＢＬを通じて、基準電源２１，２２へ送られる。

ランプ信号線ＲＬの第ｊカラムへの経路の配線抵抗をＲｒｊとする。
基準電圧線ＴＬの第ｊカラムの経路の配線抵抗をＲｔｊとする。

基準電圧線ＢＬの第ｊカラムの経路の配線抵抗をＲｂｊとする。
ＲｒｊとＲｔｊの和、またはＲｒｊとＲｂｊの和を１０Ωとすると、１個のＡＤＣについて、入力端子（＋）の電圧Ｖｉｎ＋が５ｍＶ変動する。

基準電圧ＶＲＢと基準電圧ＶＲＴの電圧差１Ｖを１２ビットの解像度で変換する場合には、１ＬＳＢは、２４４μＶ（＝１Ｖ／４０９６ＬＳＢ）に相当する。入力端子（＋）の５ｍＶの電圧変動は、２０ＬＳＢに相当することになる。

図１２は、撮影画面の例を表わす図である。
領域Ａの照度が最も低く、領域Ｂの照度が中間で、領域Ｃの照度が最も高いとする。

行Ａは、全カラムが暗い照度である。
行Ａの撮像信号の下位ビットの判定時には、全てのＡＤＣのスイッチＳｗ１がオン、Ｓｗ２がオフなり、ランプ電流は、全て基準電源２２に流れる。

行Ｂは、中央のカラムが左右のカラムに比べて高照度である。
行Ｂの撮像信号の下位ビット判定時には、中央のカラムのＡＤＣのスイッチＳｗ１がオフ、スイッチＳｗ２がオンとなり、ランプ電流は、基準電源２１に流れるが、左右のカラムのＡＤＣのスイッチＳｗ１がオン、スイッチＳｗ２がオフとなる。これによって、ランプ電流の一部は、基準電源２２に流れ、残りが基準電源２１に流れる。その結果、基準電圧線ＢＬの電圧変動量が、行Ａと行Ｂで異なる。

スイッチＳｗ１とスイッチＳｗ２のオン／オフの数量差によって、画面の一部に高照度の被写体があるときにその左右にスミアが発生する。

また、右側のカラムほど、ランプ信号源２３からの配線距離が長くなる。その結果、右側のカラムのランプ信号の振幅が左側のカラムのランプ信号の振幅よりも小さくなるため、ＡＤ変換のゲインが、画面の左右で異なり、シェーディングが発生する。

図１３は、参考例１のランプ信号線および基準電圧線のランプ電流の流れを表わす図である。

ランプ信号源２３から出力されたランプ電流Ｉが、ランプ信号線ＲＬ、第ｊカラムの容量素子ＣＣｊを通じて、基準電圧線ＢＬへ流れる。ここで、ＣＣｊは、容量素子Ｃ１ｊと容量素子Ｃ２ｊの合成容量である。

たとえば、第６カラムにおけるランプ信号線ＲＬの電圧は、Ｖｒａｍｐ―ΔＶＲＲ（６）×Ｉとなる。第６カラムにおける基準電圧線ＢＬの電圧は、Ｖｒｂ＋ΔＶＲＢ×Ｉとなる。Ｖｒａｍｐは、ランプ信号ＲＡＭＰの電圧である。

ΔＶＲＲ（６）＝Ｒｒ１＋Ｒｒ２＋Ｒｒ３＋Ｒｒ４＋Ｒｒ５＋Ｒｒ６…(2)
ΔＶＲＢ（６）＝Ｒｂ１＋Ｒｂ２＋Ｒｂ３＋Ｒｂ４＋Ｒｂ５＋Ｒｂ６…(3)
このように、ランプ電流Ｉが流れることによって、基準電圧線ＢＬの電圧が増加する。電圧の増加量は、カラムによって、相違する。その結果、比較器ＣＭの入力端子（＋）の電圧Ｖｉｎ＋が増加し、その増加量は、カラムによって相違する。

図１４は、参考例１のＡＤＣ８１におけるランプ信号線および基準電圧線にランプ電流が流れる場合のタイミングチャートである。

ランプ信号源２３からのランプ信号の出力する、ランプ信号源２３から基準電源２１または基準電源２２にランプ電流が流れる。その結果、比較器ＣＭの入力端子（＋）の入力電圧Ｖｃｉｎ＋が増加する。これによって、下位ビットカウンタＣＴのカウント値が「１」のときに、比較器ＣＭの出力が「１」となる。

図１５は、参考例１のＡＤＣ８１におけるランプ信号線および基準電圧線にランプ電流が流れない場合のタイミングチャートである。

ランプ信号源２３から基準電源２１または基準電源２２にランプ電流が流れないとする。その結果、比較器ＣＭの入力端子（＋）の入力電圧Ｖｃｉｎ＋が増加しない。これによって、下位ビットカウンタＣＴのカウント値が「２」のときに、比較器ＣＭの出力が「１」となる。

つまり、ランプ信号源２３から基準電源２１または基準電源２２にランプ電流が流れるか否かによって、比較器ＣＭの入力端子（＋）の電圧が異なり、ＡＤ変換結果が、１ＬＳＢ分異なる。

図１６は、第３の実施形態のＡＤＣ８１および補正電流回路ＳＢを表わす図である。
第３の実施形態の固体撮像装置は、補正電流回路ＳＢを備える。

補正電流回路ＳＢは、撮像信号の下位ビット判定時に、ランプ信号源２３のランプ信号の出力によって容量ＤＡ変換器ＤＡ１に流れる電流が、基準電源２１，２２に流れないように、補正電流が流れる経路を形成する。

より具体的には、補正電流回路ＳＢは、第１系統のスイッチＳｗ２，Ｓｗ４または第２系統のスイッチＳｗ１，Ｓｗ３に流れた電流が補正電流として補正電流回路ＳＢに入力されるように構成される。

補正電流回路ＳＢは、逆ランプ信号源３５と、スイッチ回路ＳＷＣと、補正電流用容量素子Ｃｃａｌとを備える。スイッチ回路ＳＷＣは、第２系統の補正電流用スイッチＳｗ１ｃａｌと、第１系統の補正電流用スイッチＳｗ２ｃａｌとを備える。

スイッチＳｗ１ｃａｌの一端は、スイッチＳｗ１と接続される。スイッチＳｗ２ｃａｌの一端は、スイッチＳｗ２と接続される。スイッチＳｗ１ｃａｌと、スイッチＳｗ１ｃａｌに対応するスイッチＳｗ１とは、下位ビット判定時には、同期してオン／オフする。スイッチＳｗ２ｃａｌと、スイッチＳｗ２ｃａｌに対応するスイッチＳｗ２とは、下位ビット判定時には、同期してオン／オフする。

スイッチＳｗ１ｃａｌの他端およびスイッチＳｗ２ｃａｌの他端は、補正電流用容量素子Ｃｃａｌの一端と接続され、補正電流用容量素子Ｃｃａｌの他端は、逆ランプ信号源３５と接続される。

ランプ信号源２３は、ＶＲＢからＶＲＴまで、傾きＫで増加するランプ信号ＲＡＭＰを出力する。逆ランプ信号源３５は、ＶＲＴからＶＲＢまで、傾きＫで減少する逆ランプ信号Ｒ−ＲＡＭＰを出力する。

図１６において、ハッチングの矢印は、電流が流れることを示し、白抜きの矢印は、電流が流れないことを示す。他の図面でも同様である。スイッチＳｗ１にランプ電流が流れる場合には、スイッチＳｗ１から出力されたランプ電流が補正電流としてスイッチＳｗ１ｃａｌに流れる。スイッチＳｗ２にランプ電流が流れる場合には、スイッチＳｗ２から出力されたランプ電流が補正電流としてスイッチＳｗ２ｃａｌに流れる。

図１７は、第３の実施形態のＡＤＣ８１の動作を表わすタイミングチャートである。
図１７のタイミングチャートが、図７のタイミングチャートと相違する点について説明する。

下位ビット判定時に、ランプ信号源２３からランプ信号ＲＡＭＰが出力されると同時に、逆ランプ信号源３５から逆ランプ信号Ｒ−ＲＡＭＰが出力される。

ランプ信号源２３からランプ信号線ＲＬを通じてＡＤＣ８１に供給されるランプ電流が、基準電圧線ＢＬ、基準電圧線ＴＬに流れ込まずに、スイッチ回路ＳＷＣを通って、逆ランプ信号源３５に補正電流として流れる。これによって、基準電圧線ＴＬ，ＢＬに電流が流れないようにすることができる。その結果、比較器ＣＭの入力端子（＋）の電圧Ｖｉｎ＋が変動しないようにすることができる。

図１８および図１９は、第３の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢを表わす図である。

カラムＡＤＣ回路１８１は、対応するカラムに対応して設けられた複数のＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）を備える。

ＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）は、図１６に示すＡＤＣ８１と同様の構成を備える。

補正電流回路ＳＢは、第１系統の補正電流用スイッチＳｗ２１ｃａｌ〜Ｓｗ２ｍｃａｌ，Ｓｗ４１ｃａｌ〜Ｓｗ４ｍｃａｌと、第２系統の補正電流用スイッチＳｗ１１ｃａｌ〜Ｓｗ１ｍｃａｌ，Ｓｗ３１ｃａｌ〜Ｓｗ３ｍｃａｌと、補正電流用容量素子Ｃ１ｃａｌ〜Ｃｍｃａｌとを備える。

複数の第１系統の補正電流用スイッチＳｗ２ｊｃａｌ，Ｓｗ４ｊｃａｌ（ｊ＝１〜ｍ）の各々が、対応する第ｊカラムに対して設けられる。

複数の第２系統の補正電流用スイッチＳｗ１ｊｃａｌ，Ｓｗ３ｊｃａｌ（ｊ＝１〜ｍ）の各々が、対応する第ｊカラムに対して設けられる。

複数の補正電流用容量素子Ｃｊｃａｌ（ｊ＝１〜ｍ）は、対応する第ｊカラムに対して設けられる。

第１系統の補正電流用スイッチＳｗ２ｊｃａｌは、対応する第ｊカラムの容量ＤＡ変換器ＤＡ１（ｊ）の第１系統のスイッチＳｗ２ｊ，Ｓｗ４ｊおよび補正電流用容量素子Ｃｊｃａｌと接続される。

第２系統の補正電流用スイッチＳｗ１ｊｃａｌは、対応する第ｊカラムの容量ＤＡ変換器ＤＡ１（ｊ）の第２系統のスイッチＳｗ１ｊ，Ｓｗ３ｊおよび補正電流用容量素子Ｃｊｃａｌと接続される。

同一の第ｊカラムのスイッチＳｗ１ｊｃａｌと、スイッチＳｗ１ｊｃａｌに対応するスイッチＳｗ１ｊとは、下位ビット判定時には、同期してオン／オフする。同一の第ｊカラムのスイッチＳｗ２ｊｃａｌと、スイッチＳｗ２ｊｃａｌに対応するスイッチＳｗ２ｊとは、下位ビット判定時には、同期してオン／オフする。

ランプ信号源２３から出力されるランプ電流が、ランプ信号線ＲＬを通じて、ＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）に供給される。ランプ電流は、ＡＤＣ８１（ｊ）の容量素子Ｃ２ｊおよび容量素子Ｃ１ｊを通って、ＡＤＣ８１（ｊ）から出力される。ＡＤＣ（ｊ）から出力されたランプ電流は、基準電圧線ＴＬ，ＢＬを流れずに、補正電流回路ＳＢを通って、補正電流として逆ランプ信号源３５へ流れる。

図２０は、第３の実施形態のランプ信号線および基準電圧線のランプ電流の流れを表わす図である。

ランプ信号源２３から出力されたランプ電流Ｉが、ランプ信号線ＲＬ、第ｊカラムの容量素子ＣＣｊを通って、基準電圧線ＢＬまたは基準電圧線ＴＬへ流れずに、補正電流回路ＳＢへ補正電流として流れる。これによって、基準電圧線ＢＬおよび基準電圧線ＴＬの電位がカラムごとに相違しないようにすることができる。

本実施の形態によれば、補正電流回路によって、基準電圧線にランプ電流が流れないようにすることができる。これによって、スミアが発生しないようにすることができる。

［第４の実施形態］
図２１および図２２は、第４の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ２を表わす図である。

カラムＡＤＣ回路１８１は、第３の実施形態と同様に、対応するカラムに対応して設けられた複数のＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）を備える。

補正電流回路ＳＢ２は、演算増幅器ＯＤと、ＮＭＯＳトランジスタＮＡ，ＮＢと、ＰＭＯＳトランジスタＰＡ，ＰＢとを備える。

補正電流回路ＳＢ２は、第ｊカラムに対して、ＮＭＯＳトランジスタＮ１（ｊ）と、スイッチ回路ＳＷＣ（ｊ）とを備える。スイッチ回路ＳＷＣ（ｊ）は、第２系統の補正電流用スイッチＳｗ１ｊｃａｌと、第１系統の補正電流用スイッチＳｗ２ｊｃａｌとを備える。スイッチ回路ＳＷＣ（ｊ）は、第３の実施形態と同様である。

ＰＭＯＳトランジスタＰＡとＰＭＯＳトランジスタＰＢは、カレントミラー回路ＣＲ１を構成する。ＮＭＯＳトランジスタＮＢとＮＭＯＳトランジスタＮ１（ｊ）（ｊ＝１〜ｍ）は、カレントミラー回路ＣＲ２（ｊ）を構成する。

演算増幅器ＯＤの非反転入力端子は、ランプ信号源２３と接続される。演算増幅器ＯＤの反転入力端子は、ノードＮＤＸと接続される。演算増幅器ＯＤの出力端子は、ＮＭＯＳトランジスタＮＡのゲートと接続される。

ＰＭＯＳトランジスタＰＡのドレインおよびゲートは、ノードＮＤＡに接続される。ＰＭＯＳトランジスタＰＢのゲートは、ノードＮＤＡと接続される。ＮＭＯＳトランジスタＮＡのドレインは、ノードＮＤＡと接続される。ＰＭＯＳトランジスタＰＡのソースおよびＰＭＯＳトランジスタＰＡのソースは、電圧ＶＤＤの電源と接続される。

容量素子Ｃ４は、ノードＮＤＸと接地電源と接続される。
ＮＭＯＳトランジスタＮＡのソースは、ノードＮＤＸと接続される。

ＰＭＯＳトランジスタＰＢのドレインは、ノードＮＤＹと接続される。
ＮＭＯＳトランジスタＮＢのドレインおよびゲートは、ノードＮＤＹに接続される。ＮＭＯＳトランジスタＮＢのソースは接地電源に接続される。

ＮＭＯＳトランジスタＮ１（ｊ）のゲートは、ノードＮＤＹに接続される。
ＮＭＯＳトランジスタＮ１（ｊ）のドレインは、第ｊカラムのスイッチＳｗ１ｊｃａｌおよびスイッチＳｗ２ｊｃａｌと接続される。ＮＭＯＳトランジスタＮ１（ｊ）のソースは接地電源に接続される。

次に、ランプ電流の流れを説明する。
ランプ信号源２３から演算増幅器ＯＤの非反転入力端子にランプ信号ＲＡＭＰが送られると、ＮＭＯＳトランジスタＮＡのドレインに容量素子Ｃ１とＣ２に流れる電流と同じ大きさの補正電流Ｉ１が流れる。ＮＭＯＳトランジスタＮＡのドレインに流れる補正電流Ｉ１がカレントミラー回路ＣＲ１で複製されて、カレントミラー回路ＣＲ２（ｊ）に供給される。カレントミラー回路ＣＲ２（ｊ）は、供給される補正電流Ｉ１を複製する。その結果、第ｊカラムのスイッチ回路ＳＷＣ（ｊ）からＮＭＯＳトランジスタＮ１（ｊ）に補正電流Ｉ１が流れる。これによって、ランプ信号源２３から基準電圧線に電流が流れないようにすることができる。

第４の実施形態でも、第３の実施形態と同様に、基準電圧線にランプ電流が流れないので、スミアの発生を回避することができる。

［第５の実施形態］
図２３および図２４は、第５の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ３を表わす図である。

カラムＡＤＣ回路１８１は、第３および第４の実施形態と同様に、対応するカラムに対応して設けられた複数のＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）を備える。

補正電流回路ＳＢ３は、逆ランプ信号源３５と、演算増幅器ＯＤと、ＮＭＯＳトランジスタＮＡ，ＮＢと、容量素子Ｃ４とを備える。

補正電流回路ＳＢ３は、第ｊカラムに対応して、スイッチ回路ＳＷＣ（ｊ）と、ＮＭＯＳトランジスタＮ１（ｊ）とを備える。スイッチ回路ＳＷＣ（ｊ）は、スイッチＳｗ１ｊｃａｌと、スイッチＳｗ２ｊｃｌとを備える。スイッチ回路ＳＷＣ（ｊ）は、第３および第４の実施形態と同様である。

ＮＭＯＳトランジスタＮＢとＮＭＯＳトランジスタＮ１（ｊ）は、カレントミラー回路ＣＲ（ｊ）を構成する。

容量素子Ｃ４は、電圧ＶＤＤの電源と、ノードＮＤＺとの間に配置される。
演算増幅器ＯＤの非反転入力端子は、逆ランプ信号源３５と接続される。演算増幅器ＯＤの反転入力端子は、ノードＮＤＺと接続される。演算増幅器ＯＤの出力端子は、ＮＭＯＳトランジスタＮＡのゲートと接続される。

ＮＭＯＳトランジスタＮＢのドレインおよびゲートは、ノードＮＤＷに接続される。ＮＭＯＳトランジスタＮ１（ｊ）のゲートは、ノードＮＤＷに接続される。ＮＭＯＳトランジスタＮＢのソースは、接地電源に接続される。

ＮＭＯＳトランジスタＮ１（ｊ）のドレインは、第ｊカラムのスイッチ回路ＳＷＣ（ｊ）と接続される。ＮＭＯＳトランジスタＮ１（ｊ）のソースは、接地電源に接続される。

次に、ランプ電流の流れを説明する。
逆ランプ信号源３５から演算増幅器ＯＤの非反転入力端子に逆ランプ信号Ｒ−ＲＡＭＰが送られると、ＮＭＯＳトランジスタＮＡのドレインに容量素子Ｃ１と容量素子Ｃ２に流れる電流と同じ大きさの補正電流Ｉ１が流れる。ＮＭＯＳトランジスタＮＡのドレインに流れる補正電流Ｉ１がカレントミラー回路ＣＲ（１）で複製されて、ＮＭＯＳトランジスタＮ１（ｊ）に補正電流Ｉ１が流れる。これによって、基準電圧線ＢＬ、ＴＬにランプ電流が流れないようにすることができる。

第５の実施形態でも、第３および第４の実施形態と同様に、基準電圧線にランプ電流が流れないので、画面の一部に高照度部分があつた場合のスミアを抑制することができる。

［第６の実施形態］
図２５および図２６は、第６の実施形態における画素アレイ８、カラムＡＤＣ回路１８１および補正電流回路ＳＢ４を表わす図である。

カラムＡＤＣ回路１８１は、第３の実施形態と同様に、対応するカラムに対応して設けられた複数のＡＤＣ８１（１）〜ＡＤＣ８１（ｍ）を備える。

補正電流回路ＳＢ４が、第４の実施形態の補正電流回路ＳＢ２と相違する点は、第ｊカラムに対応してＰＭＯＳトランジスタＰ１（ｊ）を備える点である。

補正電流回路ＳＢ４は、下位ビット判定時にランプ信号源２３のランプ信号の出力によって、容量ＤＡ変換器ＤＡ１を流れる電流が、基準電源２１，２２およびランプ信号源２３に流れないように、補正電流が流れる経路を形成する。

ＰＭＯＳトランジスタＰ１（ｊ）のソースは、電圧ＶＤＤの電源と接続される。ＰＭＯＳトランジスタＰ１（ｊ）のゲートは、ノードＮＤＡと接続される、ＰＭＯＳトランジスタＰ１（ｊ）のドレインは、ランプ信号線ＲＬのノードＮＤＢ（ｊ）と接続される。

ＰＭＯＳトランジスタＰＡと、ＰＭＯＳトランジスタＰ１（ｊ）とは、カレントミラー回路ＣＲ３（ｊ）を構成する。

よって、ＰＭＯＳトランジスタＰＡに補正電流が流れると、ＰＭＯＳトランジスタＰ１（ｊ）に同じ大きさの補正電流が流れ、この補正電流がランプ信号線ＲＬのノードＮＤＢ（ｊ）を通って、比較器ＣＭの入力端子（＋）の方向へ流れる。その結果、ランプ信号源２３からランプ信号線ＲＬに電流が流れないようにすることができる。

図２７は、第６の実施形態のランプ信号線および基準電圧線のランプ電流の流れを表わす図である。

補正電流回路ＳＢ４が出力された補正電流が、第ｊカラムの容量素子ＣＣｊを通じて、ランプ信号線ＲＬ、基準電圧線ＢＬまたは基準電圧線ＴＬへ流れずに、補正電流回路ＳＢ４へ入力される。これによって、ランプ信号線ＲＬ，基準電圧線ＢＬおよび基準電圧線ＴＬの電位がカラムごとに相違しないようにすることができる。

第６の実施形態でも、第３〜第５の実施形態と同様に、基準電圧線ＢＬ，ＴＬにランプ電流が流れないので、画面の一部に高照度部分があつた場合のスミアを抑制することができる。

ランプ信号線ＲＬに電流が流れると、ランプ信号線ＲＬの抵抗によってランプ信号の振幅が、ランプ信号源２３からから遠ざかる程小さくなる。その結果、ランプ信号源２３から遠いほど右側のカラムほどＡＤ変換のゲインが高くなり、画像の左右方向にシェーディングが発生する。これに対して、第６の実施形態では、ランプ信号線ＲＬにランプ電流が流れないので、ＡＤ変換のゲインの位置依存性をなくして、画像のシェーディングを抑制することができる。

［第７の実施形態］
図２８および図２９は、第７の実施形態における画素アレイ８、カラムＡＤＣ回路１８５および補正電流回路ＳＢ５を表わす図である。

カラムＡＤＣ回路１８５は、対応するカラムに対応して設けられた複数のＡＤＣ８５（１）〜ＡＤＣ８５（ｍ）を備える。

ＡＤＣ８５（ｊ）は、シングルスコープ型のＡＤＣである。
ＡＤＣ８５（ｊ）は、比較器ＣＭと、容量ＤＡ変換器ＤＡ６（ｊ）と、ＳｗＳ／Ｈｊと、Ｓｗｆｊとを備える。ＡＤＣ８５（ｉ）は、さらに、制御論理部ＣＬ２と、カウンタＣＴ２とを備える。

ランプ信号源２３、クロック源２４は、第３の実施形態と同様である。
基準電源２０は、基準電圧ＶＲＥＦ１を出力する。

基準電源２９は、基準電圧ＶＲＥＦ２を出力する。
基準電源２０と比較器ＣＭの入力端子（−）との間に容量素子Ｃ４ｊが配置される。

比較器ＣＭの入力端子（−）と、比較器ＣＭの出力端子との間にスイッチＳｗｆｊが配置される。

容量ＤＡ変換器ＤＡ６（ｊ）は、基準電圧用容量素子Ｃ１ｊ，Ｃ２ｊと、ランプ信号用容量素子Ｃ３ｊと、スイッチＳｗ１ｊ，Ｓｗ２ｊとを備える。

容量ＤＡ変換器ＤＡ６（ｊ）は、画素が受光した光の光量に応じたレベルの画素信号である撮像信号の全ビット判定時に、容量素子Ｃ３ｊとランプ信号源２３とを接続し、容量ＤＡ変換器ＤＡ６（ｊ）は、容量素子Ｃ１ｊ，Ｃ２ｊと基準電源２９との接続を調整するとによって、比較信号を生成する。容量素子Ｃ１ｊ，Ｃ２ｊと基準電源２９との接続を調整することによって、比較信号の振幅が調整できる。

入力端子２５と比較器ＣＭの入力端子（＋）との間に、入力端子（＋）に近い方からノードＮＸ１と、ノードＮＸ２と、ノードＮＸ３とが設けられる。

ノードＮＸ１とノードＮＸ４との間に容量素子Ｃ１ｊとスイッチＳｗ１ｊとが直列に接続される。ノードＮＸ２とノードＮＸ５との間に容量素子Ｃ２ｊとスイッチＳｗ２ｊとが直列に接続される。ノードＮＸ３とノードＮＤＢ（ｊ）との間に容量素子Ｃ３ｊが配置される。ノードＮＤＢ（ｊ）は、ランプ信号線ＲＬを通じてランプ信号源２３と接続される。ノードＮＸ３と入力端子２５との間にスイッチＳｗＳ／Ｈｊが配置される。

容量素子Ｃ１ｊ、Ｃ２ｊ，Ｃ３ｊには、比較器ＣＭによる比較動作の前に撮像信号に応じた電荷が転送される。容量素子Ｃ４ｊには、比較器ＣＭによる比較動作の前に画素のリセットレベルに応じた電荷が転送される。

スイッチＳｗ１ｊ，Ｓｗ２ｊは、基準電圧線ＶＲＬを通じて、基準電源２９と接続される。

比較器ＣＭの入力端子（＋）には、容量ＤＡ変換器ＤＡ６（ｊ）からの比較信号が入力され、入力端子（−）には、画素のリセットレベルの画素信号が入力される。比較器ＣＭは、入力端子（＋）の電圧の大きさが、入力端子（−）の電圧の大きさ以上のときに、「１」（ハイレベル）を出力し、入力端子（＋）の電圧の大きさが入力端子（−）の電圧の大きさ未満のときに、「０」（ロウレベル）を出力する。

カウンタＣＴ２は、クロックＣＬＫに従って、撮像信号の全ビットを表わすカウンタ値をインクリメントする。

制御論理部ＣＬ２は、比較器ＣＭの出力Ｖｃｏｕｔが「０」から「１」かに応じて、カウンタＣＴ２を制御する。制御論理部ＣＬ２は、比較器ＣＭ２の出力に基づいて、カウンタＣＴ２にカウントさせる。

補正電流回路ＳＢ５が、第６の実施形態の補正電流回路ＳＢ４と相違する点は、以下である。

補正電流回路ＳＢ５は、スイッチ回路ＳＷＣ（ｊ）の代わりに、スイッチＳｗ（ｊ）を備える。補正電流回路ＳＢ５は、容量素子Ｃ１ｃａｌ，Ｃ２ｃａｌと、スイッチＳｗ１ｃａｌ，Ｓｗ２ｃａｌとを備える。

容量素子Ｃ３ｃａｌは、接地電源ではなく、ノードＮＹと接続される。
ノードＮＹと接地電源との間には、容量素子Ｃ２ｃａｌとスイッチＳｗ２ｃａｌとが直列に接続される。ノードＮＹと接地電源との間には、容量素子Ｃ１ｃａｌとスイッチＳｗ１ｃａｌとが直列に接続される。

スイッチＳｗ１１〜Ｓｗ１ｍ、Ｓｗ１ｃａｌは、同期してオン／オフする。スイッチＳｗ２１〜Ｓｗ２ｍ、Ｓｗ２ｃａｌは、同期してオン／オフする。

補正電流回路ＳＢ５は、撮像信号の全ビット判定時に、ノードＮＤＢ（ｊ）に補正電流を出力するとともに、スイッチＳｗ１ｊとスイッチＳｗ２ｊのいずれかに流れた電流が補正電流として入力されるように構成される。

図３０は、第７の実施形態のＡＤＣ８５の動作を表わすタイミング図である。
ＲＳパルスによって、画素がリセットされる。

制御論理部ＣＬ２は、スイッチＳｗ１ｊ、Ｓｗ１ｃａｌをオンに、スイッチＳｗ（ｊ）をオンにする。制御論理部ＣＬ２は、スイッチＳｗ２ｊ、Ｓｗ２ｃａｌをオフにする。

制御論理部ＣＬ２は、スイッチＳｗＳ／Ｈｊを一定時間オンにして、容量素子Ｃ１ｊ，Ｃ２ｊ，Ｃ３ｊに画素のリセットレベルをサンプルホールドさせる。また、制御論理部ＣＬ２は、スイッチＳｗｆｊを一定間オンにして、容量素子Ｃ４ｊにリセットレベルをサンプルホールドする。

次に、Ｔｘパルスによって、フォトダイオードＰＤの露光電荷がＦＤ容量に転送され、画素から撮像信号Ｓｉｇが出力される。制御論理部ＣＬ２は、スイッチＳｗＳ／Ｈｊを一定時間オンにして、容量素子Ｃ１ｊ，Ｃ２ｊ，Ｃ３ｊに画素の撮像信号Ｓｉｇのレベルをサンプルホールドさせる。

ランプ信号源２３は、ランプ信号ＲＡＭＰを出力するが、ランプ信号線ＲＬにランプ電流は、流れない。

補正電流回路ＳＢ５から出力された補正電流が、ノードＮＤＢ（ｊ）、容量素子Ｃ３ｊを通じて、比較器ＣＭの入力端子（＋）の方向へ流れる。スイッチＳｗ１ｊを流れた補正電流が、補正電流回路ＳＢ５に入力される。

制御論理部ＣＬ２は、クロック源２４から出力されるクロックＣＬＫをカウンタＣＴ２に供給させる。

比較器ＣＭは、ランプ信号ＲＡＭＰの変化に応じて変化する入力端子（＋）の入力電圧Ｖｉｎ＋が入力端子（−）の電圧Ｖｉｎ−よりも大きくなったときに、「１」を出力する。制御論理部ＣＬ２は、比較器ＣＭの出力が「１」となったときに、カウンタＣＴ２にカウントを停止させる。

第７の実施形態では、第６の実施形態と同様に、基準電圧線およびランプ信号線にランプ電流が流れないので、スミアおよびシェーディングの発生を抑制することができる。

［第８の実施形態］
第３の実施形態では、容量ＤＡ変換器の容量を切り替えることによって撮像信号の上位１ビットを判定したが、容量ＤＡ変換器の容量を切り替えることによって判定される上位ビット数は１に限定されない。本実施の形態は、容量ＤＡ変換器の容量の切替えによって、撮像信号の上位２ビットを判定する構成に関する。

図３１は、第８の実施形態のＡＤＣ８６および補正電流回路ＳＢ７を表わす図である。
第８の実施形態のＡＤＣ８６が、第３の実施形態のＡＤＣ８１と相違する点は、容量ＤＡ変換器ＤＡ１の代わりに、容量ＤＡ変換器ＤＡ７を備える点である。

容量ＤＡ変換器ＤＡ７は、第１系統のスイッチＳｗ２，Ｓｗ４，Ｓｗ６，Ｓｗ８と、第２系統のスイッチＳｗ１，Ｓｗ３，Ｓｗ５，Ｓｗ７と、ランプ信号源用のスイッチＳｗ９と、容量素子Ｃ１〜Ｃ４とを備える。

入力端子２５と比較器ＣＭの入力端子（＋）との間に、入力端子（＋）に近い方から順番にノードＮＸ１、ＮＸ２、ＮＸ３、ＮＸ４が設けられる。

ノードＮＸ１とノードＮＸ５との間に容量素子Ｃ１が配置される。ノードＮＸ２とノードＮＸ６との間に容量素子Ｃ２が配置される。ノードＮＸ３とノードＮＸ７との間に容量素子Ｃ３が配置される。ノードＮＸ４とノードＮＸ８との間に容量素子Ｃ４が配置される。ノードＮＸ５は、スイッチＳｗ１、Ｓｗ２の一方の端子に接続される。ノードＮＸ６は、スイッチＳｗ３、Ｓｗ４の一方の端子に接続される。ノードＮＸ７は、スイッチＳｗ５、Ｓｗ６の一方の端子に接続される。ノードＮＸ８は、スイッチＳｗ７、Ｓｗ８、Ｓｗ９の一方の端子に接続される。スイッチＳｗ１の他方の端子は、基準電圧線ＢＬを通じて、基準電源２２と接続される。スイッチＳｗ２の他方の端子は、基準電圧線ＴＬを通じて、基準電源２１と接続される。スイッチＳｗ３の他方の端子は、基準電圧線ＢＬを通じて、基準電源２２と接続される。スイッチＳｗ４の他方の端子は、基準電圧線ＴＬを通じて、基準電源２１と接続される。スイッチＳｗ５の他方の端子は、基準電圧線ＢＬを通じて、基準電源２２と接続される。スイッチＳｗ６の他方の端子は、基準電圧線ＴＬを通じて、基準電源２１と接続される。スイッチＳｗ９の他方の端子は、ランプ信号線ＲＬを通じて、ランプ信号源２３と接続される。

補正電流回路ＳＢ７は、逆ランプ信号源３５と、スイッチ回路ＳＷＣ１、ＳＷＣ２、ＳＷＣ３と、容量素子Ｃ１ｃａｌ、Ｃ２ｃａｌ、Ｃ３ｃａｌとを備える。

スイッチ回路ＳＷＣ１は、第２系統の補正電流用スイッチＳｗ１ｃａｌと、第１系統の補正電流用スイッチＳｗ２ｃａｌとを備える。

スイッチ回路ＳＷＣ２は、第２系統の補正電流用スイッチＳｗ３ｃａｌと、第１系統の補正電流用スイッチＳｗ４ｃａｌとを備える。

スイッチ回路ＳＷＣ３は、第２系統の補正電流用スイッチＳｗ５ｃａｌと、第１系統の補正電流用スイッチＳｗ６ｃａｌとを備える。

スイッチＳｗ１ｃａｌの一端は、スイッチＳｗ１と接続される。スイッチＳｗ２ｃａｌの一端は、スイッチＳｗ２と接続される。スイッチＳｗ３ｃａｌの一端は、スイッチＳｗ３と接続される。スイッチＳｗ４ｃａｌの一端は、スイッチＳｗ４と接続される。スイッチＳｗ５ｃａｌの一端は、スイッチＳｗ５と接続される。スイッチＳｗ６ｃａｌの一端は、スイッチＳｗ６と接続される。

スイッチＳｗｊｃａｌと、スイッチＳｗｊとは、下位ビットの判定時には、同期してオン／オフする。ｊ＝１〜６である。

スイッチＳｗ１ｃａｌの他端およびスイッチＳｗ２ｃａｌの他端は、容量素子Ｃ１ｃａｌの一端と接続され、容量素子Ｃ１ｃａｌの他端は、逆ランプ信号源３５と接続される。

スイッチＳｗ３ｃａｌの他端およびスイッチＳｗ４ｃａｌの他端は、容量素子Ｃ２ｃａｌの一端と接続され、容量素子Ｃ２ｃａｌの他端は、逆ランプ信号源３５と接続される。

スイッチＳｗ５ｃａｌの他端およびスイッチＳｗ６ｃａｌの他端は、容量素子Ｃ３ｃａｌの一端と接続され、容量素子Ｃ３ｃａｌの他端は、逆ランプ信号源３５と接続される。

ランプ信号源２３は、ＶＲＢからＶＲＴまで、傾きＫで増加するランプ信号ＲＡＭＰを出力する。逆ランプ信号源３５は、ＣＲＴからＶＲＢまで、傾きＫで減少する逆ランプ信号Ｒ−ＲＡＭＰを出力する。これによって、下位ビット判定時に、スイッチＳｗｊにランプ電流が流れる場合には、スイッチＳｗｊから出力されたランプ電流がスイッチＳｗｊｃａｌに流れる。

容量ＤＡ変換器の容量を切り替えることによって、撮像信号の上位２ビットが判定される。ランプ信号源２３から出力されるランプ信号ＲＡＭＰを用いて、撮像信号の下位ビットが判定される。

下位ビット判定時に、ランプ信号源２３からランプ信号ＲＡＭＰが出力されると同時に、逆ランプ信号源３５から逆ランプ信号Ｒ−ＲＡＭＰが出力される。ランプ信号源２３からランプ信号線ＲＬを通じてＡＤＣ８６に供給されるランプ電流が、基準電圧線ＢＬ、ＴＬに流れ込まずに、補正電流回路ＳＢ７を通って、逆ランプ信号源３５に流れる。

本実施の形態では、第３の実施形態と同様に。基準電圧線にランプ電流が流れないようにすることができるので、スミアの発生を抑制することができる。

［第９の実施形態］
ＡＤＣは、画像信号が比較器の入力端子（−）に入力されずに、比較器の入力端子（＋）に入力されるものであってもよい。本実施の形態では、画像信号が比較器の入力端子（＋）に入力されるＡＤＣに関する。

図３２は、第９の実施形態のＡＤＣ８７および補正電流回路ＳＢ９を表わす図である。
第９の実施形態のＡＤＣ８９が、第３の実施形態のＡＤＣ８１と相違する点について説明する。

ランプ信号源１２３は、時間の経過に伴って電位が一定の傾きＫで減少するランプ信号ＲＡＭＰを出力する。

入力端子２５は、比較器ＣＭの入力端子（＋）に直接接続される。
比較器ＣＭの入力端子（−）と、比較器ＣＭの出力端子との間にスイッチＳｗｆが配置される。比較器ＣＭの入力端子（−）に近い方からノードＮＸ２と、ノードＮＸ１とが設けられる。

容量ＤＡ変換器ＤＡ１は、容量素子Ｃ１，Ｃ２と、第１系統のスイッチＳｗ２，Ｓｗ４と、第２系統のスイッチＳｗ１，Ｓｗ３と、ランプ信号源用のスイッチＳｗ５とを備える。

ノードＮＸ２とノードＮＸ４との間に容量素子Ｃ１が配置される。ノードＮＸ１と、ノードＮＸ３との間に容量素子Ｃ２が配置される。

ノードＮＸ３は、スイッチＳｗ５、Ｓｗ４、Ｓｗ３の一方の端子に接続される。スイッチＳｗ５の他方の端子は、ランプ信号線ＲＬを通じて、ランプ信号源２３と接続される。スイッチＳｗ４の他方の端子は、基準電圧線ＴＬを通じて、基準電源２１と接続される。スイッチＳｗ３の他方の端子は、基準電圧線ＢＬを通じて、基準電源２２と接続される。

ノードＮＸ４は、スイッチＳｗ１、Ｓｗ２の一方の端子に接続される。スイッチＳｗ２の他方の端子は、基準電圧線ＴＬを通じて、基準電源２１と接続される。スイッチＳｗ１の他方の端子は、基準電圧線ＢＬを通じて、基準電源２２と接続される。

容量素子Ｃ１およびＣ２には、比較器ＣＭによる比較動作の前にサンプルホールドされたリセットレベルに応じた電荷が転送される。

比較器ＣＭの比較動作時において、比較器ＣＭの入力端子（＋）には、撮像信号が入力され、容量ＤＡ変換器ＤＡ１からの比較信号が入力される。

比較器ＣＭは、入力端子（＋）の電圧の大きさが、入力端子（−）の電圧の大きさ以上のときに、「１」（ハイレベル）を出力し、入力端子（＋）の電圧の大きさが入力端子（−）の電圧の大きさ未満のときに、「０」（ロウレベル）を出力する。

補正電流回路ＳＢ９が、第３の実施形態の補正電流回路ＳＢと相違する点は、以下である。

逆ランプ信号源１２５は、時間の経過に伴って電位が一定の傾きＫで増加する逆ランプ信号Ｒ−ＲＡＭＰを出力する。

スイッチＳｗ１とスイッチＳｗ１ｃａｌとがオンのときには、補正電流回路ＳＢ９から出力された補正電流が、スイッチＳｗ１ｃａｌおよびスイッチＳｗ１を介して、比較器ＣＭの入力端子（−）の方向に流れる。スイッチＳｗ２とスイッチＳｗ２ｃａｌとがオンのときには、補正電流回路ＳＢ９から出力された補正電流が、スイッチＳｗ２ｃａｌおよびスイッチＳｗ１２介して、比較器ＣＭの入力端子（−）の方向に流れる。

図３３は、第９の実施形態のＡＤＣ８７の動作を表わすタイミングチャートである。
図３３のタイミングチャートが、図１７のタイミングチャートと相違する点について説明する。

下位ビット判定時に、ランプ信号源１２３から一定の傾きＫで減少するランプ信号ＲＡＭＰが出力されると同時に、逆ランプ信号源１２５から一定の傾きＫで増加する逆ランプ信号Ｒ−ＲＡＭＰが出力される。

本実施の形態でも、逆ランプ信号源１２５から出力される補正電流が、基準電圧線に流れずに、ＡＤＣ８７に流れる。ＡＤＣ８７から出力された電流がランプ信号源２３に流れる。これによって、基準電圧線にランプ電流が流れないようにすることができる。

本実施の形態でも、第３の実施形態と同様に、基準電圧線にランプ電流が流れないようにすることができるので、スミアの発生を抑制することができる。

［第１０の実施形態］
図３４は、第１０の実施形態のＡＤＣ８８および補正電流回路ＳＢを表わす図である。

ＡＤＣ８８が、第９の実施形態のＡＤＣ８７と相違する点は、以下である。
ＡＤＣ８７は、基準電源２１と、演算増幅器ＯＰと、容量素子ＣＡ、ＣＢを備える。

入力端子２５と、演算増幅器ＯＰの反転入力端子との間に、容量素子ＣＡが配置される。演算増幅器ＯＰの非反転入力端子には、基準電源２０が接続される。演算増幅器ＯＰの出力端子は、比較器ＣＭの入力端子（＋）と接続される。演算増幅器ＯＰの反転入力端子と演算増幅器ＯＰの出力端子との間に、容量素子ＣＢが配置される。

ランプ信号源２３は、時間の経過に伴って電位が一定の傾きＫで増加するランプ信号ＲＡＭＰを出力する。

補正電流回路ＳＢは、第３の実施形態の補正電流回路ＳＢと同様である。
逆ランプ信号源３５は、時間の経過に伴って電位が一定の傾きＫで減少する逆ランプ信号Ｒ−ＲＡＭＰを出力する。

本実施の形態のランプ電流および補正電流の流れは、第３の実施形態と同様である。
図３５は、第１０の実施形態のＡＤＣ８８の動作を表わすタイミングチャートである。

図３５のタイミングチャートが、図３３のタイミングチャートと相違する点について説明する。

下位ビット判定時に、ランプ信号源２３から一定の傾きＫで増加するランプ信号ＲＡＭＰが出力されると同時に、逆ランプ信号源３５から一定の傾きＫで減少する逆ランプ信号Ｒ−ＲＡＭＰが出力される。

本実施の形態では、第３の実施形態と同様にランプ信号源２３から出力されるランプ電流がＡＤＣへ流れ、ＡＤＣから出力されるランプ電流が基準電圧線に流れずに、補正電流回路を通って逆ランプ信号源に流れる。本実施の形態でも、第３の実施形態と同様に、基準電圧線にランプ電流が流れないようにすることができるので、スミアの発生を抑制することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 画素電流源、３，１８１，１８５，６０２ カラムＡＤＣ回路、５ 水平転送回路、６ タイミング生成回路、７ 垂直制御部、８，６０１ 画素アレイ、９ デジタル信号処理器、２０，２１，２２，２９，６０４ 基準電源、２３，１２３，６０７ ランプ信号源、２４ クロック源、２５ 入力端子、３５，１２５ 逆ランプ信号源、５１ ズームレンズ、５２ 固定レンズ、５３ フォーカスレンズ、５４，５５ アクチュエータ、５９ レンズモジュール、２００，２２０，６００ 固体撮像装置、２２２ モニタ、２２３ 記憶装置、２２４ 制御マイコン、５００ カメラシステム、６０３，ＳＢ，ＳＢ２，ＳＢ３，ＳＢ４，ＳＢ５，ＳＢ７，ＳＢ９ 補正電流回路、６０５，ＣＭ，ＣＭ２ 比較器、６０６，ＤＡ，ＤＡ１，ＤＡ６，ＤＡ７ 容量ＤＡ変換器、６０９，ＶＥＬ 垂直信号線、ＢＬ，ＴＬ，ＶＲＬ 基準電圧線、ＣＬ，ＣＬ２ 制御論理部、ＣＲ，ＣＲ１，ＣＲ２，ＣＲ３ カレントミラー回路、ＣＴ，ＣＴ２ カウンタ、ＦＤ フローティングディフュージョン、２２１ 信号処理ＬＳＩ、ＭＤ，ＭＲ，ＭＳ，ＭＴ，Ｎ１，ＮＡ，ＮＢ，Ｐ１，ＰＡ，ＰＢ トランジスタ、ＯＤ，ＯＰ 演算増幅器、Ｐ 画素、ＰＤ フォトダイオード、ＲＡ 上位ビットラッチ回路、ＲＬ ランプ信号線、Ｒｉ，Ｓｉ，Ｔｉ 画素制御線、ＳＬ 合成論理部、Ｃ１，Ｃ１ｊ，Ｃ１，Ｃ１ｃａｌ，Ｃ２ｊ，Ｃ２，Ｃ２ｃａｌ，Ｃ３ｊ，Ｃ３ｃａｌ，Ｃ３，Ｃ４，Ｃ４ｊ，ＣＡ，ＣＢ，ＣＣｊ，Ｃ１ｃａｌ，Ｃ１ｃａｌ，Ｃｃａｌ，Ｃｊｃａｌ，Ｃｍｃａｌ 容量素子、ＳｗＳ／Ｈ，ＳｗＳ／Ｈ１〜ＳｗＳ／Ｈｍ，Ｓｗ，Ｓｗ１，Ｓｗ１１〜Ｓｗ１ｍ，Ｓｗ２，Ｓｗ２１〜Ｓｗ２ｍ，Ｓｗ３，Ｓｗ４，Ｓｗ５，Ｓｗ６，Ｓｗ７，Ｓｗ８，Ｓｗ９，Ｓｗ１１，Ｓｗｆ，Ｓｗｆ１〜Ｓｗｆｍ，Ｓｗ１ｃａｌ，Ｓｗ１１ｃａｌ〜Ｓｗ１ｍｃａｌ，Ｓｗ２ｃａｌ，Ｓｗ２１ｃａｌ〜Ｓｗ２ｍｃａｌ，Ｓｗ３ｃａｌ，Ｓｗ３１ｃａｌ〜Ｓｗ３ｍｃａｌ，Ｓｗ４ｃａｌ，Ｓｗ４１ｃａｌ〜Ｓｗ４ｍｃａｌ，Ｓｗ５ｃａｌ，Ｓｗ６ｃａｌ，スイッチ。

Claims (14)

1. 固体撮像装置であって、
   時間の経過に伴って電位が変化するランプ信号を出力するランプ信号源と、
   基準電圧を出力する基準電源と、
   ロウ方向およびカラム方向に配置された複数の画素を含む画素アレイと、
   各々が、対応するカラムに対応して設けられ、対応するカラムの画素から出力された信号を伝送する複数の垂直信号線と、
   前記複数の垂直信号線を介して伝送された信号を並列にＡＤ変換するカラムＡＤＣ回路とを備え、
   前記カラムＡＤＣ回路は、各々が、対応するカラムに対して設けられた複数のＡＤ変換器を備え、
   前記ＡＤ変換器は、
   前記ランプ信号源および前記基準電源に接続され、比較信号を生成する容量ＤＡ変換器と、
   前記比較信号に基づいて、前記画素が受光した光の光量を表わす撮像信号のレベルを判定するための比較器とを含み、
   前記固体撮像装置は、
   前記ランプ信号源の前記ランプ信号の出力によって前記容量ＤＡ変換器に流れる電流が前記基準電源に流れないように、補正電流が流れる経路を形成する補正電流回路とを備えた、固体撮像装置。
2. 前記ランプ信号源は、前記撮像信号の下位ビット判定時に、前記ランプ信号を出力し、
   前記容量ＤＡ変換器は、複数の容量素子を含み、前記撮像信号の上位ビット判定時に前記複数の容量素子と前記基準電源との接続を切り換えることにより前記比較信号を変化させ、前記撮像信号の下位ビット判定時に、前記複数の容量素子の１つと前記ランプ信号源とを接続することにより前記比較信号を生成し、
   前記補正電流回路は、前記下位ビット判定時に、前記補正電流が流れる経路を形成する、請求項１記載の固体撮像装置。
3. 前記基準電源として、第１の基準電源と第２の基準電源とを備え、
   前記複数の容量素子の各々は、前記比較器の第１の入力端子に接続される配線に設けられた複数のノードのうちの対応するノードと接続され、
   前記容量ＤＡ変換器は、
   各々が、前記複数の容量素子のうちの１つと、前記第１の基準電源との間に接続された複数の第１系統のスイッチと、
   各々が、前記複数の容量素子のうちの１つと、前記第２の基準電源との間に接続された複数の第２系統のスイッチと、
   前記複数の容量素子のうち１つの容量素子と、前記ランプ信号源との間に配置されたランプ信号源用のスイッチとを含み、
   前記補正電流回路は、前記下位ビット判定時に、前記第１系統のスイッチまたは前記第２系統のスイッチに流れた電流が前記補正電流として入力されるように構成される、請求項２記載の固体撮像装置。
4. 前記補正電流回路は、
   前記下位ビット判定時に、前記ランプ信号と逆の傾きの逆ランプ信号を出力する逆ランプ信号源と、
   各々が、対応するカラムに対して設けられ、前記逆ランプ信号源と接続される複数の補正電流用容量素子と、
   各々が、対応するカラムに対して設けられ、対応するカラムの前記容量ＤＡ変換器の対応する前記第１系統のスイッチおよび対応する前記補正電流用容量素子と接続される複数の第１系統の補正電流用スイッチと、
   各々が、対応するカラムに対して設けられ、対応するカラムの前記容量ＤＡ変換器の対応する前記第２系統のスイッチおよび対応する前記補正電流用容量素子と接続される複数の第２系統の補正電流用スイッチと、
   同一のカラムの前記第１系統の補正電流用スイッチと、前記第１系統の補正電流用スイッチと対応する前記第１系統のスイッチとは、前記下位ビット判定時に同期して開閉し、同一のカラムの前記第２系統の補正電流用スイッチと、前記第２系統の補正電流用スイッチと対応する前記第２系統のスイッチとは、前記下位ビット判定時に同期して開閉する、請求項３記載の固体撮像装置。
5. 前記補正電流回路は、
   各々が、対応するカラムに対して設けられ、対応するカラムの前記容量ＤＡ変換器の前記第１系統のスイッチと接続される複数の第１系統の補正電流用スイッチと、
   各々が、対応するカラムに対して設けられ、対応するカラムも前記容量ＤＡ変換器の前記第２系統のスイッチと接続される複数の第２系統の補正電流用スイッチと、
   一端が接地電源と接続される容量素子と、
   前記ランプ信号源と接続される非反転入力端子と、前記容量素子の他端と接続される反転入力端子とを有する演算増幅器と、
   前記容量素子の他端と接続され、前記演算増幅器の出力を受ける第１のＮＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタと接続され、第１および第２のＰＭＯＳトランジスタで構成される第１のカレントミラー回路と、
   前記第１のカレントミラー回路および前記接地電源と接続される第２のＮＭＯＳトランジスタと、
   各々が、対応するカラムに対して設けられ、前記第２のＮＭＯＳトランジスタと第２のカレントミラー回路を構成し、前記接地電源、対応するカラムの前記第１系統の補正電流用スイッチおよび前記第２系統の補正電流用スイッチと接続される複数の第３のＮＭＯＳトランジスタとを備え、
   同一のカラムの前記第１系統の補正電流用スイッチと、前記第１系統の補正電流用スイッチと対応する前記第１系統のスイッチとは、前記下位ビット判定時に同期して開閉し、同一のカラムの前記第２系統の補正電流用スイッチと、前記第２系統の補正電流用スイッチと対応する前記第２系統のスイッチとは、前記下位ビット判定時に同期して開閉する、請求項３記載の固体撮像装置。
6. 前記補正電流回路は、
   各々が、対応するカラムに対して設けられ、対応するカラムの前記容量ＤＡ変換器の前記第１系統のスイッチと接続される複数の第１系統の補正電流用スイッチと、
   各々が、対応するカラムに対して設けられ、対応するカラムの前記容量ＤＡ変換器の前記第２系統のスイッチと接続される第２系統の補正電流用スイッチと、
   前記撮像信号の下位ビット判定時に、前記ランプ信号と逆の傾きの逆ランプ信号を出力する逆ランプ信号源と、
   一端が所定の電圧の電源と接続された容量素子と、
   前記逆ランプ信号源と接続される非反転入力端子と、前記容量素子の他端と接続される反転入力端子とを有する演算増幅器と、
   前記容量素子の他端と接続され、前記演算増幅器の出力を受ける第１のＮＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタおよび接地電源と接続される第２のＮＭＯＳトランジスタと、
   各々が、対応するカラムに対して設けられ、前記第２のＮＭＯＳトランジスタとカレントミラー回路を構成し、前記接地電源、対応するカラムの前記第１系統の補正電流用スイッチおよび前記第２系統の補正電流用スイッチと接続される複数の第３のＮＭＯＳトランジスタとを備え、
   同一のカラムの前記第１系統の補正電流用スイッチと、前記第１系統の補正電流用スイッチと対応する前記第１系統のスイッチとは、前記下位ビット判定時に同期して開閉し、同一のカラムの前記第２系統の補正電流用スイッチと、前記第２系統の補正電流用スイッチと対応する前記第２系統のスイッチとは、前記下位ビット判定時に同期して開閉する、請求項３記載の固体撮像装置。
7. 前記補正電流回路は、前記下位ビット判定時に前記ランプ信号源の前記ランプ信号の出力によって、前記容量ＤＡ変換器を流れる電流が、前記基準電源および前記ランプ信号源に流れないように、前記補正電流が流れる経路を形成する、請求項２記載の固体撮像装置。
8. 前記基準電源として、第１の基準電源と第２の基準電源とを備え、
   前記複数の容量素子の各々は、前記比較器の第１の入力端子が接続される配線に設けられた複数のノードのうちの対応するノードと接続され、
   前記容量ＤＡ変換器は、
   各々が、前記複数の容量素子のうちの１つと、前記第１の基準電源との間に接続された複数の第１系統のスイッチと、
   各々が、前記複数の容量素子のうちの１つと、前記第２の基準電源との間に接続された複数の第２系統のスイッチと、
   前記複数の容量素子のうち１つの容量素子と、前記ランプ信号源との間に配置されたランプ信号源用のスイッチとを含み、
   前記補正電流回路は、前記下位ビット判定時に、前記第１系統のスイッチまたは前記第２系統のスイッチに流れた電流が前記補正電流として入力され、かつ前記ランプ信号源と前記ランプ信号源用のスイッチとの間のノードに前記補正電流を出力するように構成される、請求項７記載の固体撮像装置。
9. 前記補正電流回路は、
   各々が、対応するカラムに対して設けられ、対応するカラムの前記容量ＤＡ変換器の前記第１系統のスイッチと接続される複数の第１系統の補正電流用スイッチと、
   各々が、対応するカラムに対して設けられ、対応するカラムの前記容量ＤＡ変換器の前記第２系統のスイッチと接続される複数の第２系統の補正電流用スイッチと、
   一端が接地電源と接続される容量素子と、
   前記ランプ信号源と接続される非反転入力端子と、前記容量素子の他端と接続される反転入力端子とを有する演算増幅器と、
   前記容量素子の他端と接続され、前記演算増幅器の出力を受ける第１のＮＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタと接続され、第１および第２のＰＭＯＳトランジスタで構成される第１のカレントミラー回路と、
   前記第１のカレントミラー回路および前記接地電源と接続される第２のＮＭＯＳトランジスタと、
   各々が、対応するカラムに対して設けられ、前記第２のＮＭＯＳトランジスタと第２のカレントミラー回路を構成し、前記接地電源、対応するカラムの前記第１系統の補正電流用スイッチおよび前記第２系統の補正電流用スイッチと接続される複数の第３のＮＭＯＳトランジスタと、
   各々が、対応するカラムに対して設けられ、前記第１のＰＭＯＳトランジスタと第３のカレントミラー回路を構成し、前記ランプ信号源と対応するカラムの前記ランプ信号源用のスイッチとの間のノードに接続される複数の第３のＰＭＯＳトランジスタとを備え、
   同一のカラムの前記第１系統の補正電流用スイッチと、前記第１系統の補正電流用スイッチと対応する前記第１系統のスイッチとは、前記下位ビット判定時に同期して開閉し、同一のカラムの前記第２系統の補正電流用スイッチと、前記第２系統の補正電流用スイッチと対応する前記第２系統のスイッチとは、前記下位ビット判定時に同期して開閉する、請求項８記載の固体撮像装置。
10. 前記容量ＤＡ変換器は、ランプ信号用容量素子および複数の基準電圧用容量素子を含み、前記撮像信号の全ビット判定時に、前記複数の基準電圧用容量素子と前記基準電源との接続を調整し、前記ランプ信号用容量素子と前記ランプ信号源とを接続することによって、前記比較信号を生成し、
    前記補正電流回路は、前記全ビット判定時に、前記補正電流が流れる経路を形成する、請求項１記載の固体撮像装置。
11. 前記ランプ信号用容量素子および前記複数の基準電圧用容量素子は、前記比較器の第１の入力端子と接続される配線に設けられた複数のノードのうちの対応するノードと接続され、
    前記容量ＤＡ変換器は、
    各々が、前記複数の基準電圧用容量素子のうちの１つと、前記基準電源との間に接続された複数のスイッチを含み、
    前記補正電流回路は、前記複数のスイッチのいずれかに流れた電流が前記補正電流として入力されるように構成される、請求項１０記載の固体撮像装置。
12. 固体撮像装置であって、
    時間の経過に伴って電位が変化するランプ信号を出力するランプ信号源と、
    第１の基準電圧を出力する第１の基準電源と、
    第２の基準電圧を出力する第２の基準電源と、
    光電変換した電荷を蓄積する画素がロウ方向およびカラム方向に配置された画素アレイと、
    前記画素から出力された信号をカラムごとに伝送する垂直信号線と、
    前記垂直信号線を介して伝送された信号を並列にＡＤ変換するカラムＡＤＣ回路とを備え、
    前記カラムＡＤＣ回路は、
    カラムごとに設けられ、比較信号を生成する容量ＤＡ変換器と、
    カラムごとに設けられ、前記比較信号に基づいて、前記画素が受光した光の光量を表わす撮像信号のレベルを判定するための比較器とを含み、
    前記容量ＤＡ変換器は、
    各々が、前記比較器の第１の入力端子に接続された配線に設けられた複数のノードのうちの対応するノードと接続される複数の容量素子と、
    各々が、前記複数の容量素子のうちの１つと、前記第１の基準電源との間に接続された複数の第１系統のスイッチと、
    各々が、前記複数の容量素子のうちの１つと、前記第２の基準電源との間に接続された複数の第２系統のスイッチと、
    前記複数の容量素子のうち１つと、前記ランプ信号源との間に配置されたランプ信号源用のスイッチとを含み、
    前記固体撮像装置は、
    前記第１系統のスイッチまたは前記第２系統のスイッチに流れた電流が補正電流として入力されるように構成される補正電流回路を備える、固体撮像装置。
13. 前記複数の第１系統のスイッチおよび前記複数の第２系統のスイッチは、前記撮像信号の上位ビット判定時に、オンとオフとが切り替えられ、前記撮像信号の下位ビット判定時にオンまたはオフに固定され、
    前記ランプ信号源用のスイッチは、前記上位ビット判定時にオフに設定され、前記下位ビット判定時にオンに設定され、
    上位ビットラッチ回路と、
    下位ビットカウンタと、
    前記上位ビット判定時に、前記複数の第１系統のスイッチおよび前記複数の第２系統のスイッチの状態と、前記比較器の出力とに基づいて、前記上位ビットラッチ回路に上位ビットをラッチさせ、前記下位ビット判定時に、前記比較器の出力に基づいて、前記下位ビットカウンタに下位ビットをカウントさせる制御論理部とを備え、
    前記補正電流回路は、前記下位ビット判定時に、前記補正電流が流れる経路を形成する、請求項１２記載の固体撮像装置。
14. 時間の経過に伴って電位が変化するランプ信号を出力するランプ信号源と、
    基準電圧を出力する基準電源と、
    前記ランプ信号源および前記基準電源に接続され、比較信号を生成する容量ＤＡ変換器と、
    前記比較信号に基づいて、画素アレイ内の画素が受光した光の光量に応じたレベルを表わす撮像信号のレベルを判定するための比較器と、
    前記ランプ信号源の前記ランプ信号の出力によって前記容量ＤＡ変換器に流れる電流が、前記基準電源に流れないように、補正電流が流れる経路を形成する補正電流回路とを備えた、ＡＤ変換器。

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