TW201703512A - 固態影像感測裝置 - Google Patents

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TW201703512A
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松本修
森下玄
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瑞薩電子股份有限公司
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Abstract

減低由欄電路用的接地線的IR壓降所引起之拍攝圖像的亮度不均。 CMOS影像感測器中，複數個偏壓電路(50)係分散配置於和像素陣列(101)的各列相對應之欄電路(10)的配置區域。各偏壓電路(50)，依據輸入的參照電流Iref來生成偏壓，將生成的偏壓供給至相對應的鄰近的欄電路(10)。

Description

固態影像感測裝置
本發明有關固態影像感測裝置，例如有關和像素陣列的各列相對應而設置之欄(column)電路。
固態影像感測裝置(亦稱為影像感測器)，具有複數個像素以行列狀排列而成之像素陣列。在像素陣列的各列設有垂直訊號線。CMOS(Complementary Metal Oxide Semiconductor)影像感測器的情形中，各像素，包含至少1個光電變換元件、及將和光電變換元件中蓄積的電荷相應的電子訊號輸出至垂直訊號線之放大電晶體。
CMOS影像感測器中，還和像素陣列的列分別相對應而設有欄電路。在各欄電路，設有電流源電晶體，用來規定在相對應的垂直訊號線流通之電流。藉由電流源電晶體與各像素的放大電晶體來構成源極隨耦(source follower)電路。對於各電流源電晶體的控制電極，從共通的偏壓電路賦予偏壓(例如參照日本特開2012-253691號公報(專利文獻1))。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-253691號公報
通常，在固態影像感測裝置，設有數百至數千個欄電路。該些欄電路共享接地線，因此在像素資料讀出時，在此共通的接地線會流通有從各像素輸出之電子訊號。如此一來會在接地線發生IR壓降(IR Drop)，因此在靠近接地電位的供給源之周邊部的欄電路以及中央部的欄電路，電路特性會相異。其結果，拍攝出的圖像中會發生亮度不均(即陰影(shading))。
其他問題及新穎特徵，可透過本說明書之記述及所附圖面而明瞭。
一實施形態之CMOS影像感測器，複數個偏壓電路係分散配置於和像素陣列的各列相對應之欄電路的配置區域。各偏壓電路，依據輸入的參照電流來生成偏壓，將生成的偏壓供給至相對應的鄰近的欄電路。
按照上述實施形態，能夠減低由欄電路用的接地線的IR壓降所引起之拍攝圖像的亮度不均。
1‧‧‧重置電晶體
2‧‧‧傳送電晶體
3‧‧‧光二極體
4‧‧‧放大電晶體
5‧‧‧選擇電晶體
7‧‧‧浮動擴散
9‧‧‧垂直訊號線
10‧‧‧欄電路
11‧‧‧定電流電晶體
12‧‧‧PGA
13‧‧‧ADC
14‧‧‧接地線
15‧‧‧電源線
16‧‧‧群組
50，70，71‧‧‧偏壓電路
80‧‧‧電流源電路
100，100A‧‧‧影像感測器
101‧‧‧像素陣列
102‧‧‧垂直掃描部
103‧‧‧水平掃描部
104‧‧‧邏輯部
105‧‧‧輸出入部
GND‧‧‧接地電位
Iref‧‧‧參照電流
PX‧‧‧像素
RX，SL，TX‧‧‧水平訊號線
VDD‧‧‧電源電位
Vb1，Vb2，Vb3，Vb11，Vb12，Vb13，Vb14，Vb21，Vb22‧‧‧偏壓
[圖1]CMOS影像感測器的構成一例示意方塊圖。
[圖2]圖1的各像素的構成一例示意等效電路圖。
[圖3]圖1的像素陣列的一部分擷取示意電路圖。
[圖4]圖1的欄電路10的更詳細的構成示意方塊圖。
[圖5]用來說明欄電路10與偏壓電路50之對應關係之圖。
[圖6]用來說明對各欄電路10及各偏壓電路50之電源電位VDD及接地電位VSS的供給之圖。
[圖7]圖1的電流源電路80的構成一例示意等效電路圖。
[圖8]用來說明各偏壓電路50與設於相對應的欄電路10之定電流電晶體11的連接之圖。
[圖9]圖8的構成的比較例示意圖。
[圖10]圖4的PGA12的構成一例示意電路圖。
[圖11]圖10的運算放大器20的構成一例示意電路圖。
[圖12]生成供給至圖11的PGA12之偏壓Vb11~Vb14之電路一例示意圖。
[圖13]圖4的ADC13的構成一例示意電路圖。
[圖14]用來說明圖13的ADC13的動作之時序圖。
[圖15]圖13的運算放大器30的構成一例示意電路圖。
[圖16]用來說明第2實施形態之CMOS影像感測器中偏壓電路50的構成之電路圖。
[圖17]第3實施形態之電流源電路80及偏壓電路50的構成示意電路圖。
[圖18]第4實施形態之CMOS影像感測器的構成一例示意方塊圖。
以下參照圖面，詳細說明各實施形態。另，遇同一或相當之部分則標注同一參照符號，且不反覆說明。
<第1實施形態> 〔影像感測器的構成〕
圖1為CMOS影像感測器的構成一例示意方塊圖。CMOS影像感測器100，包含像素陣列101、垂直掃描部102、欄電路10〔0〕~10〔N〕、水平掃描部103、邏輯部104、輸出入部105、偏壓電路50〔0〕~50〔L〕、電流源電路80。
參照圖1，像素陣列101，包含以行列狀排列之複數個像素PX。具體而言圖1的像素陣列101的行數 為M+1行，列數為N+1列。是故，總共排列有(M+1)×(N+1)個像素PX。例如，當為FULL HD(Full High Definition)的解析度的情形下，M+1=1080、N+1=1920。
另，以下說明中，將第0行、第0列的像素記載為PX〔0，0〕，第i行、第j列的像素記載為PX〔i，j〕，第M行、第N列的像素記載為PX〔M，N〕。像素陣列101的行方向亦稱為X方向或水平方向，像素陣列101的列方向亦稱為Y方向或垂直方向。
圖2為圖1的各像素的構成一例示意等效電路圖。參照圖2，各像素PX，包含將光訊號變換成電子訊號之光二極體(光電變換元件)3、及將藉由光二極體3而生成的電子訊號傳遞至浮動擴散7之傳送電晶體2、及將浮動擴散7重置成規定的電壓位準(電源電位VDD位準)之重置電晶體1。各像素PX，還包含將浮動擴散7上的電子訊號以源極隨耦模式來傳遞之放大電晶體4、及將藉由放大電晶體4傳遞的電子訊號傳遞至垂直訊號線9上之選擇電晶體5。CMOS影像感測器的情形中，電晶體1，2，4及5是由NMOS(N-channel MOS)電晶體來構成。
圖3為圖1的像素陣列的一部分擷取示意電路圖。圖3中，揭示了配置於從第p行至第p+3行為止及從第q列至第q+3列為止之16個像素PX。如圖3所示，水平訊號線TX，RX，SL的各者，和像素陣列101的 行分別相對應而設置，垂直訊號線9，和像素陣列的列分別相對應而設置。設於同一行之各像素PX的傳送電晶體2的閘極，連接至朝行方向延伸之相對應的水平訊號線TX。設於同一行之各像素PX的重置電晶體1的閘極，連接至朝行方向延伸之相對應的水平訊號線RX。設於同一行之各像素PX的選擇電晶體5的閘極，連接至朝行方向延伸之相對應的水平訊號線SL。設於同一列之各像素PX的選擇電晶體5的源極，連接至朝列方向延伸之相對應的垂直訊號線9。
各像素PX的光二極體中蓄積之資料的讀出，是於每一行依序進行。例如，當進行第p行的各像素PX的資料讀出時，首先，在水平訊號線TX〔p〕的電壓為低(L)位準(也就是說，傳送電晶體2為OFF)的狀態下，將水平訊號線SL〔p〕的電壓設為高(H)位準(也就是說，將選擇電晶體5設為ON)。又，將水平訊號線RX〔p〕設為H位準(也就是說，將重置電晶體1設為ON)，藉此浮動擴散7的電荷被重置。
接著，將水平訊號線RX〔p〕設為L位準(也就是說，將重置電晶體1設為OFF)，此時的浮動擴散7的電位(暗訊號)，透過垂直訊號線9被讀出。
接著，將水平訊號線TX〔p〕的電壓設為H位準(也就是說，將傳送電晶體2設為ON)，藉此光二極體3中蓄積的電荷因應光訊號被傳遞至浮動擴散7。然後，此時的浮動擴散7的電位(明訊號)，透過垂直訊號 線9被讀出。
另，圖2及圖3中，1個像素PX中設有1個光二極體3及1個傳送電晶體2，但亦可構成為光二極體3及傳送電晶體2在各像素PX各設有複數個。
再次參照圖1，垂直掃描部102，於垂直方向(Y方向)掃描像素。具體而言垂直掃描部102，係控制圖2及圖3中說明的水平訊號線TX，RX，SL的電壓。
欄電路10〔0〕~10〔N〕(當統稱的情形下或表示非特定者的情形下，記載為欄電路10)，和像素陣列101的列分別相對應而設有N+1個。各欄電路10，和相對應的列的垂直訊號線9分別連接，抓取從相對應的列的像素PX輸出之電子訊號(暗訊號及明訊號)。各欄電路10，將抓取到的電子訊號放大，且將放大後的電子訊號做AD(Analog to Digital)變換。圖1的情形中，欄電路10〔0〕~10〔N〕，沿著像素陣列101的下邊朝行方向(X方向)排列。
水平掃描部103，將從欄電路10〔0〕~10〔N〕分別輸出的N+1個數位訊號於水平方向(X方向)平行傳送。
邏輯部104，遵照從外部給予的指令來控制CMOS影像感測器100全體(亦即，垂直掃描部102、欄電路10、水平掃描部103等)的動作。
輸出入部105，將藉由水平掃描部103傳送的N+1個數位訊號做平行/串列變換藉此變換成串列訊號 後，輸出至CMOS影像感測器100的外部。輸出入部105，還從外部接收指令等。
偏壓電路50〔0〕~50〔L〕，為用來對欄電路10〔0〕~10〔N〕供給偏壓之電路(圖1中為便於圖解係繪製陰影線來表示)。各偏壓電路50，依據輸入的參照電流來生成複數個偏壓。又，各偏壓電路50，和欄電路10〔0〕~10〔N〕當中的一部分欄電路相對應，將生成的複數個偏壓供給至相對應的欄電路。電流源電路80，生成用來供給至各偏壓電路50之參照電流。
例如，FULL HD解析度的CMOS影像感測器的情形中，相對於N+1=1920個的欄電路10〔0〕~10〔1919〕，設有L+1=5~20個左右的偏壓電路50。在此情形下，100~400個左右的欄電路10對應至各偏壓電路50。典型的例子中如圖1所示，各偏壓電路50，分散配置於欄電路10的排列中。
〔欄電路的細節〕
圖4為圖1的欄電路10的更詳細的構成示意方塊圖。圖4中，將和欄電路10相對應的偏壓電路50、及電流源電路80併予揭示。
各欄電路10，包含定電流源用之NMOS電晶體11(以下亦稱為定電流電晶體11)、及可程式控制增益放大器(PGA：Programmable Gain Amplifier)12、及AD變換器(ADC：Analog to Digital Converter)13。定 電流電晶體11，連接於相對應的垂直訊號線9與賦予接地電位GND的接地節點之間。PGA12，將從相對應的列的各像素PX輸出之電子訊號放大。AD變換器13，將藉由PGA12放大後的電子訊號變換成數位訊號Dq。
偏壓電路50，接受藉由電流源電路80而生成的參照電流Iref，依據參照電流Iref來生成偏壓Vb1，Vb2，Vb3。偏壓Vb1，供給至定電流電晶體11的閘極。複數個偏壓Vb2用於PGA12，複數個偏壓Vb3用於ADC 13。另，PGA12、ADC13、及偏壓電路50，接受共通的電源電位VDD及接地電位GND而動作。
圖5為用來說明欄電路10與偏壓電路50之對應關係之圖。參照圖5，欄電路10〔0〕~10〔N〕，被區分成L+1個群組16〔0〕~16〔L〕。各群組16，包含複數個欄電路10。偏壓電路50〔0〕~50〔L〕分別對應於群組16〔0〕~16〔L〕，從相對應的偏壓電路50供給偏壓至各群組16中包含之欄電路10。
例如，圖5的情形中，依排列順序從第0個至第5個為止的欄電路10〔0〕~10〔5〕，隸屬於第0個群組16〔0〕。對於該群組16〔0〕的各欄電路10，會從偏壓電路50〔0〕供給偏壓Vb1。偏壓電路50〔0〕，配置於欄電路10〔3〕與欄電路10〔4〕之間。
同樣地，依排列順序第6個、第7個、第8個、...的欄電路10〔6〕，10〔7〕，10〔8〕，...，隸屬於第1個群組16〔1〕。對於群組16〔1〕的各欄電路 10，會從偏壓電路50〔1〕供給偏壓Vb1。偏壓電路50〔1〕，配置於欄電路10〔7〕與欄電路10〔8〕之間。
像這樣，圖5的情形中，各偏壓電路50，配置於相對應的群組16中包含之複數個欄電路10當中的相鄰2個偏壓電路50之間、或是配置於相對應的群組16中包含之複數個欄電路10的列的邊端。換言之，各偏壓電路50，和隸屬於相對應的群組16之其中一個欄電路10鄰接而設置。
另，為了確保偏壓電路的配置空間，理想是將欄電路10的寬度(行方向的長度)W0設成比像素陣列的各列的寬度W1(亦即，像素的行方向的間距)還短。
〔關於IR壓降〕
圖6為用來說明對各欄電路10及各偏壓電路50之電源電位VDD及接地電位VSS的供給之圖。圖6(A)為接地線14及電源線15與各欄電路10及各偏壓電路50之連接關係示意圖。圖6(B)為用來說明在電源線15及接地線14發生之IR壓降之圖。另，亦將電源電位VDD及接地電位GND統稱而稱為基準電位VDD，GND，將電源線15及接地線14統稱而稱為基準電位線15，14。
如圖6(A)所示，欄電路10〔0〕~10〔N〕及偏壓電路50〔0〕~50〔L〕，和朝像素陣列的行方向延伸之共通的接地線14及共通的電源線15連接。接地線14的兩端和賦予接地電位GND之接地節點，電源線15 的兩端和賦予電源電位VDD之電源節點連接。
如先前說明般，各欄電路10和相對應的垂直訊號線連接，藉此於像素訊號的讀出時在各欄電路10會有訊號電流流通。因此，在接地線14及電源線15會發生IR壓降。具體而言，如圖6(B)所示，接地線14的中央附近，電位比接地線14的兩端的接地電位GND還上浮△V。電源線15的中央附近，電位比電源線15的兩端的電源電位VDD還降低△V。
本實施形態之CMOS影像感測器100中，為了抑制這樣的IR壓降所致之影響，偏壓電路50〔0〕~50〔L〕係分散設置於欄電路10〔0〕~10〔N〕的設置區域內。更具體而言，各偏壓電路50與接地線14之連接點，係和隸屬於相對應的群組16的其中一個欄電路10與接地線14之連接點鄰接。換言之，各偏壓電路50與接地線14之連接點，位於隸屬於相對應的群組16的複數個欄電路10與接地線14之複數個連接點當中的其中2個連接點之間的位置，或是位於和該些複數個連接點的兩端鄰接的位置。
同樣地，各偏壓電路50與電源線15之連接點，係和隸屬於相對應的群組16之其中一個欄電路10與電源線15之連接點鄰接。換言之，各偏壓電路50與電源線15之連接點，位於隸屬於相對應的群組16的複數個欄電路10與電源線15之複數個連接點當中的其中2個連接點之間的位置，或是位於和該些複數個連接點的兩端鄰接 的位置。
以下，以設於各欄電路10之定電流電晶體11的閘極/源極間電壓的誤差為例，進一步詳細說明IR壓降的問題點及其因應對策。首先，說明用來生成作為偏壓的基礎即參照電流Iref之圖1之電流源電路80的構成。
圖7為圖1的電流源電路80的構成一例示意等效電路圖。參照圖7，電流源電路80，包含能隙參考(BGR：Band-Gap Reference)電路81、比較器82、PMOS(P-channel MOS)電晶體83，84〔0〕~84〔L〕、及電阻元件85，86。
能隙參考電路81，生成和電源電位VDD的變動及溫度的變動幾乎無相關之一定的參照電壓Vref(通常為1.25V左右)。生成的參照電壓Vref，被輸入至比較器的反轉輸入端子(負輸入端子)。PMOS電晶體83及電阻元件85，86，串聯連接於電源節點(電源電位VDD)與接地節點(接地電位GND)之間。電阻元件85，86，理想是使用其電阻值和溫度幾乎無相關之材料，如多晶矽等。電阻元件85及86的連接節點87，連接至比較器82的非反轉輸入端子(正輸入端子)。連接節點87的電位被反饋，藉此在PMOS電晶體83會流通和電源電位VDD的變動及溫度的變動幾乎無相關之一定的參照電流Iref。
PMOS電晶體84〔0〕~84〔L〕，與PMOS電晶體83構成電流鏡(current mirror)。藉此，在PMOS電晶體84〔0〕~84〔L〕會流通和鏡比率相應之電 流。圖7的情形下中是將鏡比率訂為1，故在PMOS電晶體84〔0〕~84〔L〕的各者會流通參照電流Iref。從PMOS電晶體84〔0〕~84〔L〕對偏壓電路50〔0〕~50〔L〕分別供給參照電流Iref。
圖8為用來說明各偏壓電路50與設於相對應的欄電路10之定電流電晶體11的連接之圖。圖8(A)表示電路圖，圖8(B)表示圖8(A)的電路圖中接地線14的電位分布。
參照圖8(A)，偏壓電路50〔0〕~50〔L〕，包含NMOS電晶體51~51〔L〕。NMOS電晶體51〔0〕~51〔L〕的源極與接地線14連接。NMOS電晶體51〔0〕~51〔L〕的汲極，與圖7中說明之電流源電路80的PMOS電晶體84〔0〕~84〔L〕的汲極連接。藉此，在各偏壓電路50的NMOS電晶體51會流通參照電流Iref。
各NMOS電晶體51的閘極，連接至自身的汲極，且連接至相對應的群組16中包含之各定電流電晶體11的閘極。也就是說，設於各偏壓電路50之PMOS電晶體51，與相對應的群組12之各定電流電晶體11構成電流鏡。例如，設於偏壓電路50〔r〕之NMOS電晶體51〔r〕(惟0≦r≦L)，與隸屬於相對應的群組16〔r〕之欄電路10〔q〕，10〔q+1〕的定電流電晶體11〔q〕，11〔q+1〕構成電流鏡電路(惟0≦q，q+1≦N)。
圖9為圖8的構成的比較例示意圖。圖9 (A)表示電路圖，圖9(B)表示圖9(A)的電路圖中接地線14的電位分布。
圖9(A)的比較例中，僅設有1個偏壓電路50〔0〕。設於偏壓電路50〔0〕之NMOS電晶體51〔0〕的源極連接至接地線14的一端。也就是說，偏壓電路50〔0〕，設於欄電路10〔0〕~10〔N〕的排列的末端。NMOS電晶體51〔0〕的汲極，與圖7中說明之電流源電路80的PMOS電晶體84〔0〕的汲極連接。藉此，在設於偏壓電路50〔0〕之NMOS電晶體51〔0〕會流通參照電流Iref。
設於偏壓電路50〔0〕之NMOS電晶體51〔0〕，與NMOS電晶體11〔0〕~11〔N〕構成電流鏡。藉此，當鏡比率為1的情形下，在NMOS電晶體11〔0〕~11〔N〕應也會流通參照電流Iref，但實際上不會成為如此。其理由在於，如圖9(B)所示，在接地線14會因電阻R1而發生IR壓降，因此各定電流電晶體11的閘極/源極間電壓和NMOS電晶體51的閘極/源極間電壓不會成為相等。具體而言，在欄電路10的排列的中央附近，定電流電晶體11的閘極/源極間會減小接地線14的電壓上昇量△V。其結果，流通於定電流電晶體11的電流會變小，在CMOS影像感測器會發生亮度不均(亦即陰影)。
本實施形態的情形中同樣地，如圖8(B)所示，在接地線14會發生由IR壓降所引起之電位分布。這一點和圖9的比較例的情形相同。然而，如圖8(A)所 示，偏壓電路50〔0〕~50〔L〕是分散配置於欄電路10〔0〕~10〔L〕的設置區域。也就是說，隸屬於各群組16的欄電路10，是設於比較接近相對應的偏壓電路50之位置。因此，各欄電路10的NMOS電晶體11的閘極/源極間電壓、與相對應的偏壓電路50的NMOS電晶體51的閘極/源極間電壓之差距，會比圖9比較例的情形來得小。其結果，從電流源電路80對各偏壓電路50賦予之參照電流Iref，會藉由電流鏡而近乎正確地拷貝至相對應的欄電路10，能夠提高流通於各欄電路10的定電流電晶體11之電流的均一性。
另，亦可將上述圖8及圖9的電流鏡電路以疊接電流鏡(cascode current mirror)來構成，或可以低電壓疊接電流鏡來構成。
〔有關PGA的構成例及偏壓的供給〕
上述各偏壓電路50，還生成供給至相對應的欄電路10的PGA12之偏壓。藉此，不僅能減低讀出電流的位置相依性(dependence)，還能減低PGA12的電路特性的位置相依性。以下，參照圖面具體說明之。
圖10為圖4的PGA12的構成一例示意電路圖。參照圖10，PGA12包含輸入電容22、回授電容23、及運算放大器20。
運算放大器20的正輸入端子21a，連接至參照電壓源24。輸入電容22的一端與相對應的垂直訊號線 9連接，輸入電容22的另一端與運算放大器20的負輸入端子21b連接。回授電容23，連接於運算放大器20的負輸入端子21b與輸出端子21c之間。
運算放大器20的增益，是由輸入電容22的值與回授電容23的值之比來決定。施加至輸入電容22的一端之像素PX的輸出訊號，會被運算放大器20放大後，輸出給ADC13。圖10的情形中，運算放大器20的增益調整是藉由變更回授電容23的值來進行。亦可變更輸入電容22的值來取而代之。
圖11為圖10的運算放大器20的構成一例示意電路圖。圖11的電路，稱為伸縮(telescopic)運算放大器。
參照圖11，運算放大器20，包含PMOS電晶體PM1~PM4、及NMOS電晶體NM1~NM6。PMOS電晶體PM1，PM2及NMOS電晶體NM1，NM2，是依此順序串聯連接於電源節點(電源電位VDD)與節點ND3之間。同樣地，PMOS電晶體PM3，PM4及NMOS電晶體NM3，NM4，是依此順序串聯連接於電源節點(電源電位VDD)與節點ND3之間，且和電晶體PM1，PM2，NM1，NM2的全體並聯連接。NMOS電晶體NM5，NM6，串聯連接於節點ND3與接地節點(接地電位GND)之間。
對NMOS電晶體NM5，NM6的閘極分別供給偏壓Vb12，Vb11，藉此，NMOS電晶體NM5，NM6係動 作成為定電流源。
NMOS電晶體NM2，NM4，被用來作為輸入電晶體對(pair)(差動對電晶體)。也就是說，NMOS電晶體NM2的閘極相當於正輸入端子21a，NMOS電晶體NM4的閘極相當於負輸入端子21b。對NMOS電晶體NM1，NM3的閘極賦予偏壓Vb13。藉此，NMOS電晶體NM1~NM4構成疊接差動放大電路。
對PMOS電晶體PM2，PM4的閘極供給偏壓Vb14，PMOS電晶體PM1，PM3的閘極連接至PMOS電晶體PM2的汲極(節點21d)。藉此，PMOS電晶體PM1~PM4構成低電壓疊接電流鏡，被用來作為疊接差動放大電路的負載電晶體。PMOS電晶體PM4的汲極，相當於輸出端子21c。
圖12為生成供給至圖11的PGA12之偏壓Vb11~Vb14之電路一例示意圖。圖12的電路，設於各偏壓電路50。參照圖12，偏壓電路50，包含PMOS電晶體PM11~PM18、及NMOS電晶體NM11~NM25。
NMOS電晶體NM11，NM12，NM15，NM17，與流通有來自電流源電路80的參照電流Iref之二極體式連接(diode-connected)的NMOS電晶體51構成電流鏡。NMOS電晶體51的閘極電壓被輸出作為偏壓Vb11。
PMOS電晶體PM11為二極體式連接，與NMOS電晶體NM11串聯連接。PMOS電晶體PM12~PM14，與PMOS電晶體PM11構成電流鏡。
PMOS電晶體PM13及NMOS電晶體NM18~NM21，串聯連接於電源節點(電源電位VDD)與接地節點(接地電位GND)之間。NMOS電晶體NM18~NM21的閘極，與NMOS電晶體NM18的汲極(節點ND4)連接。NMOS電晶體NM18~NM21被用來作為負載電晶體，在該些負載電晶體NM18~NM21流通有參照電流Iref或和其成比例之電流，藉此，在節點ND4產生的電壓被輸出作為偏壓Vb12。
NMOS電晶體NM13~NM15，串聯連接於電源節點(電源電位VDD)與接地節點(接地電位GND)之間。對NMOS電晶體NM13的閘極賦予參照電壓Vr1，藉此，NMOS電晶體NM13被用來作為電流源，流出和參照電壓Vr1相應之電流。對NMOS電晶體NM14的閘極賦予偏壓Vb12。
PMOS電晶體PM14及NMOS電晶體NM22~NM25，串聯連接於電源節點(電源電位VDD)與NMOS電晶體NM13的源極(節點ND5)之間。NMOS電晶體NM22~NM25的閘極，連接至NMOS電晶體NM22的汲極(節點ND6)。MOS電晶體NM18~NM21被用來作為負載電晶體，在節點ND6產生的電壓被輸出作為偏壓Vb13。
PMOS電晶體PM15~PM18及NMOS電晶體NM16，NM17，串聯連接於電源節點(電源電位VDD)與接地節點(接地電位GND)之間。對MOS電晶體 NM16的閘極賦予偏壓Vb12。PMOS電晶體PM15~PM18的閘極，與PMOS電晶體18的汲極(節點ND7)連接。PMOS電晶體PM15~PM18被用來作為負載電晶體，在該些負載電晶體流通有參照電流Iref或和其成比例之電流，藉此，在節點ND7產生的電壓被輸出作為偏壓Vb14。
〔有關ADC的構成例及偏壓的供給〕
各偏壓電路50，還生成供給至相對應的欄電路10的ADC13之偏壓。藉此，還能減低ADC13的電路特性的位置相依性。以下，參照圖面具體說明之。
圖13為圖4的ADC13的構成一例示意電路圖。參照圖13，ADC13包含電容36，37、運算放大器30，31、開關38，39、比較器32、及正反器(flip-flop)33。
運算放大器30的正輸入端子40a，透過電容36被輸入來自PGA12的訊號。運算放大器30的負輸入端子40b透過電容37被輸入來自斜坡(ramp)電路34的斜坡訊號VRP。斜坡訊號VRP為以一定的梯度掃掠之電壓。運算放大器30的正輸入端子40a與負輸出端子40d透過開關38而連接。運算放大器30的負輸入端子40b與正輸出端子40c透過開關39而連接。運算放大器30的正輸出端子40c連接至運算放大器31的正輸入端子41a。運算放大器30的負輸出端子40d連接至運算放大器31的負輸出端子41b。運算放大器31的輸出端子41c，透過比較 器32輸入至正反器33。比較器32，例如為CMOS反流器。對於正反器33還輸入計數器35之值。
最初將開關38，39設為ON，藉此運算放大器30的偏移(offset)被除去。偏移除去後，將開關38，39設為ON，開始斜坡訊號VRP的掃掠，且開始計數器35的上數計數(countup)。若斜坡訊號VRP的訊號位準超出來自PGA12的訊號的訊號位準時，比較器32的輸出的邏輯位準會反轉。此時的計數器35之值會被保持於正反器以作為AD變換值。保持於正反器的AD變換值，藉由圖1的水平掃描部103被依序讀出。
圖14為用來說明圖13的ADC13的動作之時序圖。參照圖14，在時刻t1，開始斜坡訊號VRP的掃掠，且開始計數器35的上數計數。在時刻t2，斜坡訊號VRP的訊號位準超出來自PGA12的訊號的訊號位準。此時的計數器之值x，被保持於圖13的正反器33。
圖15為圖13的運算放大器30的構成一例示意電路圖。參照圖14，運算放大器30，包含PMOS電晶體PM30~PM33、及NMOS電晶體NM31~34。
PMOS電晶體PM31及NMOS電晶體NM33，是依此順序串聯連接於電源節點(電源電位VDD)與節點ND8之間。PMOS電晶體PM32及NMOS電晶體NM34，是依此順序串聯連接於電源節點(電源電位VDD)與節點ND8之間，且和電晶體PM31，NM33的全體並聯連接。NMOS電晶體NM31，NM32，串聯連接於節 點ND8與接地節點(接地電位GND)之間。
對NMOS電晶體NM31，NM32的閘極分別輸入偏壓Vb22，Vb21，藉此，NMOS電晶體NM31，NM32動作成為定電流源。
NMOS電晶體NM33，NM34，被用來作為輸入電晶體對(pair)(差動對電晶體)。也就是說，NMOS電晶體NM33的閘極相當於正輸入端子40a，NMOS電晶體NM34的閘極相當於負輸入端子40b。
PMOS電晶體PM31，PM32，為閘極與汲極相互連接之交叉耦合(cross coupling)型的負載電晶體。二極體式連接的PMOS電晶體PM30，PM33與PMOS電晶體PM31，PM32分別並聯連接。PMOS電晶體PM32的汲極相當於正輸出端子40c，PMOS電晶體PM31的汲極相當於負輸出端子40d。
作為圖13的運算放大器31，能夠使用圖11中說明之伸縮型的運算放大器。對運算放大器30供給之偏壓Vb21，Vb22，能夠和圖12中說明之用來生成偏壓Vb11，Vb12的電路使用同樣的電路。此外，當使用圖11的伸縮運算放大器作為圖13的運算放大器31的情形下，作為用來生成其偏壓Vb11，Vb12，Vb13，Vb14之電路，能夠使用圖12中說明之電路。
〔效果〕
如以上所述，按照第1實施形態之CMOS影像感測 器，生成供給至欄電路10〔0〕~10〔N〕的偏壓之偏壓電路50〔0〕~50〔L〕，是分散配置於欄電路10的設置區域。藉此，能夠抑制由IR壓降所起之接地線的電位分布對於讀出電流的影響，故能抑制圖像的亮度不均(陰影)。
又，供給至設於各欄電路10之PGA及ADC的偏壓，亦是從分別相對應的偏壓電路50供給，藉此，能夠減低它們的電路特性的位置相依性。
<第2實施形態> 〔偏壓電路的構成〕
第2實施形態之CMOS影像感測器中，圖7中說明之電流源電路80中，僅設有1個定電流源用的PMOS電晶體84(亦即僅有PMOS電晶體84〔0〕)。圖5、圖6中說明之L+1個偏壓電路50〔0〕~50〔L〕當中，L個偏壓電路50〔0〕~50〔L-1〕，係構成為更包含電流鏡電路，將輸入的參照電流Iref因應鏡比率(通常為1)予以拷貝，藉此生成新的參照電流Iref並輸出。在此情形下，第0個的偏壓電路50〔0〕，從電流源電路80接受參照電流Iref之供給。第i個(惟1≦i≦L)的偏壓電路50〔i〕，從第i-1個的偏壓電路50〔i〕接受參照電流Iref之供給。也就是說，參照電流Iref，依偏壓電路50〔0〕，50〔1〕，...，50〔L〕的順序被依序傳送。以下，參照圖面具體說明之。
圖16為用來說明第2實施形態之CMOS影像感測器中偏壓電路50的構成之電路圖。參照圖16，偏壓電路50〔0〕~50〔L-1〕的各者，包含NMOS電晶體51，60~62、及PMOS電晶體63~66。
NMOS電晶體51，60為二極體式連接的電晶體。NMOS電晶體51的源極連接至接地線14，NMOS電晶體51的汲極與NMOS電晶體60的源極連接。對NMOS電晶體60的汲極輸入參照電流Iref。NMOS電晶體61，62的閘極分別與NMOS電晶體60，51的閘極連接，藉此，NMOS電晶體51，60~62構成疊接電流鏡。
PMOS電晶體63，64為二極體式連接的電晶體，和NMOS電晶體61，62共同以此排列順序串聯連接於電源線15與接地線14之間。藉此，在NMOS電晶體61，62拷貝的參照電流Iref，也會流通於PMOS電晶體63，64。PMOS電晶體63，64的閘極分別與PMOS電晶體65，66的閘極連接，藉此，PMOS電晶體63~66構成疊接電流鏡。其結果，拷貝的參照電流Iref，會從PMOS電晶體66的汲極輸入至下一順序的偏壓電路50。
偏壓電路50〔L〕，包含用來從偏壓電路50〔L-1〕接受參照電流Iref之二極體式連接的NMOS電晶體51，60。
偏壓電路50〔0〕~50〔L〕的NMOS電晶體51的閘極，分別與設於相對應的群組16的欄電路10之定電流電晶體11的閘極連接。藉此，在各定電流電晶體 11會流通參照電流Iref。第2實施形態的其他要點和第1實施形態的情形相同，故不反覆說明。另，亦可取代上述疊接電流鏡，而使用未疊接連接之通常的電流鏡，或可使用低電壓疊接電流鏡。
〔效果〕
如上述般按照第2實施形態之CMOS影像感測器，相較於第1實施形態的情形，能夠將從電流源電路80供給至偏壓電路50之參照電流Iref的配線數從L條刪減成1條。因此，能謀求電路的小面積化。
<第3實施形態>
圖17為第3實施形態之電流源電路80及偏壓電路50的構成示意電路圖。圖17的電路圖，對應於圖8(A)及圖16。
圖17之電流源電路80中，設有2個定電流源用的PMOS電晶體84(亦即PMOS電晶體84〔0〕，84〔1〕)。PMOS電晶體84〔0〕的汲極與偏壓電路50〔0〕連接，PMOS電晶體84〔1〕的汲極與偏壓電路50〔r+1〕連接。藉此，對偏壓電路50〔0〕，50〔r+1〕，從電流源電路80供給參照電流Iref。
對偏壓電路50〔0〕供給之參照電流Iref，會依偏壓電路50〔1〕，50〔2〕，...50〔r〕的順序依序傳送。對偏壓電路50〔r+1〕供給之參照電流Iref，會依偏 壓電路50〔r+2〕，...，50〔L〕的順序依序傳送。因此，偏壓電路50〔1〕~50〔r-1〕及50〔r+1〕~50〔L〕的各者，如圖16中說明般，包含由NMOS電晶體51，60~62所構成之疊接電流鏡電路、及由PMOS電晶體63~66所構成之疊接電流鏡電路。亦可取代疊接電流鏡電路，而使用未疊接連接之通常的電流鏡，或可使用低電壓疊接電流鏡。另，偏壓電路50〔r〕，50〔L〕，僅包含用來接受參照電流Iref之二極體式連接的NMOS電晶體51，60，不需要包含鏡電路。
像這樣，可將第1實施形態與第2實施形態任意地組合。更一般化而言，電流源電路80係生成複數個參照電流Iref並輸出。偏壓電路50〔0〕~50〔L〕，包含複數個第1偏壓電路、及複數個第2偏壓電路。各第1偏壓電路包含電流鏡電路，將輸入的參照電流Iref因應鏡比率予以拷貝，藉此生成新的參照電流Iref並輸出。複數個第1偏壓電路的一部分即複數個特定的第1偏壓電路，從電流源電路80接受參照電流Iref之輸入。1或複數個特定的第1偏壓電路以外之剩餘的第1偏壓電路的各者，從自己以外的其他第1偏壓電路接受參照電流Iref之輸入。各第2偏壓電路，從複數個第1偏壓電路的其中一者接受參照電流Iref之輸入。
上述第3實施形態之CMOS影像感測器，亦發生和第1實施形態的情形近乎同樣的效果。
<第4實施形態>
圖18為第4實施形態之CMOS影像感測器的構成一例示意方塊圖。圖18的方塊圖，對應於圖1的方塊圖。
圖18之CMOS影像感測器100A中，和像素陣列101的第偶數列相對應的欄電路10〔0〕，10〔2〕，...，10〔N-3〕，10〔N-1〕，係沿著像素陣列101的下邊朝行方向(X方向)排列。和像素陣列101第奇數列相對應的欄電路10〔1〕，10〔3〕，...，10〔N-2〕，10〔N〕，係沿著像素陣列101的上邊朝行方向(X方向)排列。設有水平掃描部103〔0〕供沿著像素陣列101的下邊排列之欄電路10用，設有水平掃描部103〔1〕供沿著像素陣列101的上邊排列之欄電路10用。如圖18般在像素陣列的上下配置欄電路10，藉此能將各欄電路10的寬度做成2倍，故有設計自由度增加之效果。
上述情形中，設有用來對像素陣列101中沿著下邊排列之欄電路10〔0〕，10〔2〕，...，10〔N-3〕，10〔N-1〕供給偏壓之偏壓電路70〔0〕~70〔L1〕。偏壓電路70〔0〕~70〔L1〕，分散配置於欄電路10〔0〕，10〔2〕，...，10〔N-3〕，10〔N-1〕排列之區域。也就是說，各偏壓電路70，配置於相鄰2個欄電路10之間或欄電路10的排列的末端。
同樣地，設有用來對像素陣列101中沿著上邊排列之欄電路10〔1〕，10〔3〕，...，10〔N-2〕，10〔N〕供給偏壓之偏壓電路71〔0〕~71〔L2〕。偏壓電 路71〔0〕~71〔L2〕，分散配置於欄電路10〔0〕，10〔2〕，...，10〔N-3〕，10〔N-1〕排列之區域。也就是說，各偏壓電路71，配置於相鄰2個欄電路10之間或欄電路10的排列的末端。
偏壓電路70，71的具體的構成，和第1~第3實施形態中說明之偏壓電路50相同，故不反覆說明。此外，圖18的其他要點和圖1的情形相同，故不反覆說明。這樣的圖18的構成的CMOS影像感測器100A中，也能發揮和圖1的情形近乎同樣的效果。
以上，已基於實施形態具體地說明了本發明者所研發之發明，但本發明並非限定於上述實施形態，在不脫離其要旨之範圍內當然可做種種變更。
9‧‧‧垂直訊號線
10‧‧‧欄電路
11‧‧‧定電流電晶體
14‧‧‧接地線
16‧‧‧群組
50‧‧‧偏壓電路
51‧‧‧NMOS電晶體
80‧‧‧電流源電路
84‧‧‧PMOS電晶體
101‧‧‧像素陣列
GND‧‧‧接地電位
Iref‧‧‧參照電流
R1‧‧‧電阻
VDD‧‧‧電源電位

Claims (12)

  1. 一種固態影像感測裝置，其特徵為，具備：像素陣列，以行列狀設有複數個用來將光訊號變換成電子訊號之像素；複數個垂直訊號線，和前述像素陣列的列分別相對應而設置；及複數個欄電路，和前述複數個垂直訊號線分別連接，各自抓取從相對應的列的各前述像素輸出之前述電子訊號；前述複數個欄電路，被分組成複數個群組，前述固態影像感測裝置，還具備和前述複數個群組分別相對應之複數個偏壓電路，各前述偏壓電路，接受參照電流，依據前述參照電流生成1或複數個偏壓，將生成的1或複數個偏壓供給至隸屬於相對應的群組之各前述欄電路，各前述偏壓電路，和隸屬於前述相對應的群組之其中一個前述欄電路鄰接設置。
  2. 如申請專利範圍第1項所述之固態影像感測裝置，其中，更具備：電流源電路，生成複數個前述參照電流並輸出至各前述偏壓電路。
  3. 如申請專利範圍第1項所述之固態影像感測裝置，其中，前述固態影像感測裝置，具備第0個至第L個(L為2以上的整數)為止之L+1個偏壓電路，以作為前述複數個偏壓電路， 第0個至第L-1個為止之L個偏壓電路的各者，包含電流鏡電路，將輸入的前述參照電流因應鏡比率予以拷貝，藉此生成新的參照電流並輸出，前述固態影像感測裝置，還具備生成前述參照電流並輸出之電流源電路，第0個的偏壓電路從前述電流源電路接受前述參照電流之輸入，第i個(惟1≦i≦L)的偏壓電路，從第i-1個的偏壓電路接受前述參照電流之輸入。
  4. 如申請專利範圍第1項所述之固態影像感測裝置，其中，前述固態影像感測裝置，更具備：電流源電路，生成複數個前述參照電流並輸出，前述複數個偏壓電路，包含：複數個第1偏壓電路，包含電流鏡電路，將輸入的前述參照電流因應鏡比率予以拷貝，藉此生成新的參照電流並輸出；及複數個第2偏壓電路；前述複數個第1偏壓電路的一部分即複數個特定的第1偏壓電路，從前述電流源電路接受前述參照電流之輸入，前述複數個特定的第1偏壓電路以外之剩餘的第1偏壓電路的各者，從自己以外的其他第1偏壓電路接受前述參照電流之輸入，前述複數個第2偏壓電路的各者，從前述複數個第1 偏壓電路的其中一者接受前述參照電流之輸入。
  5. 如申請專利範圍第1項所述之固態影像感測裝置，其中，各前述欄電路，包含：第1電晶體，其一方的主電極連接至相對應的前述垂直訊號線，各前述偏壓電路，包含：第2電晶體，在其一方的主電極接受前述參照電流或和前述參照電流成比例之電流，前述第2電晶體，與相對應的各前述欄電路的前述第1電晶體構成電流鏡，藉此對各前述第1電晶體的控制電極供給前述偏壓。
  6. 如申請專利範圍第5項所述之固態影像感測裝置，其中，各前述偏壓電路，包含：1或複數個負載電晶體，其流通有前述參照電流或和前述參照電流成比例之電流，在前述1或複數個負載電晶體產生之電壓，被供給至前述相對應的欄電路以作為前述偏壓。
  7. 如申請專利範圍第6項所述之固態影像感測裝置，其中，各前述欄電路，還包含：可程式控制增益放大器，將從前述像素陣列的相對應的列的各前述像素輸出之前述電子訊號予以放大，前述可程式控制增益放大器，從相對應的前述偏壓電路接受1或複數個偏壓。
  8. 如申請專利範圍第7項所述之固態影像感測裝置，其中，各前述欄電路，還包含：類比數位變換器，將藉由前述可程式控制增益放大器放大後的前述電子訊號變換成數位訊號， 前述類比數位變換器，從相對應的前述偏壓電路接受1或複數個偏壓。
  9. 如申請專利範圍第1項所述之固態影像感測裝置，其中，前述複數個欄電路，沿著前述像素陣列的行方向的第1邊而排列，各前述偏壓電路，配置於相鄰2個欄電路之間或前述複數個欄電路的列的末端。
  10. 如申請專利範圍第9項所述之固態影像感測裝置，其中，前述像素陣列的各列的寬度，比各前述欄電路的排列方向的寬度還大。
  11. 如申請專利範圍第1項所述之固態影像感測裝置，其中，前述複數個欄電路當中和前述像素陣列的第偶數個列相對應的複數個第1欄電路，沿著前述像素陣列的行方向的第1邊而排列，前述複數個欄電路當中和前述像素陣列的第奇數個列相對應的複數個第2欄電路，沿著和前述第1邊相向之前述像素陣列的第2邊而排列，對前述複數個第1欄電路供給偏壓之1或複數個偏壓電路的各者，配置於相鄰2個第1欄電路之間或前述複數個第1欄電路的列的末端，對前述複數個第2欄電路供給偏壓之1或複數個偏壓電路的各者，配置於相鄰2個第2欄電路之間或前述複數個第2欄電路的列的末端。
  12. 一種固態影像感測裝置，其特徵為，具備： 像素陣列，以行列狀設有複數個用來將光訊號變換成電子訊號之像素；複數個垂直訊號線，和前述像素陣列的列分別相對應而設置；及複數個欄電路，和前述複數個垂直訊號線分別連接，各自抓取從相對應的列的各前述像素輸出之前述電子訊號；前述複數個欄電路，被分組成複數個群組，前述固態影像感測裝置，還具備和前述複數個群組分別相對應之複數個偏壓電路，各前述偏壓電路，接受參照電流，依據前述參照電流生成1或複數個偏壓，將生成的1或複數個偏壓供給至隸屬於相對應的群組之各前述欄電路，前述複數個欄電路及前述複數個偏壓電路，連接至朝前述像素陣列的行方向延伸之共通的基準電位線，各前述偏壓電路與前述基準電位線之連接點，和隸屬於前述相對應的群組的其中一個前述欄電路與前述基準電位線之連接點位於相鄰位置。
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