WO2013099266A1 - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
WO2013099266A1
WO2013099266A1 PCT/JP2012/008394 JP2012008394W WO2013099266A1 WO 2013099266 A1 WO2013099266 A1 WO 2013099266A1 JP 2012008394 W JP2012008394 W JP 2012008394W WO 2013099266 A1 WO2013099266 A1 WO 2013099266A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
circuit
imaging device
voltage
signal
Prior art date
Application number
PCT/JP2012/008394
Other languages
English (en)
French (fr)
Inventor
貴文 駒場
Original Assignee
株式会社ニコン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ニコン filed Critical 株式会社ニコン
Priority to CN201280065092.0A priority Critical patent/CN104025568B/zh
Priority to US14/368,099 priority patent/US9712769B2/en
Priority to JP2013551471A priority patent/JP5907176B2/ja
Publication of WO2013099266A1 publication Critical patent/WO2013099266A1/ja
Priority to US15/621,510 priority patent/US10256263B2/en
Priority to US16/287,092 priority patent/US10734418B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to an imaging apparatus.
  • CMOS sensors mounted on many electronic cameras have a plurality of pixels arranged in a matrix on the light receiving surface, and charge corresponding to incident light is accumulated in each pixel. Then, it is converted into an electric signal corresponding to the amount of charge accumulated in the amplification transistor, and read out to the vertical signal line via the selection transistor.
  • the signal read from each pixel to the vertical signal line is read out of the CMOS sensor via a PGA circuit (Programmable Gain Amplifier) or an ADC circuit (AD conversion circuit) arranged for each column. (See, for example, Patent Document 1).
  • an object of the present invention is to provide an imaging apparatus capable of reducing the wiring resistance of wiring supplied from a power supply circuit formed inside a solid-state imaging device to a circuit arranged for each column. .
  • An imaging apparatus includes a pixel unit that generates a signal corresponding to light, a signal processing unit that performs signal processing on the signal read from the pixel unit, and the signal processing unit via a first wiring.
  • An image sensor having a power supply unit connected to supply power to the signal processing unit, and a container having a second wiring that houses the image sensor and is connected to the first wiring to form a parallel circuit. And.
  • the signal processing unit includes an amplification unit that amplifies and outputs the signal read from the pixel unit.
  • the signal processing unit includes an A / D conversion unit that converts the signal read from the pixel unit into a digital signal and outputs the digital signal.
  • the second wiring is formed in the storage container.
  • the storage container is made of ceramic.
  • the storage container is made of resin.
  • An electronic camera includes the imaging device.
  • the imaging device can reduce the wiring resistance of the wiring supplied from the internal power supply to the circuit arranged for each column when the power supply circuit is configured inside the chip element.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging apparatus 100.
  • FIG. 2 is a cross-sectional view of a solid-state image sensor 101 and a package 102.
  • FIG. It is a figure which shows the structural example of a successive approximation type AD converter. It is a figure which shows the structural example of an integral type AD converter. It is a timing chart of an integral type AD converter.
  • 3 is a diagram for explaining wiring resistance on a solid-state imaging device 101.
  • FIG. It is a figure which shows the power supply supplied to an integral type AD converter. It is a figure for demonstrating the problem of an integral type AD converter.
  • 5 is a diagram illustrating an arrangement example of a wiring 110 and a wiring 167.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging apparatus 100.
  • FIG. 2 is a cross-sectional view of a solid-state image sensor 101 and a package 102.
  • FIG. It is a figure which shows the structural example of
  • FIG. 1 is a block diagram showing a configuration of an imaging apparatus 100 according to the present invention.
  • an image pickup apparatus 100 includes a solid-state image sensor 101 having a circuit formed on a semiconductor substrate and a package 102 that stores the solid-state image sensor 101.
  • the solid-state imaging device 101 includes a pixel unit 103, a vertical scanning circuit 104, a column circuit 105, a horizontal output circuit 106, and an internal power source 107.
  • the pixel unit 103 has a plurality of pixels p arranged in a matrix (N rows and M columns). Each pixel p receives from the vertical scanning circuit 104 a photodiode that accumulates charges according to the amount of incident light, an amplification transistor that converts and amplifies the electric signal according to the amount of accumulated charge, and an amplified electric signal. And a selection transistor that reads to the vertical signal line VLINE in accordance with a timing signal generated. A detailed description of the circuit and operation of the pixel p is omitted.
  • the vertical scanning circuit 104 gives a timing for reading out an electrical signal photoelectrically converted from each pixel p of the pixel unit 103 to the vertical signal line VLINE.
  • a signal for controlling the operation of the vertical signal line 104, a reference clock, and the like are given from the outside, but are omitted in FIG.
  • the column circuit 105 includes all circuits provided for each vertical signal line VLINE.
  • the column circuit 105 includes circuits such as the PGA circuit 151 and the ADC circuit 152, but includes a CDS circuit (correlated double sampling circuit) and the like. Also good.
  • the PGA circuit 151 and the ADC 152 will be described in detail later.
  • the horizontal output circuit 106 is a circuit that outputs the signal output from the column circuit 105 to the outside for each column. For example, the analog signal that is read out from the pixel portion 103 to the vertical signal line VLINE for each row and output via the column circuit 105 or digitally converted into digital data by the ADC circuit 152 is temporarily held for one row, Output sequentially to the outside in pixel units.
  • the internal power supply 107 is a power supply circuit disposed inside the solid-state imaging device 101 in order to supply power to the column circuit 105.
  • a bias power supply and a reference voltage VREF are given.
  • the reference voltage VRB on the low voltage side during AD conversion is applied.
  • the solid-state image sensor 101 is housed in a package 102, and a pad on the solid-state image sensor 101 side and a lead pin on the package 102 side are connected by a bonding wire.
  • the left end of the wiring 110 (the wiring inside the solid-state imaging device 101 (corresponding to the first wiring)) that supplies power to the column circuit 105 from the internal power supply 107 that is related to the description of the present embodiment.
  • the pad 161 and the rightmost pad 163 are connected to the package-side lead pin 162 and the lead pin 164 by bonding wires, respectively.
  • FIG. 2 is a diagram illustrating a state in which the solid-state imaging device 101 is stored in the package 102.
  • the solid-state imaging device 101 is arranged in the package 102 processed in a stepped shape.
  • the lead pin 162 disposed in the middle stage of the package 102 processed to have the same height as the solid-state image sensor 101 and the leftmost pad 161 of the solid-state image sensor 101 are connected by a gold bonding wire 165.
  • a gold bonding wire 166 connects between the pad 163 at the right end of the solid-state imaging device 101 and the lead pin 164 disposed in the middle stage of the package 102.
  • the left end pad 161 and the right end pad 163 on the solid-state image sensor 101 are connected by the wiring 110 inside the solid-state image sensor 101, and the internal power supply 107 connects the column circuit 105. Power is supplied.
  • the lead pin 162 and the lead pin 163 pass through the package 102 and come out to the external pin 168 of the imaging device 100.
  • the external pin 168 is a terminal for monitoring the voltage VRB in order to confirm the operation of the internal power supply 107.
  • the package 102 is configured as a stacked package, and the wiring 167 disposed between the layers (the wiring outside the solid-state imaging device 101 (corresponding to the second wiring). ), The lead pin 162 and the lead pin 163 are connected. Thereby, since the wiring 110 inside the solid-state imaging device 101 and the external wiring 167 arranged between the layers of the package 102 are arranged in parallel, the wiring resistance can be reduced.
  • the voltage drop due to the wiring resistance of the power supply voltage supplied from the internal power supply 107 arranged at the left end or the right end of the column circuit 105 can be reduced.
  • FIG. 3 is a diagram illustrating circuit examples of the PGA circuit 151 and the ADC circuit 152 as an example of the column circuit 105.
  • the PGA circuit 151 includes an operational amplifier OP1, a capacitor C11, a variable capacitor C12, and a switch PGA_AZ.
  • the electric signal read out from the pixel p to the vertical signal line VLINE is input to the negative input terminal ( ⁇ ) of the operational amplifier OP1 through the capacitor C11.
  • the reference voltage VREF is applied from the internal power supply 107 to the positive input terminal (+) of the operational amplifier OP1.
  • it is amplified with a gain determined by the ratio between the variable capacitor C12 for negative feedback and the capacitor C11 on the input side, and output from the operational amplifier OP1.
  • the switch PGA_AZ is a switch for resetting the electric charge accumulated in the variable capacitor C12.
  • the pixel P after exposure after the electrical signal (dark signal) of the pixel p before reset after reading out is read out.
  • the electric signal (light signal) of p is read to correct the circuit variation of each pixel.
  • the ADC circuit 152 is an AD conversion circuit for converting an analog signal output from the PGA circuit 151 into digital data.
  • Various types of AD conversion circuits are known. Here, an example of a general successive approximation type AD converter and an example of an integration type AD converter will be described. It should be noted that other types of AD converters can be similarly applied when using the voltage supplied from the internal power supply 107.
  • FIG. 3 is a circuit example of a general successive approximation ADC circuit 152.
  • the successive approximation ADC circuit 152 includes a sample hold circuit 180, a comparator 181, a counter 182, a DA converter 183, and a decoder 184.
  • the electric signal output from the PGA circuit 151 is temporarily held in the sample hold circuit 180 and is compared with the output voltage of the DA converter 183 by the comparator 181. For example, when the output voltage of the DA converter 183 becomes larger than the voltage held in the sample hold circuit 180, the count of the counter 182 is stopped, and the value obtained by decoding the count value by the decoder 184 becomes the value after AD conversion. Output as digital data.
  • a reference voltage VR is applied to the DA converter 183. If the reference voltage VR varies between columns due to the resistance component of the wiring 110, the digital data after AD conversion also varies between columns. Occurs. The same problem occurs even when the bias power of the comparator 181 is supplied from the internal power source 107 in the solid-state image sensor 101 instead of the reference voltage VR.
  • FIG. 4 shows a circuit example in the case where an integral AD converter is used as the ADC circuit 152.
  • FIG. 5 is a timing chart of the main part of the ADC circuit 152 of FIG.
  • the signal read out to the vertical signal line VLINE is amplified by the PGA circuit 151, sampled and held in the capacitors C1 to C8 by the switches SPL1 and SPL2 in the previous stage of the ADC circuit 152, and then converted into digital data.
  • the ADC circuit 152 is supplied with the voltage VRB from the internal power supply 107 via the wiring 110.
  • the voltage VRB is a reference voltage on the low voltage side of AD conversion, and is 1 V here.
  • the voltage VRT is a reference voltage on the high voltage side of AD conversion, and is 2 V here.
  • the ramp voltage VRAMP is given the voltage of the ramp output waveform.
  • the two switches SPL1 and SPL2, the switch PGA_AZ, and the switch ADC_AZ that are arranged in the previous stage of the ADC circuit 152 are turned on, and a dark signal (at the time of the unexposed time) until the timing T2.
  • the signal of the pixel is taken into the capacitor C10.
  • the switch SPL1 and the switch SPL2 are turned on at the timing T3, the capturing of the signal signal (pixel signal at the time of exposure) is started, and when the switch SPL1 and the switch SPL2 are turned off at the timing T4, the signal signal Is taken in as the voltage Vcm of the capacitors C1 to C8.
  • the switches SW11 to SW18 are turned on, and the counter electrodes of the capacitors C1 to C8 are connected to the voltage VRT.
  • the switches SW12 to SW18 connected to the voltage VRT and the switches SW2 to SW8 connected to the voltage VRB operate exclusively from each other. For example, when the switch SW2 is on, the switch SW12 is off. Conversely, when the switch SW2 is turned off, the switch SW12 is turned on.
  • the switches SW1 and SW11 operate exclusively in the course conversion, but in the fine conversion, both the switches SW1 and SW11 are turned off and the switch SW21 is turned on.
  • the course conversion (coarse AD conversion) is performed in the next period from T5 to T6.
  • the digital value of the upper 3 bits is determined by the course conversion.
  • the fine conversion (fine AD conversion) is performed in the next timing T6 to T7.
  • the ADC circuit 152 constitutes an 8-bit AD converter
  • the upper 3 bits digital value is determined by coarse conversion
  • the lower 5 bits digital value is determined by fine conversion.
  • the switch SW21 is turned on (both switches SW1 and SW11 are off)
  • the ramp voltage VRAMP is applied, and changes from the voltage VRT to the voltage VRB in the period from the timing T6 to T7.
  • the time between the timing t1 and the timing T6 when the comparator CP1 is inverted is measured, and the lower 5 bits are obtained from the time ratio.
  • the period of the timings T6 and T7 is equally divided by the quantization width of 5 bits (decimal number: 32), and the lower 5 bits are obtained according to the time from the timing T6 to the timing t1.
  • the lower 5 bits are “10000 (decimal number: 16)”.
  • 8-bit AD conversion is performed has been described here, 12-bit AD conversion may be performed.
  • the subrange is divided into the upper 3 bits and the lower 5 bits, other combinations of the number of bits may be used.
  • all the switches of the ADC circuit 152 are ON / OFF controlled by the control unit CTL1.
  • the control unit CTL1 controls coarse conversion and fine conversion according to the output of the comparator CP1. For example, in the course conversion, as described in FIG. 5, the switches SW1 to SW8 are sequentially turned on (SW11 to SW18 are exclusively turned off) until the output of the comparator CP1 is inverted, and the output of the comparator CP1 is inverted. At that time, the upper 3 bits are determined.
  • the switch SW21 is turned on (SW1 and SW11 are turned off), the ramp voltage VRAMP is applied to the capacitor C1, and the time from the timing T6 to the timing t1 at which the output of the comparator CP1 is inverted again is measured. To obtain the lower 5 bits. Then, the control unit CTL1 outputs the final 8-bit AD conversion value by combining the upper 3 bits obtained by the coarse conversion and the lower 5 bits obtained by the fine conversion. In this way, integral AD conversion is performed.
  • FIG. 6 is a plan view of the solid-state imaging element 101 of the imaging apparatus 100.
  • the internal power supply 107 provided in the solid-state image sensor 101 is arranged on the left side of the pixel unit 103, and the output Vout of the internal power supply 107 is connected to the column circuit 105 in each column by the wiring 110 in the solid-state image sensor 101.
  • the distributed resistance R1a is integrated to have the wiring resistance R1 (R1a ⁇ R1).
  • This wiring resistance causes a problem that the voltage drop of the power source supplied from the internal power source 107 becomes large.
  • the ADC circuit 152 is an integration type AD converter circuit, as shown in FIG. 7, a high-voltage side voltage VRT and a low-voltage side voltage VRB are given as reference voltages for providing an AD conversion quantization range. It is done. It is assumed that the output Vout of the internal power supply 107 gives a voltage VRB, and the voltage VRT is given from the outside of the imaging apparatus 100.
  • the ramp voltage VRAMP is obtained by a circuit that changes the voltage VRT to the voltage VRB inside the solid-state imaging device 101.
  • the voltage VRT supplied from the outside is supplied by an external pin, it can be supplied without being biased to the left end or the right end, and generally package wiring or the like is used.
  • the influence of the voltage drop can be reduced as compared with the case where wiring is performed only within the image sensor 101.
  • FIG. 6 when power is supplied from the internal power supply 107 arranged in the solid-state image sensor 101, wiring is performed in the solid-state image sensor 101. Since the line width and thickness of the wiring 110 cannot be sufficiently secured due to miniaturization, the wiring resistance increases, and the voltage drop due to this increases.
  • the internal power supply 107 is arranged in the solid-state imaging device 101 so as to be shifted to the left end or the right end due to layout restrictions, the wiring length becomes long and the influence of the voltage drop becomes large.
  • the sub-range connection step is a problem in that since the signal level of the full-range signal of AD conversion is determined by switching the capacity, the signal level at the time of switching the capacity becomes discontinuous due to fluctuations in the voltage VRB, and accurate level determination cannot be performed. For example, in the case of FIG. 4 and FIG. 5, every time one side of each of the capacitors C1 to C8 is switched from the voltage VRT to the voltage VRB, the voltage Vcm of the signal signal drops stepwise by a voltage of (VRT ⁇ VRB) / 8.
  • FIG. 8A and FIG. 8B are diagrams showing the incident light quantity on the horizontal axis and the AD conversion output characteristics on the vertical axis.
  • FIG. 8A shows ideal characteristics in which the voltage applied to the capacitor is overlapped by 1/8 every time the voltage VRT is switched to the voltage VRB, and the voltage continuously changes.
  • FIG. 8A shows characteristics when there is a voltage drop due to wiring resistance, and the characteristics of the incident light quantity and AD conversion output become discontinuous at the time of switching, and a band is generated.
  • the discontinuous characteristics as shown in FIG. 8B occur, for example, in the case of a gradation image in which the brightness gradually changes, there is an influence such as a band appearing at a specific brightness portion.
  • both ends of the wiring 110 of the solid-state imaging device 101 are connected to the pads 161 and 163 on the solid-state imaging device 101 side, respectively, and further bonded.
  • the wires 165 and 166 are connected to lead pins 162 and 164 on the package 102 side, respectively.
  • the lead pins 162 on the package 102 side and the lead pins 164 are connected by wiring 167 such as Au (gold) or Cu (copper) provided in the package 102. ing. Since the package 102 is formed of a laminated package (for example, eight layers) made of ceramic or resin, the wiring 167 can be formed between the layers.
  • the imaging apparatus 100 is provided on the side of the package 102 and the wiring 110 in the solid-state imaging device 101 when power is supplied from the internal power source 107 formed in the solid-state imaging device 101.
  • the wiring 167 By connecting the wiring 167 in parallel, the wiring resistance of the power supplied from the internal power supply 107 can be reduced. As a result, voltage drop due to wiring resistance is reduced, and problems such as smear suppression and sub-range connection step peculiar to the integral AD converter can be solved.
  • [Example of application to PGA circuit 151] In the above embodiment, the case where power is supplied from the internal power supply 107 to the AD conversion circuit provided for each column has been described.
  • the AD conversion circuit is not required, and the internal power supply 107 in the solid-state imaging device 101 is connected to the column.
  • the present invention can be applied to all conventional circuits in which power is supplied to the column circuit 105 provided every time through internal wiring, and the wiring resistance can be lowered.
  • the present invention can be applied to the PGA circuit 151 described with reference to FIG. 4 even when a bias power source or a reference power source (excluding those supplied from the outside) is supplied from the internal power source 107 provided in the solid-state imaging device 101. is there.
  • a bias power source or a reference power source excluding those supplied from the outside
  • the internal power source 107 provided in the solid-state imaging device 101.
  • bias power is supplied from the internal power supply 107
  • the wiring resistance is high, so the bias power is shaken, smear occurs, or the bias voltage shifts, resulting in an output level. There arises a problem that a shift occurs.
  • the wiring 102 is provided in the package 102 and connected in parallel with the wiring 110 in the solid-state imaging device 101. Since the wiring resistance of the power source supplied from the internal power source 107 can be reduced, it is possible to prevent image quality deterioration due to the occurrence of smear in the PGA circuit 151.
  • SYMBOLS 100 Imaging device; 101 ... Solid-state image sensor; 102 ... Package; 103 ... Pixel part; 104 ... Vertical scanning circuit; 105 ... Column circuit; 107, internal power supply, 110, wiring, 151, PGA circuit, 152, ADC circuit, 161, 163, pad, 162, 164, lead pin, 165, 166,. Bonding wire; 167 ... wiring; 168 ... external pin; 180 ... sample and hold circuit; 181 ... comparator; 182 ... counter; 183 ... DA converter; p ... pixel; VLINE ... vertical signal line; SPL1, SPL2 ... switch; C1 to C8, C10, C11 ... capacitor; C12 ...

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

　光に応じた信号を生成する画素部と、前記画素部から読み出された前記信号を信号処理する信号処理部と、第１配線を介して前記信号処理部と接続され、前記信号処理部に電源を供給する電源部と、を有する撮像素子と、前記撮像素子を収納するとともに、前記第１配線と接続されて並列回路を構成する第２配線を有する収納容器と、を備えることを特徴とする。これにより、電源回路が固体撮像素子内部に構成されている場合に、配線抵抗が大きくなってしまうという問題を解決できる。

Description

撮像装置
　本発明は、撮像装置に関する。
　近年、多くの電子カメラに搭載されているＣＭＯＳセンサは、受光面に行列状に配置された複数の画素を有し、各画素で入射光に応じた電荷が蓄積される。そして、増幅トランジスタで蓄積された電荷量に応じた電気信号に変換され、選択トランジスタを介して垂直信号線に読み出される。各画素から垂直信号線に読み出された信号は、各列毎に配置されたＰＧＡ回路（Ｐｒｏｇｒａｍａｂｌｅ　Ｇａｉｎ　Ａｍｐｌｉｆｉｅｒ：可変ゲインアンプ）やＡＤＣ回路（ＡＤ変換回路）などを介してＣＭＯＳセンサの外部に読み出される（例えば、特許文献１参照）。
特開２０１０－２３９６０４号公報
　ところが、列毎に配置される回路にバイアス電源などを供給する電源回路が固体撮像素子内部に構成されている場合、この内部電源回路から列毎に配置される回路に供給する配線は、列方向に長い距離を引き回さなければならない。一方、固体撮像素子の面積には限りがあり、配線の幅や厚みを十分に大きくすることができないため、配線抵抗が大きくなってしまうという問題がある。特にフルサイズのＣＭＯＳセンサは、列方向の配線が長くなるので、配線抵抗による電圧降下が大きくなる。
　上記課題に鑑み、本発明の目的は、固体撮像素子内部に形成された電源回路から列毎に配置される回路に供給する配線の配線抵抗を小さくすることができる撮像装置を提供することである。
　本発明に係る撮像装置は、光に応じた信号を生成する画素部と、前記画素部から読み出された前記信号を信号処理する信号処理部と、第１配線を介して前記信号処理部と接続され、前記信号処理部に電源を供給する電源部と、を有する撮像素子と、前記撮像素子を収納するとともに、前記第１配線と接続されて並列回路を構成する第２配線を有する収納容器と、を備えることを特徴とする。
　また、前記信号処理部は、前記画素部から読み出された前記信号を増幅して出力する増幅部を含むことを特徴とする。
　また、前記信号処理部は、前記画素部から読み出された前記信号をデジタル信号に変換して出力するＡ／Ｄ変換部を含むことを特徴とする。
　特に、前記第２配線は、前記収納容器に形成されていることを特徴とする。
　また、前記収納容器は、セラミックで構成されることを特徴とする。
　或いは、前記収納容器は、樹脂で構成されることを特徴とする。
　本発明に係る電子カメラは、前記撮像装置を備えることを特徴とする。
　本発明に係る撮像装置は、電源回路がチップ素子内部に構成されている場合に、この内部電源から列毎に配置される回路に供給する配線の配線抵抗を小さくすることができる。
撮像装置１００の構成例を示す図である。 固体撮像素子１０１およびパッケージ１０２の断面図である。 逐次比較型ＡＤ変換器の構成例を示す図である。 積分型ＡＤ変換器の構成例を示す図である。 積分型ＡＤ変換器のタイミングチャートである。 固体撮像素子１０１上の配線抵抗を説明するための図である。 積分型ＡＤ変換器に供給される電源を示す図である。 積分型ＡＤ変換器の問題点を説明するための図である。 配線１１０と配線１６７の配置例を示す図である。
　以下、本発明に係る撮像装置の実施形態について図面を用いて詳しく説明する。図１は、本発明に係る撮像装置１００の構成を示すブロック図である。
　図１において、撮像装置１００は、半導体基盤上に回路が形成された固体撮像素子１０１と、固体撮像素子１０１を格納するパッケージ１０２とで構成される。
　固体撮像素子１０１は、画素部１０３と、垂直走査回路１０４と、カラム回路１０５と、水平出力回路１０６と、内部電源１０７とを有する。
　画素部１０３は、行列状（Ｎ行Ｍ列）に配置された複数の画素ｐを有する。また、各画素ｐは、入射光量に応じた電荷を蓄積するフォトダイオード、蓄積された電荷量に応じた電気信号に変換して増幅する増幅トランジスタ、増幅された電気信号を垂直走査回路１０４から与えられるタイミング信号によって垂直信号線ＶＬＩＮＥに読み出す選択トランジスタなどを有する。尚、画素ｐの回路および動作についての詳細な説明は省略する。
　垂直走査回路１０４は、画素部１０３の各画素ｐから光電変換された電気信号を垂直信号線ＶＬＩＮＥに読み出すタイミングを与える。尚、垂直信号線１０４の動作を制御する信号や基準クロックなどは外部から与えられるが、図１では省略してある。
　カラム回路１０５は、垂直信号線ＶＬＩＮＥ毎に設けられる全ての回路を含み、本実施形態ではＰＧＡ回路１５１、ＡＤＣ回路１５２などの回路を有するが、ＣＤＳ回路（相関二重サンプリング回路）などを設けてもよい。尚、ＰＧＡ回路１５１およびＡＤＣ１５２については後で詳しく説明する。
　水平出力回路１０６は、カラム回路１０５から出力される信号を列毎に外部に出力する回路である。例えば画素部１０３から行毎に垂直信号線ＶＬＩＮＥに読み出され、カラム回路１０５を介して出力されるアナログ信号またはＡＤＣ回路１５２でデジタルに変換されたデジタルデータを一行分だけ一時的に保持し、画素単位で順番に外部に出力する。
　内部電源１０７は、カラム回路１０５に電源を供給するために固体撮像素子１０１内部に配置された電源回路である。例えばＰＧＡ回路１５１の場合は、バイアス電源や基準電圧ＶＲＥＦを与える。また、ＡＤＣ回路１５２の場合は、ＡＤ変換時の低電圧側の基準電圧ＶＲＢを与える。
　ここで、以降の説明において、Ｎ×Ｍ個の画素ｐのうち特定の画素を指す場合は座標（行番号，列番号）を付加して、例えば画素ｐ（１，１）のように表記し、全ての画素に共通の場合は座標を省略して画素ｐと表記する。また、垂直信号線ＶＬＩＮＥやカラム回路１０５についても同様に、特定の列の垂直信号線ＶＬＩＮＥやカラム回路１０５を指す場合は（列番号）を付加して、例えば垂直信号線ＶＬＩＮＥ（１）やカラム回路１０５（１）のように表記し、全てに共通の場合は列番号を省略して垂直信号線ＶＬＩＮＥやカラム回路１０５と表記する。
　図１において、固体撮像素子１０１はパッケージ１０２に格納され、固体撮像素子１０１側のパッドとパッケージ１０２側のリードピンとの間がボンディングワイヤで接続される。尚、図１では、本実施形態の説明に関係がある内部電源１０７からカラム回路１０５に電源を供給する配線１１０（固体撮像素子１０１の内部の配線（第１の配線に相当））の左端のパッド１６１および右端のパッド１６３と、パッケージ側のリードピン１６２およびリードピン１６４とがそれぞれボンディングワイヤで接続されている。
　ここで、撮像装置１００の断面の様子を図２に示す。図２は、固体撮像素子１０１がパッケージ１０２に格納された様子を示す図で、階段状に加工されたパッケージ１０２の中に固体撮像素子１０１が配置されている。そして、固体撮像素子１０１と同じ高さになるように加工されたパッケージ１０２の中段に配置されたリードピン１６２と、固体撮像素子１０１の左端のパッド１６１との間は金のボンディングワイヤ１６５で接続される。同様に、固体撮像素子１０１の右端のパッド１６３と、パッケージ１０２の中段に配置されたリードピン１６４との間は金のボンディングワイヤ１６６で接続される。尚、図１で説明したように、固体撮像素子１０１上の左端のパッド１６１と右端のパッド１６３との間は、固体撮像素子１０１内部の配線１１０により接続され、内部電源１０７からカラム回路１０５に電源が供給される。
　図２において、リードピン１６２およびリードピン１６３は、パッケージ１０２を貫通して撮像装置１００の外部ピン１６８に出ている。尚、外部ピン１６８は、内部電源１０７の動作を確認するために電圧ＶＲＢをモニタするための端子である。ここで、本実施形態に係る撮像装置１００では、パッケージ１０２を積層型のパッケージで構成しており、層間に配置された配線１６７（固体撮像素子１０１の外部の配線（第２の配線に相当））により、リードピン１６２とリードピン１６３とが接続される。これにより、固体撮像素子１０１の内部の配線１１０と、パッケージ１０２の層間に配置された外部の配線１６７とが並列に配置されるので、配線抵抗を小さくすることができる。例えば配線１１０の抵抗をＲ１、配線１６７の抵抗をＲ２とした場合、固体撮像素子１０１上の左端のパッド１６１と右端のパッド１６３との抵抗Ｒ３は、１／Ｒ３＝１／Ｒ１＋１／Ｒ２の式により求められる。
　このようにして、カラム回路１０５の左端または右端に配置された内部電源１０７から供給される電源電圧の配線抵抗による電圧降下を少なくすることができる。
　次に、配線抵抗による電圧降下が大きい場合の問題点について説明する。図３は、カラム回路１０５の一例として、ＰＧＡ回路１５１およびＡＤＣ回路１５２の回路例を示した図である。
　図３において、ＰＧＡ回路１５１は、オペアンプＯＰ１と、コンデンサＣ１１と、可変コンデンサＣ１２と、スイッチＰＧＡ＿ＡＺとで構成される。画素ｐから垂直信号線ＶＬＩＮＥに読み出された電気信号は、コンデンサＣ１１を通してオペアンプＯＰ１の負入力端子（－）に入力される。ここで、オペアンプＯＰ１の正入力端子（＋）には内部電源１０７から基準電圧ＶＲＥＦが与えられている。そして、負帰還用の可変コンデンサＣ１２と入力側のコンデンサＣ１１との比率で決まるゲインで増幅され、オペアンプＯＰ１から出力される。尚、スイッチＰＧＡ＿ＡＺは、可変コンデンサＣ１２に蓄積された電荷をリセットするためのスイッチで、実際には、リセットしてから露光前の画素ｐの電気信号（ダーク信号）を読み出した後に露光後の画素ｐの電気信号（光信号）を読み出して各画素の回路のばらつきを補正する。
　ＡＤＣ回路１５２は、ＰＧＡ回路１５１から出力されるアナログ信号をデジタルデータに変換するためのＡＤ変換回路である。ＡＤ変換回路は、様々な方式が知られているが、ここでは、一般的な逐次比較型ＡＤ変換器の例と、積分型ＡＤ変換器の例について説明する。尚、他の方式のＡＤ変換器であっても内部電源１０７により供給される電圧を利用する場合は、同様に適用可能である。
［逐次比較型ＡＤ変換器の例］
　図３は、一般的な逐次比較型のＡＤＣ回路１５２の回路例である。逐次比較型のＡＤＣ回路１５２は、サンプルホールド回路１８０と、コンパレータ１８１と、カウンタ１８２と、ＤＡ変換器１８３と、デコーダ１８４とで構成される。ＰＧＡ回路１５１から出力される電気信号は、一旦、サンプルホールド回路１８０に保持され、コンパレータ１８１でＤＡ変換器１８３の出力電圧と比較される。そして、例えばＤＡ変換器１８３の出力電圧がサンプルホールド回路１８０に保持された電圧よりも大きくなった場合にカウンタ１８２のカウントを停止させ、このカウント値をデコーダ１８４でデコードした値がＡＤ変換後のデジタルデータとして出力される。ここで、ＤＡ変換器１８３には、基準電圧ＶＲが与えられるが、この基準電圧ＶＲが配線１１０の抵抗成分によって列間でばらつくと、ＡＤ変換後のデジタルデータも列間でばらついてしまうという問題が生じる。尚、基準電圧ＶＲではなく、固体撮像素子１０１内の内部電源１０７からコンパレータ１８１のバイアス電源を供給する場合でも同様の問題が生じる。
　また、画面の一部に強烈な光が入射した時に、同じ行の画素が黒または白になる現象（スミア）が発生する場合もある。これは、固体撮像素子１０１の片側に配置された内部電源１０７から基準電圧ＶＲを供給する場合、配線１１０は共通配線なので、強烈な光が入射すると流れる電流が大きくなり、他の列のＡＤＣ回路１５２に影響を与えるためである。
［積分型ＡＤ変換器の例］
　次に、ＡＤＣ回路１５２が積分型ＡＤ変換回路の場合の例について説明する。図４は、ＡＤＣ回路１５２として積分型ＡＤ変換器を用いる場合の回路例を示している。また、図５は、図４のＡＤＣ回路１５２の主要部のタイミングチャートである。
　図４において、垂直信号線ＶＬＩＮＥに読み出される信号は、ＰＧＡ回路１５１で増幅後、ＡＤＣ回路１５２の前段のスイッチＳＰＬ１およびスイッチＳＰＬ２により、コンデンサＣ１からＣ８にサンプルホールドされた後、デジタルデータに変換される。尚、ＡＤＣ回路１５２には、内部電源１０７から配線１１０を介して電圧ＶＲＢが与えられる。電圧ＶＲＢは、ＡＤ変換の低電圧側の基準電圧で、ここでは１Ｖとする。また、電圧ＶＲＴは、ＡＤ変換の高電圧側の基準電圧で、ここでは２Ｖとする。さらに、ランプ電圧ＶＲＡＭＰは、ランプ出力波形の電圧が与えられる。
　先ず、図５のタイミングＴ１において、ＡＤＣ回路１５２の前段に配置された２つのスイッチＳＰＬ１，ＳＰＬ２と、スイッチＰＧＡ＿ＡＺと、スイッチＡＤＣ＿ＡＺとがオンになり、タイミングＴ２までの期間にダーク信号（未露光時の画素の信号）をコンデンサＣ１０に取り込む。続いて、タイミングＴ３でスイッチＳＰＬ１およびスイッチＳＰＬ２がオンになり、シグナル信号（露光時の画素の信号）の取り込みが開始され、タイミングＴ４でスイッチＳＰＬ１およびスイッチＳＰＬ２がオフになった時点で、シグナル信号がコンデンサＣ１からＣ８の電圧Ｖｃｍとして取り込まれる。尚、この期間、スイッチＳＷ１１からＳＷ１８はオンされた状態になっており、コンデンサＣ１からＣ８の対極は、電圧ＶＲＴに接続されている。ここで、電圧ＶＲＴに接続されるスイッチＳＷ１２からＳＷ１８と、電圧ＶＲＢに接続されるスイッチＳＷ２からＳＷ８とは、互いに排他的に動作し、例えばスイッチＳＷ２がオンしている場合は、スイッチＳＷ１２はオフとなり、逆にスイッチＳＷ２がオフしている場合は、スイッチＳＷ１２はオンとなる。尚、スイッチＳＷ１とＳＷ１１は、コース変換では排他的に動作するが、ファイン変換ではスイッチＳＷ１とＳＷ１１とが共にオフになり、スイッチＳＷ２１がオンになる。
　次のタイミングＴ５からＴ６の期間でコース変換（粗いＡＤ変換）が行われる。図５の例では、コース変換で上位３ビットのデジタル値が決定される。先ず、タイミングＴ５でコンデンサＣ１に接続されているスイッチＳＷ１をオンにする（排他的にスイッチＳＷ１１はオフになる）と、コンデンサＣ１の片側が電圧ＶＲＴから電圧ＶＲＢに切り替えられ、（ＶＲＴ－ＶＲＢ）／８だけシグナル信号の電圧Ｖｃｍは降下する。続いて、コンデンサＣ２に接続されているスイッチＳＷ２をオンにする（排他的にスイッチＳＷ１２はオフになる）と、コンデンサＣ２の片側が電圧ＶＲＴから電圧ＶＲＢに切り替えられ、さらに（ＶＲＴ－ＶＲＢ）／８だけシグナル信号の電圧Ｖｃｍは降下する。以下、同様に、スイッチＳＷ３からＳＷ８までを繰り返す毎に（ＶＲＴ－ＶＲＢ）／８だけシグナル信号の電圧Ｖｃｍは段階的に降下していく。そして、コンパレータＣＰ１の出力が反転した時点でスイッチＳＷ１からＳＷ８までの切り替えを停止し、その時のスイッチＳＷ１からＳＷ８までのオンオフ状態を３ビットのデジタル値に変換する。図５の例では、スイッチＳＷ８までオンした時点でコンパレータＣＰ１が反転するので、ＡＤ変換後の上位３ビットの値は”１１１”となる。
　次のタイミングＴ６からＴ７の期間でファイン変換（細かいＡＤ変換）が行われる。ＡＤＣ回路１５２が８ビットのＡＤ変換器を構成する場合は、コース変換で上位３ビットのデジタル値が決定され、ファイン変換で下位５ビットのデジタル値が決められる。先ず、タイミングＴ６でスイッチＳＷ２１がオンになり（スイッチＳＷ１とＳＷ１１は共にオフ）、ランプ電圧ＶＲＡＭＰが与えられ、タイミングＴ６からＴ７の期間で電圧ＶＲＴから電圧ＶＲＢまで変化する。そして、再び、コンパレータＣＰ１が反転した時のタイミングｔ１とタイミングＴ６の時間を計測して、時間比率により下位５ビットを求める。例えば、タイミングＴ６とＴ７の期間を５ビット（１０進数：３２）の量子化幅で等分して、タイミングＴ６からタイミングｔ１の時間に応じて下位５ビットが求まる。例えばタイミングＴ６とＴ７の中間にタイミングｔ１がある場合、下位５ビットは”１００００（１０進数：１６）”となる。尚、ここでは、８ビットのＡＤ変換を行う場合について説明したが、１２ビットのＡＤ変換であっても構わない。またサブレンジを上位３ビット、下位５ビットに分けたが、他のビット数の組み合わせでも構わない。
　ここで、図４において、ＡＤＣ回路１５２の全てのスイッチは制御部ＣＴＬ１によりオンオフ制御される。また、制御部ＣＴＬ１は、コンパレータＣＰ１の出力に応じて、コース変換とファイン変換とを制御する。例えばコース変換では、図５で説明したように、コンパレータＣＰ１の出力が反転するまでスイッチＳＷ１からＳＷ８までを順番にオン（ＳＷ１１からＳＷ１８は排他的にオフ）して行き、コンパレータＣＰ１の出力が反転した時点で上位３ビットが決まる。さらに、ファイン変換ではスイッチＳＷ２１をオン（ＳＷ１とＳＷ１１はオフ）してランプ電圧ＶＲＡＭＰをコンデンサＣ１に与え、タイミングＴ６から再びコンパレータＣＰ１の出力が反転するタイミングｔ１までの時間を計測して、時間比率により下位５ビットを求める。そして、制御部ＣＴＬ１は、コース変換で求まった上位３ビットと、ファイン変換で求まった下位５ビットとを併せて、最終的な８ビットのＡＤ変換値として出力する。このようにして、積分型のＡＤ変換が行われる。
　次に、内部電源１０７から電圧ＶＲＢが供給される場合の積分型ＡＤ変換器の問題点について、図６を用いて説明する。図６は、撮像装置１００の固体撮像素子１０１の平面図である。尚、図６において、図１と同符号のものは同じものを示す。図６において、固体撮像素子１０１内に設けられた内部電源１０７は、画素部１０３の左側に配置され、内部電源１０７の出力Ｖｏｕｔは、固体撮像素子１０１内の配線１１０によって各列のカラム回路１０５に与えられる。ところが、配線１１０は、固体撮像素子１０１の左端から右端まで長い距離を配線されるので、分布抵抗Ｒ１ａが積算されて配線抵抗Ｒ１を有している（Ｒ１ａ＜Ｒ１）。この配線抵抗により、内部電源１０７から与えられる電源の電圧降下が大きくなるという問題が生じる。特にＡＤＣ回路１５２が積分型ＡＤ変換回路である場合、図７に示すように、ＡＤ変換の量子化レンジを与える基準電圧として、高電圧側の電圧ＶＲＴと、低電圧側の電圧ＶＲＢとが与えられる。尚、内部電源１０７の出力Ｖｏｕｔは電圧ＶＲＢを与え、電圧ＶＲＴは撮像装置１００の外部から与えられるものとする。また、ランプ電圧ＶＲＡＭＰは、固体撮像素子１０１内部で電圧ＶＲＴから電圧ＶＲＢまで変化させる回路により得られる。
　ここで、外部から供給される電圧ＶＲＴの場合は、外部ピンにより供給されるので左端や右端に偏ることなく供給することができ、一般にパッケージ配線などが用いられるので、内部電源１０７のように固体撮像素子１０１内だけで配線される場合に比べて電圧降下の影響を少なくすることができる。これに対して、図６のように、固体撮像素子１０１に配置された内部電源１０７から電源を供給する場合は、固体撮像素子１０１内で配線されるが、例えばフルサイズのＣＭＯＳセンサでは素子の微細化によって配線１１０の線幅や厚さを十分に確保できないため、配線抵抗が大きくなり、これによる電圧降下が大きくなってしまう。また、レイアウトの制約から固体撮像素子１０１内に左端または右端に偏って内部電源１０７が配置されるため、配線長が長くなって電圧降下の影響が大きくなる。
　図４に示す積分型ＡＤ変換器の場合も、他のＡＤ変換器の場合と同様に、内部電源１０７から供給される電圧ＶＲＢの電圧降下が大きくなると、先に説明したスミア現象（横方向）が発生し易くなる。これは、先のＡＤ変換器の例と同様に、固体撮像素子１０１の片側に配置された内部電源１０７から電圧ＶＲＢを供給する場合、配線１１０は共通配線なので、強烈な光が入射すると流れる電流が大きくなって配線１１０の電圧が振られるため、他の列のＡＤＣ回路１５２に影響を与え、スミアが発生する。
　また、積分型ＡＤ変換器の場合、このＡＤ変換器特有のサブレンジ接続段差の問題も生じる。サブレンジ接続段差は、ＡＤ変換のフルレンジの信号を容量切り替えによって信号レベルを判定するので、電圧ＶＲＢの変動によって容量切り替え時の信号レベルが不連続になり、正確なレベル判定ができないという問題である。例えば図４および図５の場合、コンデンサＣ１からＣ８の各コンデンサの片側が電圧ＶＲＴから電圧ＶＲＢに切り替えられる毎に、（ＶＲＴ－ＶＲＢ）／８の電圧だけシグナル信号の電圧Ｖｃｍは段階的に降下しなければならないが、配線抵抗による電圧降下が大きい場合、電圧ＶＲＢが電圧ＶＲＢ’に変動するため、（ＶＲＴ－ＶＲＢ）の電位差を正確に１／８した電圧にならない。このため、入射光量とＡＤ変換出力の特性が不連続になってしまうという問題が生じ、画質が劣化する。図８（ａ）および図８（ｂ）は、横軸に入射光量、縦軸にＡＤ変換出力の特性を示す図である。図８（ａ）は、コンデンサへ与える電圧を電圧ＶＲＴから電圧ＶＲＢに切り替える毎に１／８ずつ重なり、電圧が連続して変化する理想的な特性を示している。尚、図８（ａ）では、切替前後の特性の重なり部分がわかり易いように、切替前後の特性を少し上下にずらして誇張して描いてある。一方、図８（ｂ）は配線抵抗による電圧降下がある場合の特性を示しており、切り替え時に入射光量とＡＤ変換出力の特性が不連続になり、帯が発生してしまう。図８（ｂ）のような不連続な特性が生じると、例えば徐々に明るさが変化するグラデーション画像の場合、特定の明るさの部分に帯が現れるなどの影響が出てしまう。
　そこで、本実施形態に係る撮像装置１００では、図９（ａ）に示すように、固体撮像素子１０１の配線１１０の両端は、固体撮像素子１０１側のパッド１６１，１６３にそれぞれ接続され、さらにボンディングワイヤ１６５，１６６によって、パッケージ１０２側のリードピン１６２，１６４にそれぞれ接続されている。そして、図９（ｂ）に示すように、パッケージ１０２側のリードピン１６２とリードピン１６４との間には、パッケージ１０２内に設けられたＡｕ（金）またはＣｕ（銅）などの配線１６７によって接続されている。尚、パッケージ１０２は、セラミックや樹脂による積層型パッケージ（例えば８層など）で構成されるので、層間に配線１６７を形成することができる。
このようにして、本実施形態に係る撮像装置１００は、固体撮像素子１０１内部に形成された内部電源１０７から電源を供給する場合に、固体撮像素子１０１内の配線１１０と、パッケージ１０２側に設けた配線１６７とを並列に接続することにより、内部電源１０７から供給される電源の配線抵抗を小さくすることができる。これにより、配線抵抗による電圧降下が小さくなり、スミアの抑制や積分型ＡＤ変換器特有のサブレンジ接続段差などの問題を解消することができる。
［ＰＧＡ回路１５１への適用例］
　上記の実施例では、内部電源１０７から列毎に設けられたＡＤ変換回路に電源を供給する場合について説明したが、ＡＤ変換回路である必要はなく、固体撮像素子１０１内の内部電源１０７から列毎に設けられたカラム回路１０５に内部配線によって電源を供給していた従来の回路全てに適用可能であり、配線抵抗を下げることができる。
　例えば図４で説明したＰＧＡ回路１５１に、固体撮像素子１０１内に設けられた内部電源１０７からバイアス電源やリファレンス電源（外部から供給されるものを除く）などを供給する場合でも同様に適用可能である。例えばバイアス電源を内部電源１０７から供給する場合、同じ行の画素に強烈な光が入射すると、配線抵抗が高いのでバイアス電源が振られてスミアが発生したり、バイアス電圧がずれることによって出力のレベルずれが生じるという問題が発生する。
　このような場合でもあっても、本実施形態に係る撮像装置１００では、図２に示したように、パッケージ１０２に配線１６７を設けて固体撮像素子１０１内の配線１１０と並列に接続することにより、内部電源１０７から供給される電源の配線抵抗を小さくすることができるので、ＰＧＡ回路１５１におけるスミアの発生などによる画質劣化を防止することができる。
　尚、上記の実施例では、ＰＧＡ回路１５１やＡＤＣ回路１５２の場合について説明したが、固体撮像素子１０１内に設けられた内部電源１０７から列毎に設けられた回路（カラム回路１０５や画素部１０２など）に電源を供給する場合でも同様に適用可能であり、内部電源１０７から供給される電源の配線抵抗を小さくすることができるという効果が得られる。
　以上、本発明に係る撮像装置について、各実施形態で例を挙げて説明してきたが、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
１００・・・撮像装置；１０１・・・固体撮像素子；１０２・・・パッケージ；１０３・・・画素部；１０４・・・垂直走査回路；１０５・・・カラム回路；１０６・・・水平出力回路；１０７・・・内部電源；１１０・・・配線；１５１・・・ＰＧＡ回路；１５２・・・ＡＤＣ回路；１６１，１６３・・・パッド；１６２，１６４・・・リードピン；１６５，１６６・・・ボンディングワイヤ；１６７・・・配線；１６８・・・外部ピン；１８０・・・サンプルホールド回路；１８１・・・コンパレータ；１８２・・・カウンタ；１８３・・・ＤＡ変換器；１８４・・・デコーダ；ｐ・・・画素；ＶＬＩＮＥ・・・垂直信号線；ＳＰＬ１，ＳＰＬ２・・・スイッチ；Ｃ１からＣ８，Ｃ１０，Ｃ１１・・・コンデンサ；Ｃ１２・・・可変コンデンサ；ＰＧＡ＿ＡＺ，ＡＤＣ＿ＡＺ・・・スイッチ；ＴＳＷ，ＳＰＬ１，ＳＰＬ２・・・スイッチ；ＳＷ１からＳＷ８、ＳＷ１１からＳＷ１８、ＳＷ２１・・・スイッチ；ＣＰ１・・・コンパレータ；ＯＰ１・・・オペアンプ；ＣＴＬ１・・・制御部

Claims (7)

  1. 　光に応じた信号を生成する画素部と、前記画素部から読み出された前記信号を信号処理する信号処理部と、第１配線を介して前記信号処理部と接続され、前記信号処理部に電源を供給する電源部と、
    　を有する撮像素子と、
    　前記撮像素子を収納するとともに、前記第１配線と接続されて並列回路を構成する第２配線を有する収納容器と、
    　を備えることを特徴とする撮像装置。
  2. 　請求項１に記載の撮像装置において、
    　前記信号処理部は、前記画素部から読み出された前記信号を増幅して出力する増幅部を含むことを特徴とする撮像装置。
  3. 　請求項１又は請求項２に記載の撮像装置において、
    　前記信号処理部は、前記画素部から読み出された前記信号をデジタル信号に変換して出力するＡ／Ｄ変換部を含むことを特徴とする撮像装置。
  4. 　請求項１から請求項３のいずれか一項に記載の撮像装置において、
    　前記第２配線は、前記収納容器に形成されていることを特徴とする撮像装置。
  5. 　請求項１から請求項４のいずれか一項に記載の撮像装置において、
    　前記収納容器は、セラミックで構成されることを特徴とする撮像装置。
  6. 　請求項１から請求項４のいずれか一項に記載の撮像装置において、
    　前記収納容器は、樹脂で構成されることを特徴とする撮像装置。
  7. 　請求項１から請求項６のいずれか一項に記載の撮像装置を備える電子カメラ。
PCT/JP2012/008394 2011-12-28 2012-12-27 撮像装置 WO2013099266A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201280065092.0A CN104025568B (zh) 2011-12-28 2012-12-27 拍摄装置
US14/368,099 US9712769B2 (en) 2011-12-28 2012-12-27 Imaging device
JP2013551471A JP5907176B2 (ja) 2011-12-28 2012-12-27 撮像装置
US15/621,510 US10256263B2 (en) 2011-12-28 2017-06-13 Imaging device
US16/287,092 US10734418B2 (en) 2011-12-28 2019-02-27 Imaging device and imaging sensor having a plurality of pixels

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011288160 2011-12-28
JP2011-288160 2011-12-28

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/368,099 A-371-Of-International US9712769B2 (en) 2011-12-28 2012-12-27 Imaging device
US15/621,510 Continuation US10256263B2 (en) 2011-12-28 2017-06-13 Imaging device

Publications (1)

Publication Number Publication Date
WO2013099266A1 true WO2013099266A1 (ja) 2013-07-04

Family

ID=48696797

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/008394 WO2013099266A1 (ja) 2011-12-28 2012-12-27 撮像装置

Country Status (4)

Country Link
US (3) US9712769B2 (ja)
JP (4) JP5907176B2 (ja)
CN (2) CN104025568B (ja)
WO (1) WO2013099266A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150109505A1 (en) * 2013-10-18 2015-04-23 Canon Kabushiki Kaisha Image sensor, image sensing device, camera, and method of driving image sensing device
JP2016158055A (ja) * 2015-02-24 2016-09-01 ルネサスエレクトロニクス株式会社 固体撮像装置
WO2017154388A1 (ja) * 2016-03-10 2017-09-14 株式会社リコー 光電変換装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104025568B (zh) 2011-12-28 2017-10-27 株式会社尼康 拍摄装置
JP2015130611A (ja) * 2014-01-08 2015-07-16 株式会社東芝 アナログデジタル変換器およびイメージセンサ
US9986185B2 (en) * 2016-03-09 2018-05-29 Ricoh Company, Ltd. Semiconductor integrated circuit and image capturing apparatus
EP3657776B1 (en) 2017-07-20 2023-12-13 Sony Semiconductor Solutions Corporation Analog-digital converter including miller capacitor, solid-state imaging element including said analog-digital converter, and control method for said analog-digital converter
TW201915818A (zh) * 2017-10-05 2019-04-16 香港商印芯科技股份有限公司 光學識別模組
JP2023087543A (ja) * 2021-12-13 2023-06-23 キヤノン株式会社 光電変換装置及び機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103039A (ja) * 1997-09-29 1999-04-13 Matsushita Electron Corp 撮像装置
JP2003168791A (ja) * 2001-11-30 2003-06-13 Nippon Hoso Kyokai <Nhk> 固体撮像素子
JP2011003863A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 半導体装置およびカメラモジュール

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163700A (ja) 1992-11-26 1994-06-10 Nec Ic Microcomput Syst Ltd 集積回路装置
JP3426140B2 (ja) 1998-08-27 2003-07-14 シャープ株式会社 テープキャリアパッケージ
JP4231328B2 (ja) * 2003-04-24 2009-02-25 浜松ホトニクス株式会社 固体撮像装置
JP2005027041A (ja) 2003-07-02 2005-01-27 Renesas Technology Corp 固体撮像装置
JP2005347442A (ja) * 2004-06-02 2005-12-15 Sanyo Electric Co Ltd 半導体装置
JP2005347607A (ja) * 2004-06-04 2005-12-15 Olympus Corp 固体撮像装置、固体撮像素子チップ及びパッケージ
US8154541B2 (en) * 2004-07-30 2012-04-10 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method thereof and electronic appliance
JP2006129255A (ja) 2004-10-29 2006-05-18 Sanyo Electric Co Ltd 回路モジュール
JP4233535B2 (ja) * 2005-03-29 2009-03-04 シャープ株式会社 光学装置用モジュール、光路画定器及び光学装置用モジュールの製造方法
JP2006286737A (ja) 2005-03-31 2006-10-19 Sony Corp 発光素子モジュール、電気／光変換装置および光送信装置
JP4748648B2 (ja) * 2005-03-31 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
JP4615472B2 (ja) * 2006-04-03 2011-01-19 ソニー株式会社 物理量分布検出装置および撮像装置
JP2007317719A (ja) 2006-05-23 2007-12-06 Fujitsu Ltd 撮像装置及びその製造方法
JP4144892B2 (ja) 2006-08-28 2008-09-03 キヤノン株式会社 光電変換装置及び撮像装置
JP4490406B2 (ja) 2006-10-11 2010-06-23 浜松ホトニクス株式会社 固体撮像装置
JP2008271159A (ja) * 2007-04-19 2008-11-06 Matsushita Electric Ind Co Ltd 固体撮像装置
JP5014114B2 (ja) * 2007-12-28 2012-08-29 キヤノン株式会社 撮像装置及び撮像システム
JP5130946B2 (ja) * 2008-02-15 2013-01-30 ソニー株式会社 固体撮像装置、カメラ及び電子機器
JP2010141543A (ja) 2008-12-11 2010-06-24 Konica Minolta Business Technologies Inc 固体撮像装置
JP5332041B2 (ja) 2009-03-13 2013-11-06 ルネサスエレクトロニクス株式会社 固体撮像装置
JP2009260982A (ja) 2009-06-19 2009-11-05 Sony Corp 電源制御方法および電源制御装置並びに電子機器および撮像装置
CN104025568B (zh) * 2011-12-28 2017-10-27 株式会社尼康 拍摄装置
US8981511B2 (en) * 2012-02-29 2015-03-17 Semiconductor Components Industries, Llc Multi-chip package for imaging systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103039A (ja) * 1997-09-29 1999-04-13 Matsushita Electron Corp 撮像装置
JP2003168791A (ja) * 2001-11-30 2003-06-13 Nippon Hoso Kyokai <Nhk> 固体撮像素子
JP2011003863A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 半導体装置およびカメラモジュール

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150109505A1 (en) * 2013-10-18 2015-04-23 Canon Kabushiki Kaisha Image sensor, image sensing device, camera, and method of driving image sensing device
US9667892B2 (en) * 2013-10-18 2017-05-30 Canon Kabushiki Kaisha Image sensor, image sensing device, camera, and method of driving image sensing device
JP2016158055A (ja) * 2015-02-24 2016-09-01 ルネサスエレクトロニクス株式会社 固体撮像装置
WO2017154388A1 (ja) * 2016-03-10 2017-09-14 株式会社リコー 光電変換装置
JPWO2017154388A1 (ja) * 2016-03-10 2019-01-10 株式会社リコー 光電変換装置
US10582142B2 (en) 2016-03-10 2020-03-03 Ricoh Company, Ltd. Photoelectric conversion device

Also Published As

Publication number Publication date
JP2019193310A (ja) 2019-10-31
US20170294466A1 (en) 2017-10-12
JP2018093556A (ja) 2018-06-14
CN107770462B (zh) 2020-09-22
US20190198539A1 (en) 2019-06-27
JP2016136751A (ja) 2016-07-28
CN107770462A (zh) 2018-03-06
US10256263B2 (en) 2019-04-09
JP6323478B2 (ja) 2018-05-16
JP5907176B2 (ja) 2016-04-26
JP6927254B2 (ja) 2021-08-25
JPWO2013099266A1 (ja) 2015-04-30
US10734418B2 (en) 2020-08-04
CN104025568A (zh) 2014-09-03
US9712769B2 (en) 2017-07-18
CN104025568B (zh) 2017-10-27
US20150062393A1 (en) 2015-03-05
JP6569761B2 (ja) 2019-09-04

Similar Documents

Publication Publication Date Title
JP6569761B2 (ja) 信号処理装置、撮像素子および電子機器
KR102277597B1 (ko) 촬상 장치, 전자 기기
JP5347341B2 (ja) 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法
US8237808B2 (en) Solid state imaging device and imaging apparatus adjusting the spatial positions of pixels after addition by controlling the ratio of weight values during addition
JP6439983B2 (ja) 変換装置、撮像装置、電子機器、変換方法
WO2007099850A1 (ja) 固体撮像装置及び固体撮像装置の信号生成方法
JP7298661B2 (ja) 撮像素子及び撮像装置
US20240064439A1 (en) Photoelectric conversion device, electronic device, and substrate
US20220303486A1 (en) Photoelectric conversion device, electronic device, and substrate

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12863727

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013551471

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 14368099

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 12863727

Country of ref document: EP

Kind code of ref document: A1