KR20060129697A

KR20060129697A - 시프트 레지스터 및 이를 포함하는 표시 장치

Info

Publication number: KR20060129697A
Application number: KR1020050050308A
Authority: KR
Inventors: 어기한; 박상진; 이주형; 김형걸; 이명우
Original assignee: 삼성전자주식회사
Priority date: 2005-06-13
Filing date: 2005-06-13
Publication date: 2006-12-18
Also published as: KR101143004B1; CN1881474B; JP2006351171A; JP5074712B2; TWI431576B; US20060279511A1; US7936331B2; TW200707353A; CN1881474A

Abstract

본 발명은 시프트 레지스터 및 이를 포함하는 표시 장치에 관한 것이다.

이 시프트 레지스터는, 서로 연결되어 있으며 복수의 클록 신호에 동기하여 차례대로 출력 신호를 생성하는 복수의 스테이지를 포함하며, 상기 스테이지는, 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 따라 제1 전압을 출력하는 입력부, 상기 복수의 클록 신호에 따라 상기 제1 전압을 출력하는 제1 구동부, 상기 복수의 클록 신호 또는 후단 스테이지 중 어느 하나의 출력 신호에 따라 제2 전압을 출력하는 제2 구동부, 그리고 상기 제1 전압을 충전하고 상기 입력부, 상기 제1 및 제2 구동부의 출력에 따라 상기 출력 신호를 생성하는 출력부를 포함한다.

이러한 방식으로, 공통 전압과의 커플링을 최소화하여 안정적인 게이트 출력을 생성할 수 있다..

표시장치, 게이트구동부, 시프트레지스터, 커플링, 트랜지스터, 축전기, 입력, 구동, 출력

Description

시프트 레지스터 및 이를 포함하는 표시 장치 {SHIFT REGISTER AND DISPLAY DEVICE INCLUDING SHIFTER REGISTER}

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 상세하게 설명함으로써 본 발명을 분명하게 하고자 한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.

도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.

도 5는 도 4에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 스테이지의 회로도의 한 예이다.

도 6 및 도 7은 도 4에 도시한 게이트 구동부의 신호 파형도이다.

도 8은 게이트선과 공통 전압 사이의 기생 용량을 나타내는 도면이다.

도 9는 본 발명의 한 실시예에 따른 시프트 레지스터의 파형과 종래 기술에 따른 파형의 비교 도면이다.

<도면 부호에 대한 설명>

3: 액정층 100: 하부 표시판

191: 화소 전극 200: 상부 표시판

230: 색 필터 270: 공통 전극

300: 액정 표시판 조립체

400, 400RM, 400LM, 400S: 게이트 구동부

500: 데이터 구동부 600: 신호 제어부

650: 주 FPC 660: 입력부

680: 보조 FPC 690: 개구부

700: 통합 칩 800: 계조 전압 생성부

R, G, B: 입력 영상 데이터 DE: 데이터 인에이블 신호

MCLK: 메인 클록 Hsync: 수평 동기 신호

Vsync: 수직 동기 신호 CONT1: 게이트 제어 신호

CONT2: 데이터 제어 신호 DAT: 출력 영상 신호

PX: 화소 C_LC: 액정 축전기

C_ST: 유지 축전기 Q: 스위칭 소자

STV: 주사 시작 신호

LCLK1, RCLK1, LCLK2, RCLK2: 클록 신호

S: 세트 단자 R: 리세트 단자

GV: 게이트 전압 단자 OUT: 출력 단자

CK1, CK2: 클록 단자

최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 발광 표시 장치(organic light emitting diode display), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.

PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, 유기 발광 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

이러한 표시 장치 중에서, 특히 핸드폰 등에 사용되는 중소형 표시 장치로서 외부와 내부에 각각 표시판부를 구비하는 듀얼 표시 장치가 활발히 개발 중이다.

이러한 듀얼 표시 장치는 내부에 장착되는 주 표시판부, 외부에 장착되는 부 표시판부, 외부로부터의 입력 신호를 전달하는 배선이 구비된 구동 가요성 인쇄 회로막(flexible printed circuit film, FPC), 주 표시판부와 부 표시판부를 연결하는 보조 FPC, 그리고 이들을 제어하기 위한 통합 칩(integration chip)을 포함한다.

듀얼 표시 장치 중에서 예를 들어 액정 표시 장치와 유기 발광 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트선에 게이트 온 전압과 게이트 오프 전압을 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부와 표시 신호선 중 데이터선에 데이터 전압을 내보내어 턴온된 스위칭 소자를 통하여 화소에 인가하는 데이터 구동부를 포함하고, 통합 칩은 주 표시판부와 부 표시판부의 게이트 구동부와 데이터 구동부를 제어하기 위한 제어 신호 및 구동 신호를 생성하며, 주로 주 표시판부에 COG(chip on glass) 형태로 장착되어 있다.

한편, 이러한 중소형 표시 장치는 물론 대형 표시 장치에서 원가 절감 등을 위하여 게이트 구동부가 화소의 스위칭 소자와 동일한 공정으로 형성되어 표시판부에 집적되어 있는 경우가 있다.

게이트 구동부는 실질적으로 시프트 레지스터로서 서로 연결되어 있으며 일렬로 배열되어 있는 복수의 스테이지를 포함하고, 첫 번째 스테이지가 주사 시작 신호를 인가받아 게이트 출력을 내보내는 동시에 다음 스테이지에 캐리 출력(carry output)을 내보내어 순차적으로 게이트 출력을 생성한다. 이러한 캐리 출력은 게이트 출력을 사용할 수도 있다.

각 스테이지는 복수의 NMOS 또는 PMOS 트랜지스터와 적어도 하나의 축전기를 포함하여 이루어지며, 위상차가 90° 내지 180°인 복수의 클록 신호에 동기하여 게이트 출력을 생성한다.

이 때, 트랜지스터가 비정질 규소로 이루어지는 경우, 게이트 출력을 생성한 후 게이트선에 인가되는 전압을 저전압으로 유지하기 위하여 트랜지스터를 턴온 상태로 유지한다. 그러나, 장시간 턴온되어 있음으로 해서 트랜지스터의 문턱 전압이 증가하여 오동작의 원인이 된다.

현재 7개의 트랜지스터를 사용하여 문턱 전압 증가 등의 문제는 해결되었지만, 위상이 다른 두 클록 신호가 모두 로우인 구간에 게이트선이 부유 상태가 되어 두 표시판 중 상부 표시판에 구비되어 있는 공통 전극 사이의 기생 용량으로 인해 게이트선에 인가된 전압이 변하는 경우가 있다. 특히, 중소형 표시 장치의 경우에는 저전압 구동을 위하여 공통 전압이 주기적으로 변하는 경우에 더욱 그러하다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 기생 용량의 영향을 거의 받지 않는 게이트 출력을 생성하는 시프트 레지스터 및 이를 포함하는 표시 장치를 제공하는 것이다.

이러한 기술적 과제를 이루기 위한 본 발명의 한 특징에 따른 시프트 레지스터는, 서로 연결되어 있으며 복수의 클록 신호에 동기하여 차례대로 출력 신호를 생성하는 복수의 스테이지를 포함하며,

상기 스테이지는, 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 따라 제1 전압을 출력하는 입력부, 상기 복수의 클록 신호에 따라 상기 제1 전압을 출력하는 제1 구동부, 상기 복수의 클록 신호 또는 후단 스테이지 중 어느 하나의 출력 신호에 따라 제2 전압을 출력하는 제2 구동부, 그리고 상기 제1 전압 을 충전하고 상기 입력부, 상기 제1 및 제2 구동부의 출력에 따라 상기 출력 신호를 생성하는 출력부를 포함한다.

상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자와 제1 및 제2 클록 단자를 가지며, 상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있는 제1 다이오드를 포함할 수 있다.

또한, 상기 제1 구동부는, 상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 다이오드, 그리고 상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 다이오드를 포함할 수 있다.

한편, 상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자, 출력 단자와 제1 및 제2 클록 단자를 가지며, 상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있으며, 제어 단자가 상기 세트 단자에 연결되어 있는 제1 스위칭 소자를 포함하고,

상기 제1 구동부는, 상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 스위칭 소자, 상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 스위칭 소자를 포함하며, 상기 제2 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고, 상기 제3 스위칭 소자의 제어 단자는 상기 제2 클록 단자에 연결되어 있으며,

상기 제2 구동부는, 상기 제1 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제4 및 제5 스위칭 소자, 상기 제2 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제6 및 제7 스위칭 소자, 그리고 상기 제3 접점과 상 기 게이트 전압 단자 사이에 연결되어 있는 제8 스위칭 소자를 포함하고, 상기 제4 스위칭 소자의 제어 단자는 상기 리세트 단자에, 상기 제5 스위칭 소자의 제어 단자는 상기 제2 접점에 연결되어 있으며, 상기 제6 스위칭 소자의 제어 단자는 상기 제1 접점에, 상기 제7 스위칭 소자의 제어 단자는 상기 제2 클록 단자에, 상기 제8 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고,

상기 출력부는, 상기 제1 클록 단자와 상기 출력 단자 사이에 연결되어 있는 제9 스위칭 소자, 상기 출력 단자와 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제10 및 제11 스위칭 소자, 그리고 상기 제1 접점과 상기 출력 단자 사이에 연결되어 있는 축전기를 포함하고, 상기 9 스위칭 소자의 제어 단자는 상기 제1 접점에, 상기 10 스위칭 소자의 제어 단자는 상기 제2 접점에, 상기 제11 스위칭 소자의 제어 단자는 상기 제3 접점에 각각 연결되어 있을 수 있다.

또한, 상기 시프트 레지스터는 제1 및 제2 시프트 레지스터부를 포함하며, 상기 제1 레지스터부는 홀수 번째 신호선에 연결되어 있는 복수의 제1 스테이지를 포함하고 상기 제2 레지스터부는 짝수 번째 신호선에 연결되어 있는 복수의 제2 스테이지를 포함할 수 있다.

이 때, 상기 제1 스테이지 각각은 두 개의 다른 제1 스테이지에 연결되어 있고 상기 제2 스테이지 각각은 두 개의 다른 제2 스테이지에 연결되어 있을 수 있다.

상기 제1 레지스터부의 첫 번째 스테이지와 상기 제2 레지스터부의 첫 번째 스테이지에는 소정의 시간 간격을 갖는 별개의 출력 시작 신호가 각각 입력될 수 있다.

상기 복수의 클록 신호는 상기 제1 레지스터부에 입력되는 제1 및 제2 클록 신호와, 상기 제2 레지스터부에 입력되는 제3 및 제4 클록 신호를 포함하며, 상기 제1, 제3, 제2 및 제4 클록 신호는 듀티비가 25%이고 차례로 90°의 위상차를 가질 수 있다.

본 발명의 한 특징에 따른 표시 장치는, 화소 및 이에 연결되어 있는 신호선을 구비하는 표시판부, 그리고 서로 연결되어 있으며 차례로 출력 신호를 생성하여 상기 신호선에 인가하는 복수의 스테이지를 포함하는 시프트 레지스터를 포함하고,

상기 스테이지는, 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 따라 제1 전압을 출력하는 입력부, 상기 복수의 클록 신호에 따라 상기 제1 전압을 출력하는 제1 구동부, 상기 복수의 클록 신호 또는 후단 스테이지 중 어느 하나의 출력 신호에 따라 제2 전압을 출력하는 제2 구동부, 그리고 상기 제1 전압을 충전하고 상기 입력부, 상기 제1 및 제2 구동부의 출력에 따라 상기 출력 신호를 생성하는 출력부를 포함한다.

상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자와 제1 및 제2 클록 단자를 가지며, 상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있는 제1 다이오드를 포함할 수 있으며, 상기 제1 구동부는, 상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 다이오드, 그리고 상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 다이오드를 포함할 수 있다.

상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자, 출력 단자 와 제1 및 제2 클록 단자를 가지며, 상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있으며, 제어 단자가 상기 세트 단자에 연결되어 있는 제1 스위칭 소자를 포함하고,

상기 제1 구동부는, 상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 스위칭 소자, 그리고 상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 스위칭 소자를 포함하며, 상기 제2 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고, 상기 제3 스위칭 소자의 제어 단자는 상기 제2 클록 단자에 연결되어 있으며,

상기 제2 구동부는, 상기 제1 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제4 및 제5 스위칭 소자, 상기 제2 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제6 및 제7 스위칭 소자, 그리고 상기 제3 접점과 상기 게이트 전압 단자 사이에 연결되어 있는 제8 스위칭 소자를 포함하고, 상기 제4 스위칭 소자의 제어 단자는 상기 리세트 단자에, 상기 제5 스위칭 소자의 제어 단자는 상기 제2 접점에 연결되어 있으며, 상기 제6 스위칭 소자의 제어 단자는 상기 제1 접점에, 상기 제7 스위칭 소자의 제어 단자는 상기 제2 클록 단자에, 상기 제8 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고,

이 때, 상기 제1 내지 제11 스위칭 소자는 비정질 규소로 이루어질 수 있으며, 상기 시프터 레지스터는 상기 표시판부에 집적되어 있을 수 있다.

상기 시프트 레지스터는 제1 및 제2 시프트 레지스터부를 포함하며,

상기 제1 레지스터부는 홀수 번째 신호선에 연결되어 있는 복수의 제1 스테이지를 포함하고 상기 제2 레지스터부는 짝수 번째 신호선에 연결되어 있는 복수의 제2 스테이지를 포함할 수 있다.

상기 제1 스테이지 각각은 두 개의 다른 제1 스테이지에 연결되어 있고 상기 제2 스테이지 각각은 두 개의 다른 제2 스테이지에 연결되어 있을 수 있다.

여기서, 상기 표시 장치는 액정 표시 장치일 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 장치에 대하여 첨부한 도면을 참고로 하여 상세하게 설명하며, 액정 표시 장치를 한 예로 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이며, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

아래에서 게이트 구동부(400)는 특별한 언급한 없으면 게이트 구동부(400RM), 게이트 구동부(400LM) 또는 게이트 구동부(400S)일 수 있다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 주 표시판부(300M)와 부 표시판부(300S), 주 표시판부(300M)에 부착된 FPC(flexible printed circuit film)(650), 주 표시판부(300M)와 부 표시판부(300S) 사이에 부착된 보조 FPC(680), 그리고 표시판부(300M) 위에 장착된 통합 칩(integration chip)(700)을 포함한다.

FPC(650)는 주 표시판부(300M)의 한 변 부근에 부착되어 있다. 또한, 조립 상태에서 FPC(650)를 접었을 때 주 표시판부(300M)의 일부를 드러내는 개구부(690)를 가지고 있다. 개구부(690)의 아래쪽에는 외부로부터의 신호가 입력되는 입력부(660)가 구비되어 있으며 기타 입력부(660)와 통합 칩(700), 통합 칩(700)과 주 표시판부(300M)의 전기적 연결을 위한 다수의 신호선(도시하지 않음)을 갖추고 있는데, 이들 신호선은 통합 칩(700)과 연결되는 지점 및 주 표시판부(300M)와 부착되는 지점에서 대체적으로 폭이 넓어져 패드(도시하지 않음)를 이룬다.

보조 FPC(680)는 주 표시판부(300M)의 다른 변과 부 표시판부(300S)의 한 변 사이에 부착되어 있으며, 통합 칩(700)과 부 표시판부(300S)의 전기적 연결을 위한 신호선(SL3, DL)을 구비한다.

각 표시판부(300M, 300S)는 화면을 이루는 표시 영역(310M, 310S)과 주변 영역(320M, 320S)을 포함하고, 주변 영역(320M, 320S)에는 빛을 차단하기 위한 차광층(도시하지 않음)("블랙 매트릭스")이 구비될 수 있다. FPC(650) 및 보조 FPC(680)는 이 차광 영역(320M, 320S)에 부착되어 있다.

도 2에 도시한 것처럼, 각 표시판부(300M, 300S)는 복수의 게이트선(G₁-G_2n)과 복수의 데이터선(D₁-D_m)을 포함하는 복수의 표시 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX), 그리고 게이트선(G₁-G_2n)에 신호를 공급하는 게이트 구동부(400L, 400R)를 포함하며, 화소와 표시 신호선(G₁-G_2n, D₁-D_m)의 대부분은 표시 영역(310M, 310S) 내에 위치하고, 게이트 구동부(400M, 400S)는 주변 영역(320M, 320S)에 각각 위치한다. 게이트 구동부(400RM, 400LM, 400S)가 위치한 쪽의 주변 영역(320M, 320S)은 좀더 큰 폭을 갖는다.

또한, 도 1에 도시한 것처럼 주 표시판부(300M)의 데이터선(D₁-D_m) 중 일부는 보조 FPC(680)를 통하여 부 표시판부(300S)에 연결되어 있다. 즉, 두 표시판부(300M, 300S)는 데이터선(D₁-D_m) 중 일부를 공유하는 형태이며, 도면에는 그 중 하나(DL)를 나타내었다.

상부 표시판(200)은 하부 표시판(100)보다 크기가 작아서 하부 표시판(100)의 일부 영역이 노출되며 이 영역으로 데이터선(D₁-D_m)이 연장되어 데이터 구동부(500)와 연결된다. 게이트선(G₁-G_2n)은 또한 주변 영역(320M, 320S)으로 가려진 영역으로 연장되어 게이트 구동부(400RM, 400LM, 400S)와 연결된다.

표시 신호선(G₁-G_n, D₁-D_m)은 FPC(650, 680)와 연결되는 지점에서 대체로 폭이 넓어져 패드(도시하지 않음)를 이루며, 표시판부(300M, 300S)와 FPC(650, 680)는 이들 패드의 전기적 접속을 위한 이방성 도전막(도시하지 않음)으로 부착되어 있다.

각 화소(PX), 예를 들면 i번째(i=1, 2, , n) 게이트선(G_i)과 j번째(j=1, 2, , m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(G_i D_j)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(G_i)과 연결되어 있고, 입력 단자는 데이터선(D_j)과 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C_ST)와 연결되어 있다.

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.

액정 축전기(C_LC)의 보조적인 역할을 하는 유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색 상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 2는 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 형성할 수도 있다.

액정 표시판 조립체(300)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(도시하지 않음)가 부착되어 있다.

계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 두 벌의 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.

게이트 구동부(400RM, 400LM, 400S)는 게이트선(G₁-G_2n)에 연결되어 스위칭 소자(Q)를 턴온시킬 수 있는 게이트 온 전압(V_on)과 스위칭 소자(Q)를 턴오프시킬 수 있는 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_2n)에 인가한다. 여기서, 게이트 구동부(400RM, 400LM, 400S)는 화소의 스위칭 소자(Q)와 동일한 공정으로 형성되어 집적되어 있으며, 신호선(SL1, SL2, SL3)을 통하여 통합 칩(700)과 각각 연결되어 있다. 부 표시판(300S)에도 게이트 구동부(400S)가 오른쪽에 배치될 수 있다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-D_m)에 연결되 어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 신호로서 데이터선(D₁-D_m)에 인가한다. 그러나 계조 전압 생성부(800)가 모든 계조에 대한 전압을 모두 제공하는 것이 아니라 정해진 수의 기준 계조 전압만을 제공하는 경우에, 데이터 구동부(500)는 기준 계조 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 신호를 선택한다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다.

통합 칩(700)은 연결부(660)와 FPC(650)에 구비된 신호선을 통하여 외부의 신호를 입력받고 처리한 신호를 주 표시판부(300M)의 주변 영역(320M)과 보조 FPC(680)에 구비된 배선을 통하여 주 표시판부(300M) 및 부 표시판부(300S)에 공급함으로써 이들을 제어하는데, 도 2에 도시한 계조 전압 생성부(800), 데이터 구동부(500) 및 신호 제어부(600) 등을 포함한다.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.

신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처 리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.

데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 영상 데이터의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 데이터 신호를 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 신호의 전압 극성(이하 "공통 전압에 대한 데이터 신호의 전압 극성"을 줄여 "데이터 신호의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.

신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D₁-D_m)에 인가한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G₁-G_2n)에 인가하여 이 게이트선(G₁-G_n)에 연 결된 스위칭 소자(Q)를 턴온시킨다. 그러면, 데이터선(D₁-D_m)에 인가된 데이터 신호가 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.

화소(PX)에 인가된 데이터 신호의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(C_LC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타난다.

1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소(PX)에 데이터 신호를 인가하여 한 프레임(frame)의 영상을 표시한다.

한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 신호의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 신호의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).

그러면 본 발명의 한 실시예에 따른 표시 장치에 대하여 도 4 내지 도 9를 참고로 하여 상세히 설명한다.

도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다. 도 5는 도 4에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 스테이지의 회로도의 한 예이며, 도 6 및 도 7은 도 4에 도시한 게이트 구동부의 신호 파형도이다.

도 4에 도시한 게이트 구동부(400L, 400R)는 좌우에 일렬로 배열되어 있으며 게이트선(G₁-G_2n)에 각각 연결되어 있는 복수의 스테이지(410L, 410R)를 포함하는 시프트 레지스터로서, 제1 및 제2 수직 동기 시작 신호(LSTV, RSTV), 제1 내지 제4 클록 신호(LCLK1, RCLK1, LCLK2, RCLK2) 및 게이트 오프 전압(Voff)이 입력된다.

각 스테이지(410L, 410R)는 세트 단자(S), 리세트 단자(R), 게이트 전압 단자(GV), 출력 단자(OUT), 그리고 제1 및 제2 클록 단자(CK1, CK2)를 포함한다.

각 스테이지(410L, 410R)는 앞에서 설명한 바와 같이 화소의 스위칭 소자(Q)와 동일한 공정으로 형성되어 동일한 기판 위에 집적되어 있으며, 홀수 번째 게이트선(G₁, G₃,.., G_2n-1)에 게이트선에 각각 연결되어 있는 홀수 번째 스테이지[ST1, ST3,.., ST(2n-1)]는 왼쪽 시프트 레지스터(400L)에 배치되어 있고, 짝수 번째 게이트선(G₂, G₄,..,G_2n)에 각각 연결되어 있는 짝수 번째 스테이지[ST2, ST4,.., ST(2n)]에 배치되어 있다.

각 스테이지(410L, 410R), 예를 들면 왼쪽 시프트 레지스터(400L)에 위치한 j번째 스테이지(STj)의 세트 단자(S)에는 전단 스테이지[ST(j-2)]의 게이트 출력, 즉 전단 게이트 출력[Cout(j-2)]이, 리세트 단자(R)에는 후단 스테이지[ST(j+2)]의 게이트 출력, 즉 후단 게이트 출력[Cout(j+2)]이 입력되고, 클록 단자(CK1, CK2)에 는 제1 및 제3 클록 신호(LCLK1, LCLK2)가 각각 입력된다. 출력 단자(OUT)는 게이트선(G₁, G₃,.., G_2n-1)과 전단 및 후단 스테이지(410L)로 게이트 출력[Gout(j)]을 내보낸다. 이와는 달리, 전단 및 후단 스테이지로 출력되는 캐리 신호를 내보내는 별개의 출력 단자를 하나 더 둘 수 있으며, 출력 단자(OUT)에 연결되는 버퍼를 더 둘 수도 있다.

정리하면, 각 스테이지(410L, 410R)는 전단 게이트 출력[Gout(j-2)]과 후단 게이트 출력[Gout(j+2)]에 기초하고 클록 신호(LCLK1, RCLK1, LCLK2, RCLK2)에 동기하여 게이트 출력을 생성한다.

단, 각 시프트 레지스터(400L, 400R)의 첫 번째 스테이지(ST1, ST2)에는 전단 게이트 출력 대신 수직 동기 시작 신호(LSTV, RSTV)가 입력되며, 왼쪽 시프트 레지스터(400L)에 입력되는 제1 수직 동기 시작 신호(LSTV)와 오른쪽 시프트 레지스터(400R)에 입력되는 제2 수직 동기 시작 신호(RSTV)는 폭이 1H인 복수의 펄스를 1 프레임에 1개 포함하는 1 프레임 주기의 신호이며, 제2 수직 동기 시작 신호(RSTV)는 제1 수직 동기 시작 신호(LSTV)에 비하여 1H만큼 지연된 신호이다. 제1 내지 제4 클록 신호(LCLK1, RCLK1, LCLK2, RCLK2)는 듀티비(duty ratio)가 25%이고 4H의 주기를 가지며 차례로 90°의 위상차를 가진다.

이 때, 예를 들어 j번째 스테이지[ST(j)]의 클록 단자(CK1)에 제1 클록 신호(LCLK1)가, 클록 단자(CK2)에 제3 클록 신호(LCLK2)가 입력되는 경우, 이에 인접한 (j-2)번째 및 (j+2)번째 스테이지[ST(j-2), ST(j+2)]의 클록 단자(CK1)에는 제3 클 록 신호(LCLK2)가, 클록 단자(CK2)에는 제1 클록 신호(LCLK1)가 입력된다.

각 클록 신호(LCLK1, RCLK1, LCLK2, RCLK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(V_on)과 같고 로우인 경우는 게이트 오프 전압(V_off)과 같은 것이 바람직하다.

도 5를 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들면 j 번째 스테이지는 입력부(420), 풀업 구동부(430), 풀다운 구동부(440), 그리고 게이트 및 캐리 출력부(451, 452)를 포함하며, 이들은 적어도 하나의 NMOS 트랜지스터(T1-T11) 및 축전기(C)로 이루어져 있다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C)는 실제로, 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.

설명의 편의를 위하여 클록 신호(LCLK1, RCLK1, LCLK2, RCLK2)의 하이 레벨에 해당하는 전압을 고전압이라 하고, 클록 신호(LCLK1, RCLK1, LCLK2, RCLK2)의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(V_off)과 동일하고 이를 저전압이라 한다.

입력부(420)는 세트 단자(S)에 연결되어 있는 트랜지스터(T2)를 포함하며, 이 트랜지스터(T2)는 입력 단자와 제어 단자가 세트 단자(S)에 공통적으로 연결되어 일종의 다이오드 역할을 하며, 고전압을 접점(J1)으로 출력한다.

풀업 구동부(430)는 입력 단자와 제어 단자가 공통적으로 클록 단자(CK1)와 클록 단자(CK2)에 각각 연결되어 있는 두 트랜지스터(T9, T10)를 포함하며, 이 트랜지스터(T9, T10) 역시 다이오드 역할을 하고 고전압을 접점(J2)과 접점(J3)으로 각각 출력한다.

풀다운 구동부(440)는 저전압을 접점(J1, J2, J3)으로 각각 출력하는 트랜지스터(T3, T4, T7, T8, T11)를 포함한다. 트랜지스터(T3)의 제어 단자는 리세트 단자(R)에, 트랜지스터(T4)의 제어 단자는 접점(J2)에 각각 연결되어 있다. 트랜지스터(T7)의 제어 단자(J1)는 접점(J1)에, 트랜지스터(T8)의 제어 단자는 제2 클록 단자(CK2)에, 트랜지스터(T11)의 제어 단자는 제1 클록 단자(CK1)에 연결되어 있다.

출력부(450)는 제1 클록 단자(CK1)와 게이트 오프 전압 단자(GV) 사이에 연결되어 접점(J1, J2, J3)의 전압에 따라 제1 클록 신호(LCLK1)와 저전압을 선택적으로 출력하는 트랜지스터(T1, T5, T6)와 축전기(C)를 포함한다. 트랜지스터(T1)의 제어 단자는 접점(J1)에 연결되어 있으며 축전기(C1)를 통하여 출력단(OUT)에 연결되어 있다. 트랜지스터(T5)의 제어 단자는 접점(J2)에 연결되어 있으며, 트랜지스터(T6)의 제어 단자(T6)는 접점(J3)에 연결되어 있다. 두 트랜지스터(T5, T6)의 접점은 출력단(OUT)에 연결되어 있다.

그러면 도 5에 도시한 시프트 레지스터의 동작에 대하여 j 번째 스테이지를 예를 들어 도 6 및 7을 참조하여 설명한다.

j 번째 스테이지[STj]가 제1 클록 신호(LCLK1)에 동기하여 게이트 출력을 생성하는 경우, 전단 및 후단 스테이지[ST(j-2), ST(j+2)]는 제3 클록 신호(LCLK2)에 동기하여 게이트 출력을 생성한다.

먼저, 제3 클록 신호(LCLK2) 및 전단 게이트 출력[Gout(j-2)]이 하이가 되면, 트랜지스터(T2, T8, T10)가 턴온된다. 그러면 트랜지스터(T2)는 고전압을 접점(J1)으로 전달하여 두 트랜지스터(T1, T7)를 턴온시키고, 트랜지스터(T10)는 고전압을 접점(J3)으로 전달하여 트랜지스터(T6)를 턴온시킨다. 이에 따라, 두 트랜지스터(T7, T8)는 저전압을 접점(J2)으로, 트랜지스터(T6)는 저전압을 출력단(OUT)으로 전달한다. 또한, 트랜지스터(T1)가 턴온되어 제1 클록 신호(LCLK1)가 출력단(OUT)으로 출력되는데, 이 때 제1 클록 신호(LCLK1)가 저전압이므로, 게이트 출력[Gout(j)]은 한 번 더 저전압이 된다. 이와 동시에, 축전기(C)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다.

이 때, 후단 게이트 출력[Gout(j+2)]이 로우이므로 리세트 단자(R)의 입력 역시 로우이다. 따라서, 리세트 단자(R)와 접점(J2)에 제어 단자가 연결되어 있는 트랜지스터(T3, T4, T5)는 턴오프 상태이다.

다음, 전단 게이트 출력[Cout(j-2)]과 제3 클록 신호(LCLK2)가 로우가 되면, 접점(J1)은 세트 단자(S)와의 연결이 차단되면서 부유 상태가 되어 고전압을 유지하는데, 제1 클록 신호(LCLK1)는 여전히 로우이므로, 게이트 출력[Gout(j)] 또한 로우를 유지한다. 이 때, 접점(J3) 역시 제3 클록 신호(LCLK2)와 차단되어 부유 상태가 되므로 도 6에 도시한 것처럼 이전 전압인 고전압을 유지한다.

이어, 제1 클록 신호(LCLK1)가 하이가 되면 두 트랜지스터(T9, T11)가 각각 턴온된다. 이 상태에서 두 트랜지스터(T9, T7)는 제1 클록 신호(LCLK1)와 게이트 오프 전압(Voff) 사이에서 직렬로 연결되는데, 접점(J2)의 전위는 두 트랜지스터(T9, T7)의 턴온시 저항값에 따라 결정되며, 접점(J2)에 제어 단자가 연결되어 있는 트랜지스터(T4, T5)가 턴오프될 수 있도록 트랜지스터(T7)의 턴온시 저항값이 작은 것이 바람직하다. 또한, 접점(J3)은 턴온된 트랜지스터(T11)를 통하여 저전압이 전달되어 로우로 바뀌며, 제어 단자가 이에 연결되어 있는 트랜지스터(T6)가 턴오프된다. 따라서, 출력단(OUT)은 제1 클록 신호(LCLK1)에만 연결되고 게이트 오프 전압(Voff)과는 차단되어 고전압을 내보낸다. 한편, 축전기(C)의 일단, 즉 접점(J1)의 전위는 고전압만큼 더 상승한다. 도 6에는 이전 전압과 동일한 것으로 나타내었지만, 실제로는 고전압만큼 더 상승한다.

이어, 제1 클록 신호(LCLK1)가 로우가 되면, 트랜지스터(T9, T11)가 턴오프되어, 접점(J2, J3)은 부유 상태가 되어 이전 전압을 유지한다. 접점(J1) 역시 부유 상태이므로 이전 전압을 유지하여 트랜지스터(T1)는 턴온 상태를 유지하고, 출력단(OUT)은 로우인 제1 클록 신호(LCLK1)를 출력한다.

또한, 제3 클록 신호(LCLK2) 역시 로우이므로, 트랜지스터(T8)는 턴오프 상태를 유지한다.

다음, 후단 게이트 출력[Gout(j+2)]이 하이가 되면, 트랜지스터(T3)가 턴온되어 저전압을 접점(J1)으로 전달한다. 이에 따라, 트랜지스터(T1)가 턴오프되어 제1 클록 신호(LCLK1)와 출력단(OUT)의 연결이 차단된다.

이와 동시에, 제3 클록 신호(LCLK3)가 하이가 되어 트랜지스터(T10)가 턴온되어 접점(J3)으로 고전압을 전달한다. 이에 따라, 트랜지스터(T6)가 턴온되면서 출력단(OUT)과 게이트 오프 전압(Voff)이 연결되므로, 출력단(OUT)은 저전압을 계속해서 내보낸다. 또한, 접점(J2)은 부유 상태이므로 이전 전압인 저전압을 유지한다.

이어, 후단 게이트 출력[Gout(j+2)]과 제3 클록 신호(LCLK2)가 로우가 되면, 접점(J1-J3)이 모두 부유 상태이므로 이전 전압을 유지한다.

정리하면, 접점(J1)의 전위는 전단 게이트 출력[Gout(j-2)이 하이가 될 때 고전압이 되었다가 후단 게이트 출력[Gout(j+2)]이 하이가 될 때까지 고전압을 4H 동안 유지한다. 접점(J2)의 전압은 제3 클록 신호(LCLK1)가 하이일 때 저전압이 되었다가 후단 게이트 출력[Gout(j+2)]이 하이가 된 후 제1 클록 신호(LCLK1)가 하이가 될 때 다시 고전압이 된다. 이후에는 접점(J2)은 제1 클록 신호(LCLK1) 및 게이트 오프 전압(Voff)과 연결과 차단을 반복하면서 각각 2H 동안 고전압과 저전압을 반복한다. 접점(J3)의 전위는 제1 및 제3 클록 신호(LCLK1, LCLK2)에 따라 각각 2H 동안 고전압 및 저전압을 유지한다.

한편, 접점(J2)과 접점(J3)의 전위는 도 6에 도시한 바와 같이, 게이트 출력[Gout(j-1), Gout(j), Gout(j+2)]이 생성되는 시간을 제외하고, 위상차가 180°인 교류 파형을 갖는다. 따라서, 접점(J2)에 제어 단자가 연결되어 있는 두 트랜지스터(T4, T5)는 접점(J2)이 고전압인 동안에 저전압을 접점(J1)과 출력단(OUT)으로 전달하고, 접점(J3)에 제어 단자가 연결되어 있는 트랜지스터(T6)는 접점(J3)이 고전압인 동안에 저전압을 출력단(OUT)으로 전달한다.

즉, 출력단(OUT)은 게이트 출력[Gout(j)]을 생성하는 경우를 제외하고는 항 상 게이트 오프 전압(Voff)에 연결되어 저전압을 내보낸다. 즉, 게이트선(G₁-G_2n)이 부유 상태에 있는 것이 아니라 항상 일정한 전압에 연결되어 있다. 따라서, 도 8에 도시한 것처럼, 예를 들어 j번째 게이트선(Gj)과 공통 전압(Vcom) 사이의 기생 용량(Cp)으로 인한 커플링 효과를 최소화할 수 있다.

도 9에는 본 발명의 실시예에 따른 11개의 트랜지스터를 사용하는 게이트 출력(a)과 7개 트랜지스터를 사용하는 게이트 출력(b)을 비교하여 나타낸 파형이다. 이 때, 원(c)으로 나타낸 파형에는 기생 용량(Cp)으로 인한 커플링 정도를 나타내었는데, 본 발명에 따른 게이트 출력(a)의 커플링 정도가 더 작음을 알 수 있다. 이는 도 6에 나타낸 것처럼, 두 클록 신호(LCLK1, LCLK2) 모두가 로우인 구간에도 두 접점(J2, J3)의 전위 중 하나는 고전압을 유지하여 출력단(OUT)의 전압을 항상 로우로 만들어 주기 때문이다.

앞서 설명한 동작을 거쳐 두 시프트 레지스터(400L, 400R)의 동작이 이루어지며, 도 7에는 첫 번째부터 네 번째까지의 게이트 출력(Gout1, Gout2, Gout3, Gout4)을 한 예로 나타내었다.

또한, 앞서 설명한 것처럼, 트랜지스터(T4, T5, T6)에는 직류 전압이 아니라 교류 전압이 인가되므로 이들의 열화를 방지할 수 있다.

한편, 출력부(450)와 동일한 회로 구성을 가지며, 제1 클록 신호(LCLK1)와 게이트 전압 단자(GV) 사이에 연결되어 전단 및 후단 스테이지로 출력하는 캐리 출력부를 더 둘 수 있다.

또한, 지금까지 표시판부(300)의 양쪽에 형성되어 있는 듀얼 게이트 구동부를 중심으로 설명하였지만, 한쪽에만 형성되어 있는 싱글 게이트 구동부에 대하여도 적용할 수 있다. 이는 두 클록 신호, 예를 들어 클록 신호(LCLK1, LCLK2)의 듀티비를 50%, 위상차를 180°로 설정하면 가능하다.

이와 같이, 다이오드 역할을 하는 트랜지스터(T9, T10)와 클록 신호(LCLK1, LCLK2)에 제어 단자가 연결되어 있는 트랜지스터(T8, T11)를 더 둠으로써, 두 클록 신호(LCLK1, LCLK2) 또는 두 클록 신호(RCLK1, RCLK2) 모두가 로우인 구간에도 커플링에 의한 영향을 최소화하여 안정적인 게이트 출력을 생성할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

서로 연결되어 있으며 복수의 클록 신호에 동기하여 차례대로 출력 신호를 생성하는 복수의 스테이지를 포함하며,

상기 스테이지는

주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 따라 제1 전압을 출력하는 입력부,

상기 복수의 클록 신호에 따라 상기 제1 전압을 출력하는 제1 구동부,

상기 복수의 클록 신호 또는 후단 스테이지 중 어느 하나의 출력 신호에 따라 제2 전압을 출력하는 제2 구동부, 그리고

상기 제1 전압을 충전하고 상기 입력부, 상기 제1 및 제2 구동부의 출력에 따라 상기 출력 신호를 생성하는 출력부

를 포함하는

시프트 레지스터.
제1항에서,

상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자와 제1 및 제2 클록 단자를 가지며,

상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있는 제1 다이오드를 포함하는

시프트 레지스터.
제2항에서,

상기 제1 구동부는

상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 다이오드, 그리고

상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 다이오드

를 포함하는

시프트 레지스터.
제1항에서,

상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자, 출력 단자와 제1 및 제2 클록 단자를 가지며,

상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있으며, 제어 단자가 상기 세트 단자에 연결되어 있는 제1 스위칭 소자를 포함하고,

상기 제1 구동부는

상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 스위칭 소자,

상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 스위칭 소자

를 포함하며,

상기 제2 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고, 상기 제3 스위칭 소자의 제어 단자는 상기 제2 클록 단자에 연결되어 있으며,

상기 제2 구동부는

상기 제1 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제4 및 제5 스위칭 소자,

상기 제2 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제6 및 제7 스위칭 소자, 그리고

상기 제3 접점과 상기 게이트 전압 단자 사이에 연결되어 있는 제8 스위칭 소자

를 포함하고,

상기 제4 스위칭 소자의 제어 단자는 상기 리세트 단자에, 상기 제5 스위칭 소자의 제어 단자는 상기 제2 접점에 연결되어 있으며, 상기 제6 스위칭 소자의 제어 단자는 상기 제1 접점에, 상기 제7 스위칭 소자의 제어 단자는 상기 제2 클록 단자에, 상기 제8 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고,

상기 출력부는

상기 제1 클록 단자와 상기 출력 단자 사이에 연결되어 있는 제9 스위칭 소자,

상기 출력 단자와 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제10 및 제11 스위칭 소자, 그리고

상기 제1 접점과 상기 출력 단자 사이에 연결되어 있는 축전기

를 포함하고,

상기 9 스위칭 소자의 제어 단자는 상기 제1 접점에, 상기 10 스위칭 소자의 제어 단자는 상기 제2 접점에, 상기 제11 스위칭 소자의 제어 단자는 상기 제3 접점에 각각 연결되어 있는

시프트 레지스터.
제4항에서,

상기 시프트 레지스터는 제1 및 제2 시프트 레지스터부를 포함하며,

상기 제1 레지스터부는 홀수 번째 신호선에 연결되어 있는 복수의 제1 스테이지를 포함하고 상기 제2 레지스터부는 짝수 번째 신호선에 연결되어 있는 복수의 제2 스테이지를 포함하는

시프트 레지스터.
제5항에서,

상기 제1 스테이지 각각은 두 개의 다른 제1 스테이지에 연결되어 있고 상기 제2 스테이지 각각은 두 개의 다른 제2 스테이지에 연결되어 있는 시프트 레지스터.
제6항에서,

상기 제1 레지스터부의 첫 번째 스테이지와 상기 제2 레지스터부의 첫 번째 스테이지에는 소정의 시간 간격을 갖는 별개의 출력 시작 신호가 각각 입력되는 시프트 레지스터.
제7항에서,

상기 복수의 클록 신호는 상기 제1 레지스터부에 입력되는 제1 및 제2 클록 신호와, 상기 제2 레지스터부에 입력되는 제3 및 제4 클록 신호를 포함하며,

상기 제1, 제3, 제2 및 제4 클록 신호는 듀티비가 25%이고 차례로 90°의 위상차를 가지는

시프트 레지스터.
화소 및 이에 연결되어 있는 신호선을 구비하는 표시판부, 그리고

서로 연결되어 있으며 차례로 출력 신호를 생성하여 상기 신호선에 인가하는 복수의 스테이지를 포함하는 시프트 레지스터

를 포함하고,

상기 스테이지는

주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 따라 제1 전압을 출력하는 입력부,

상기 복수의 클록 신호에 따라 상기 제1 전압을 출력하는 제1 구동부,

상기 복수의 클록 신호 또는 후단 스테이지 중 어느 하나의 출력 신호에 따라 제2 전압을 출력하는 제2 구동부, 그리고

상기 제1 전압을 충전하고 상기 입력부, 상기 제1 및 제2 구동부의 출력에 따라 상기 출력 신호를 생성하는 출력부

를 포함하는

표시 장치.
제9항에서,

상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자와 제1 및 제2 클록 단자를 가지며,

상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있는 제1 다이오드를 포함하는

표시 장치.
제10항에서,

상기 제1 구동부는

상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 다이오드, 그리고

상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 다이오드

를 포함하는

표시 장치.
제9항에서,

상기 각 스테이지는 세트 단자, 리세트 단자, 게이트 전압 단자, 출력 단자와 제1 및 제2 클록 단자를 가지며,

상기 입력부는 상기 세트 단자와 제1 접점 사이에 연결되어 있으며, 제어 단자가 상기 세트 단자에 연결되어 있는 제1 스위칭 소자를 포함하고,

상기 제1 구동부는

상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제2 스위칭 소자,

상기 제2 클록 단자와 제3 접점 사이에 연결되어 있는 제3 스위칭 소자

를 포함하며,

상기 제2 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고, 상기 제3 스위칭 소자의 제어 단자는 상기 제2 클록 단자에 연결되어 있으며,

상기 제2 구동부는

상기 제1 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제4 및 제5 스위칭 소자,

상기 제2 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제6 및 제7 스위칭 소자, 그리고

상기 제3 접점과 상기 게이트 전압 단자 사이에 연결되어 있는 제8 스위칭 소자

를 포함하고,

상기 제4 스위칭 소자의 제어 단자는 상기 리세트 단자에, 상기 제5 스위칭 소자의 제어 단자는 상기 제2 접점에 연결되어 있으며, 상기 제6 스위칭 소자의 제어 단자는 상기 제1 접점에, 상기 제7 스위칭 소자의 제어 단자는 상기 제2 클록 단자에, 상기 제8 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고,

상기 출력부는

상기 제1 클록 단자와 상기 출력 단자 사이에 연결되어 있는 제9 스위칭 소자,

상기 출력 단자와 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 제10 및 제11 스위칭 소자, 그리고

상기 제1 접점과 상기 출력 단자 사이에 연결되어 있는 축전기

를 포함하고,

상기 9 스위칭 소자의 제어 단자는 상기 제1 접점에, 상기 10 스위칭 소자의 제어 단자는 상기 제2 접점에, 상기 제11 스위칭 소자의 제어 단자는 상기 제3 접점에 각각 연결되어 있는

표시 장치.
제12항에서,

상기 제1 내지 제11 스위칭 소자는 비정질 규소로 이루어지는 표시 장치.
제13항에서,

상기 시프터 레지스터는 상기 표시판부에 집적되어 있는 표시 장치.
제14항에서,

상기 시프트 레지스터는 제1 및 제2 시프트 레지스터부를 포함하며,

상기 제1 레지스터부는 홀수 번째 신호선에 연결되어 있는 복수의 제1 스테이지를 포함하고 상기 제2 레지스터부는 짝수 번째 신호선에 연결되어 있는 복수의 제2 스테이지를 포함하는

표시 장치.
제15항에서,

상기 제1 스테이지 각각은 두 개의 다른 제1 스테이지에 연결되어 있고 상기 제2 스테이지 각각은 두 개의 다른 제2 스테이지에 연결되어 있는 표시 장치.
제16항에서,

상기 제1 레지스터부의 첫 번째 스테이지와 상기 제2 레지스터부의 첫 번째 스테이지에는 소정의 시간 간격을 갖는 별개의 출력 시작 신호가 각각 입력되는 표시 장치.
제17항에서,

상기 복수의 클록 신호는 상기 제1 레지스터부에 입력되는 제1 및 제2 클록 신호와, 상기 제2 레지스터부에 입력되는 제3 및 제4 클록 신호를 포함하며,

상기 제1, 제3, 제2 및 제4 클록 신호는 듀티비가 25%이고 차례로 90°의 위상차를 가지는

표시 장치.
제18항에서,

상기 표시 장치는 액정 표시 장치인 표시 장치.