CN101996564B - 栅极驱动电路及其设置方法 - Google Patents

Abstract

本发明公开一种栅极驱动电路及其设置方法，适用于在特定区域旁设置以串连方式所串接的多个栅极驱动模块。此设置方法在特定区域的第一侧外设置第一栅极驱动模块；在特定区域与第一侧相对应的第二侧外设置串连的至少两个栅极驱动模块；以及在第一侧外设置第四栅极驱动模块。其中，第二栅极驱动模块为串连的至少两个栅极驱动模块中的第一个，第三栅极驱动模块为串连的至少两个栅极驱动模块中的最后一个，第一栅极驱动模块的输出端电性耦接至第二栅极驱动模块，第三栅极驱动模块的输出端电性耦接至第四栅极驱动模块。

Description

栅极驱动电路及其设置方法

技术领域

本发明涉及一种显示面板(display panel)的栅极驱动电路(gate driver)及其设置方法，且特别是有关于一种将多个栅极驱动模块(gate driver module)设置于显示面板两侧的栅极驱动电路及其设置方法。

背景技术

请参阅图1，其绘示出公知的显示面板结构示意图。显示面板10主要包括像素矩阵(pixel array)12与栅极驱动电路14，其中栅极驱动电路14设置于像素矩阵12的一侧外。栅极驱动电路12包括n个栅极驱动模块16且每一栅极驱动模块16用于控制其所对应位于像素矩阵12上的n条栅极线(gate line，未示出)之一。n个栅极驱动模块16以串连方式连接以逐一传递驱动信号。再者，栅极驱动模块16主要由移位寄存器(shift register，SR)18所组成。

如图1所示，栅极驱动模块16的单位长度为Y、单位宽度为X，故其面积为XY(X×Y)。由于n个极驱动电路16设置于像素矩阵12的同一侧外，因此显示面板10的边框(boarder)的宽度Z必须至少大于栅极驱动模块16的单位宽度X，这将造成显示面板10的边框无法根据实际需要而弹性地缩减。

为了实现边框的缩减(slim boarder)，美国专利(US7,605,793)公开一种显示面板结构。请参阅图2A，其绘示出美国专利(US7,605,793)所公开将多个栅极驱动模块设置于像素矩阵两侧外的显示面板结构示意图。如图2A所示，显示面板20主要包括像素矩阵22、第一栅极驱动电路24、与第二栅极驱动电路26。第一栅极驱动电路24设置于像素矩阵22的第一侧外而第二栅极驱动电路26设置于像素矩阵22的第一侧相对应的第二侧外。显示面板20中的n个栅极驱动模块28被平分在第一栅极驱动电路24与第二栅极驱动电路26之中。如图2A所示，由于n个栅极驱动模块28被平均设置于像素矩阵22的两侧外，因此栅极驱动模块28的单位长度可增加至2Y而单位宽度可缩减至X/2，故其面积仍为仍XY((X/2)×(2Y))。再者，由于每一栅极驱动模块28的单位宽度可缩减至X/2，因此显示面板20的边框的宽度Z可缩减至只须至少大于栅极驱动模块28的单位宽度X/2，进而实现显示面板20边框的缩减。

请参阅图2B，其绘示出美国专利(US7,605,793)所公开动显示面板电路中，驱动信号在n个栅极驱动模块以串连方式传递的示意图。如图2B所示，第一栅极驱动模块31与第三栅极驱动模块33设置于第一栅极驱动电路24内；第二栅极驱动模块32与第四栅极驱动模块34设置于第二栅极驱动电路26内。再者，第一栅极驱动模块31的输出端电性耦接至第二栅极驱动模块32；第二栅极驱动模块32的输出端电性耦接至第三栅极驱动模块33；第三栅极驱动模块33的输出端电性耦接至第四栅极驱动模块34。如图2B所示，驱动信号先后经第一栅极驱动模块31、第二栅极驱动模块32、第三栅极驱动模块33传递至第四栅极驱动模块34。

本发明提出另一种将多个栅极驱动模块设置于像素矩阵两侧外的显示面板结构与其相对应的栅极驱动模块的设置方法。

发明内容

本发明的目的在于提供一种将多个栅极驱动模块设置于像素矩阵两侧的设置方法，进而减少显示面板的边框长度。

本发明提出一种栅极驱动模块的设置方法，适用于在特定区域旁设置以串连方式所串接的多个栅极驱动模块。此设置方法是在特定区域的第一侧外设置第一栅极驱动模块；在特定区域与第一侧相对应的第二侧外设置串连的至少两个栅极驱动模块，其中第二栅极驱动模块为串连的至少两个栅极驱动模块中的第一个，第三栅极驱动模块为串连的至少两个栅极驱动模块中的最后一个；以及在第一侧外设置第四栅极驱动模块。其中，第一栅极驱动模块的输出端电性耦接至第二栅极驱动模块，第三栅极驱动模块的输出端电性耦接至第四栅极驱动模块。

在本发明的较佳实施例中，栅极驱动模块的设置方法另包括提供多个移位寄存器使每一个栅极驱动模块包括一个移位寄存器。

本发明另提出一种栅极驱动电路，其被设置于特定区域旁。此栅极驱动电路包括：第一栅极驱动模块，设置于特定区域的第一侧外并发出驱动信号；栅极驱动模块串，包括设置于与特定区域的第一侧相对的第二侧外的多个栅极驱动模块，此多个栅极驱动模块以串连方式连接以逐一传递驱动信号，此多个栅极驱动模块中的第一者为第二栅极驱动模块，最后一者为第三栅极驱动模块，且第二栅极驱动模块电性耦接至第一栅极驱动模块以接收并传递驱动信号；以及第四栅极驱动模块，设置于第一侧外并电性耦接至第三栅极驱动模块以自第三栅极驱动模块接收并传递驱动信号。

在本发明的较佳实施例中，栅极驱动电路更包括一个第一缓冲单元。此第一缓冲单元设置于第二侧外，且电性耦接于第一栅极驱动模块与第二栅极驱动模块之间。第一缓冲单元从第一栅极驱动模块接收并寄存驱动信号，并将所寄存的驱动信号提供至第二栅极驱动模块。

在本发明的较佳实施例中，栅极驱动电路更包括一个第二缓冲单元。此第二缓冲单元设置于第一侧外，且电性耦接于第三栅极驱动模块与第四栅极驱动模块之间，第二缓冲单元从第三栅极驱动模块接收并寄存驱动信号，并将所寄存的驱动信号提供至第四栅极驱动模块。

本发明另提出一种移位寄存器组的设置方法，包括：在特定区域的第一侧外设置第一移位寄存器组与第二移位寄存器组；以及在与特定区域的第一侧相对的第二侧外设置第三移位寄存器组。其中，第一移位寄存器组、第二移位寄存器组及第三移位寄存器组各包括多个移位寄存器，且第一移位寄存器组中的多个移位寄存器以串连方式串接，第二移位寄存器组中的多个移位寄存器以串连方式串接，第三移位寄存器组中的多个移位寄存器以串连方式串接。再者，第一移位寄存器组中的最后一个移位寄存器的输出端电性耦接至第三移位寄存器组中的第一个移位寄存器，且第三移位寄存器组中的最后一个移位寄存器的输出端电性耦接至第二移位寄存器组中的第一个移位寄存器。

本发明因采用将多栅极驱动模块设置于像素矩阵的两侧，因此可降低显示面板的边宽长度。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

图1绘示为公知的显示面板结构示意图；

图2A绘示为美国专利(US7,605,793)所公开将多个栅极驱动模块设置于像素矩阵两侧外的显示面板结构示意图；

图2B绘示为美国专利(US7,605,793)所公开的显示面板电路中，驱动信号于n个栅极驱动模块以串连方式传递的示意图；

图3绘示为本发明所公开的栅极驱动模块的设置方法中，驱动信号在n个栅极驱动模块以串连方式传递的示意图；

图4A绘示为本发明较佳实施例所公开的栅极驱动模块的设置方法中，驱动信号在n个栅极驱动模块以串连方式传递的示意图；

图4B绘示为本发明较佳实施例所公开的栅极驱动模块的设置方法中，将n个栅极驱动模块设置于像素矩阵两侧的显示面板的电路示意图。

其中，附图标记

10、20、40：显示面板        12、22、42：像素矩阵

14、24、26、44、46：栅极驱动电路

16、28、31、32、33、34、51、52、53、54：栅极驱动模块

18：移位寄存器              60：栅极驱动模块串

IN：输入端                  OUT：输出端

具体实施方式

请参阅图3，其绘示出在本发明所公开的栅极驱动模块的设置方法中，驱动信号在n个栅极驱动模块以串连方式传递的示意图。显示面板40主要包括像素矩阵42、第一栅极驱动电路44、与第二栅极驱动电路46。再者，第一栅极驱动模块51与第四栅极驱动模块54设置于第一栅极驱动电路44内。栅极驱动模块串60设置于第二栅极驱动电路46内。栅极驱动模块串60至少包括两个栅极驱动电路，其中第二栅极驱动模块52为栅极驱动模块串60内多个栅极驱动电路的第一个；第三栅极驱动模块53为栅极驱动模块串60内多个栅极驱动电路的最后一个。再者，第一栅极驱动模块51的输出端电性耦接至第二栅极驱动模块52；第三栅极驱动模块53的输出端电性耦接至第四栅极驱动模块54。再者，栅极驱动模块串60内多个栅极驱动电路以串连方式连接以逐一传递驱动信号。如图3所示，在本发明所公开的栅极驱动模块的设置方法中，驱动信号先后经第一栅极驱动模块51、栅极驱动模块串60内的第二栅极驱动模块52、第二栅极驱动模块52与第三栅极驱动模块53间的多个栅极驱动模块、第三栅极驱动模块53、传递至第四栅极驱动模块54。

请参阅图4A，其绘示出在本发明较佳实施例所公开的栅极驱动模块的设置方法中，驱动信号在n个栅极驱动模块以串连方式传递的示意图。如图4A所示，栅极驱动模块串60包括第二栅极驱动模块52与第三栅极驱动模块53，其中，第一栅极驱动模块51的输出端电性耦接至第二栅极驱动模块52；第三栅极驱动模块53的输出端电性耦接至第四栅极驱动模块54。如图4A所示，驱动信号先后经第一栅极驱动模块51、第二栅极驱动模块52、第三栅极驱动模块53、传递至第四栅极驱动模块54。

请参阅图4B，其绘示出本发明较佳实施例所公开的栅极驱动模块的设置方法中，将n个栅极驱动模块设置于像素矩阵两侧的显示面板的电路示意图。如图4B所示，第一栅极驱动模块51的输出端OUT电性耦接至其下一级第二栅极驱动模块52的输入端IN；第二栅极驱动模块52的输出端OUT电性耦接至其下一级第三栅极驱动模块53的输入端IN；第三栅极驱动模块53的输出端OUT电性耦接至其下一级第四栅极驱动模块54的输入端IN。再者，第一栅极驱动模块51与第四栅极驱动模块54位于第一栅极驱动电路44而第二栅极驱动模块52与第三栅极驱动模块53位于第二栅极驱动电路46。如图4B所示，驱动信号先后经第一栅极驱动模块51的输入端IN、第一栅极驱动模块51的输出端OUT、第二栅极驱动模块52的输入端IN、第二栅极驱动模块52的输出端OUT、第三栅极驱动模块53的输入端IN、第三栅极驱动模块53的输出端OUT、传递至第四栅极驱动模块54的输入端IN。

如前所述，栅极驱动模块主要由移位寄存器所组成，因此，在本发明所公开的多个栅极驱动模块间的连接方式，亦为多个移位寄存器间的连接方式。

再者，如图4B所示，由于第一栅极驱动模块51与第二栅极驱动模块52间的传输路径相较第二栅极驱动模块52与第三栅极驱动模块53间的传输路径为长，为避免驱动信号在第一栅极驱动模块51与第二栅极驱动模块52间的传递过程中相对较长的传输路径造成驱动信号的衰减，第一栅极驱动模块51与第二栅极驱动模块52间设置第一缓冲器(buffer，未示出)，较佳可设至于第一栅极驱动模块51的输出端但可因需求自行调整靠近第一或第二驱动模块，用于增强驱动信号。

同理，可在第三栅极驱动模块53与第四栅极驱动模块54间设置第二缓冲器(未示出)，较佳可设置在第三栅极驱动模块53的输出端但可因需求自行调制整靠近第三或第四驱动模块，用于增强驱动信号。

综上所述，在本发明多个栅极驱动模块的设置方法中，由于多个栅极驱动模块被设置于像素矩阵两侧外，使得每一栅极驱动模块的单位宽度可以减小，因此显示面板的边框可配合缩小。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (6)

1.一种栅极驱动模块的设置方法，其特征在于，适用于在一特定区域旁设置以串连方式所串接的多个栅极驱动模块，该设置方法包括：

在该特定区域的一第一侧外设置一第一栅极驱动模块；

在该特定区域与该第一侧相对的一第二侧外设置串连的至少两个栅极驱动模块，其中一第二栅极驱动模块为该串连的至少两个栅极驱动模块中的第一者，一第三栅极驱动模块为该串连的至少两个栅极驱动模块中的最后一者；以及

在该第一侧外设置一第四栅极驱动模块，

其中，该第一栅极驱动模块的输出端电性耦接至该第二栅极驱动模块的输入端，该第三栅极驱动模块的输出端电性耦接至该第四栅极驱动模块的输入端。

2.根据权利要求1所述的设置方法，其特征在于，包括：

提供多个移位寄存器使每一这些栅极驱动模块包括这些移位寄存器之一。

3.一种栅极驱动电路，其特征在于，设置于一特定区域旁，该栅极驱动电路包括：

一第一栅极驱动模块，设置于该特定区域的一第一侧外并发出一驱动信号；

一栅极驱动模块串，包括设置于与该特定区域的该第一侧相对的一第二侧外的多个栅极驱动模块，这些栅极驱动模块以串连方式连接以逐一传递该驱动信号，这些栅极驱动模块中的第一者为一第二栅极驱动模块，最后一者为一第三栅极驱动模块，且该第二栅极驱动模块电性耦接至该第一栅极驱动模块以接收并传递该驱动信号；以及

一第四栅极驱动模块，设置于该第一侧外并电性耦接至该第三栅极驱动模块以自该第三栅极驱动模块接收并传递该驱动信号。

4.根据权利要求3所述的栅极驱动电路，其特征在于，更包括：

一第一缓冲单元，该第一缓冲单元设置于该第二侧外，且电性耦接于该第一栅极驱动模块与该第二栅极驱动模块之间，该第一缓冲单元从该第一栅极驱动模块接收并寄存该驱动信号，并将所寄存的该驱动信号提供至该第二栅极驱 动模块。

5.根据权利要求3所述的栅极驱动电路，其特征在于，更包括：

一第二缓冲单元，该第二缓冲单元设置于该第一侧外，且电性耦接于该第三栅极驱动模块与该第四栅极驱动模块之间，该第二缓冲单元从该第三栅极驱动模块接收并寄存该驱动信号，并将所寄存的该驱动信号提供至该第四栅极驱动模块。

6.一种设置在栅极驱动器中的移位寄存器组的设置方法，其特征在于，包括：

在一特定区域的一第一侧外设置一第一移位寄存器组与一第二移位寄存器组；以及

在与该特定区域的第一侧相对的一第二侧外设置一第三移位寄存器组，

其中，该第一移位寄存器组、该第二移位寄存器组及该第三移位寄存器组各包括多个移位寄存器，且该第一移位寄存器组中的这些移位寄存器以串连方式串接，该第二移位寄存器组中的这些移位寄存器以串连方式串接，该第三移位寄存器组中的这些移位寄存器以串连方式串接，

其中，该第一移位寄存器组中的最后一个移位寄存器的输出端电性耦接至该第三移位寄存器组中的第一个移位寄存器的输入端，且该第三移位寄存器组中的最后一个移位寄存器的输出端电性耦接至该第二移位寄存器组中的第一个移位寄存器的输入端。 

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