JP6396978B2 - タイミングコントローラ及び表示装置 - Google Patents

Description

本発明は、タイミングコントローラ及び表示装置に関し、さらに詳細には、優れた画像品質を提供することのできるタイミングコントローラ及び表示装置に関する。

情報化社会が発展するに伴って、画像を表示するための表示装置への要求が様々な形態で増加しており、近来は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、プラズマ表示装置（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）などのような種々の表示装置が活用されている。

このような表示装置は、データラインとゲートラインが形成され、データラインとゲートラインが互いに交差する箇所に配置されたサブ画素を備える表示パネルを含み、データラインにデータ電圧を供給するデータ駆動集積回路と、ゲートラインにスキャン電圧を供給するゲート駆動集積回路と、データ駆動集積回路およびゲート駆動集積回路を制御するタイミングコントローラなどを含む。

表示装置において、データ駆動集積回路は、タイミングコントローラから所定のｂｉｔとなった映像データを受信し、それをアナログ電圧に該当するデータ電圧に変換して該当サブ画素に提供する。

このとき、映像データのｂｉｔ数が多くなると、該当サブ画素で表現される色深度（ｄｅｐｔｈ）が深くなり、画像品質を高めることができる。高品質の色深度を具現するために、即ち、高いｂｉｔ数の色深度を具現するために、データ集積回路の処理可能ｂｉｔ数も、所望の色深度に該当するｂｉｔ数ほどにならなければならない。例えば、１０２４階調（Ｇｒａｙ）を有する高品質の色深度を具現するためには、データ駆動集積回路の処理可能ｂｉｔ数は、１０ｂｉｔとならなければならない。従って、優れた色深度を具現しようとする場合、データ駆動集積回路の内部構成のサイズは大きくならざるを得ず、これによって、データ駆動集積回路そのもののサイズは大きくなる。

また、データ駆動集積回路は、タイミングコントローラから所望の色深度に該当するｂｉｔ数だけの映像データを受信しなければならないため、タイミングコントローラおよびデータ駆動集積回路間のデータ伝送量もそれだけ多くならざるを得ない問題点もある。

本発明が解決しようとする課題は、高いｂｉｔ数を有する映像データを、処理可能ｂｉｔ数が低いデータ駆動集積回路を用いて具現できるようにすることで、高い画像品質を提供しながらも、データ伝送量およびデータ集積回路のサイズを減らすことができるタイミングコントローラ及び表示装置を提供することである。

また、本発明が解決しようとする課題は、高いｂｉｔ数を有する映像データを処理する過程で映像データの特定ｂｉｔのデータ値を固定することにより発生する誤差を補正することで、高いｂｉｔ数を有する映像データにより具現されるカラーと実質的に同一のカラーの映像を具現できるタイミングコントローラ及び表示装置を提供することである。

本発明の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

前述したような課題を解決するために、本発明に係るタイミングコントローラは、ビット選択部、誤差算出部およびディザリング部を含む。ビット選択部は、複数のサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データのｍ ｂｉｔのデータ値を固定データ値に固定するように構成される。誤差算出部は、ビット選択部により固定された固定データ値と、ビット選択部により固定される前の入力映像データのｍ ｂｉｔのデータ値との誤差を算出するように構成される。ディザリング部は、誤差が補正されるようにディザリングされたｎ ｂｉｔの出力映像データを出力するように構成される。本発明の一実施例に係るタイミングコントローラは、誤差算出部およびディザリング部を備えるので、入力映像データのｍ ｂｉｔのデータ値が固定データ値に固定されても、これによる誤差が補正され得、ディザリングされた出力映像データは、入力映像データに対応する色深度を正確に表現することができる。

前述したような課題を解決するために、本発明に係る表示装置は、表示パネル、データ駆動集積回路、タイミングコントローラを含む。表示パネルは、複数のサブ画素を含む。データ駆動集積回路は、複数のサブ画素と連結される。タイミングコントローラは、データ駆動集積回路に出力映像データを伝送するように構成される。タイミングコントローラは、複数のサブ画素に対する入力映像データの特定ｂｉｔのデータ値を固定データ値に固定するように構成されたビット選択部、ビット選択部により固定された固定データ値と、ビット選択部により固定される前の入力映像データの特定ｂｉｔのデータ値とを互いに比較して誤差を算出するように構成された誤差算出部、および算出された誤差が補償されるようにディザリングされた出力映像データを生成するように構成されたディザリング部を含む。データ駆動集積回路は、出力映像データを格納するラッチ部、出力映像データをアナログ電圧に転換するように構成されたデジタルアナログコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇｕｅ Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）、およびビット選択部により固定された固定データ値をアナログ電圧に転換して複数のサブ画素それぞれに伝達するように構成された固定電圧出力部を含む。

その他の具体的な事項は、詳細な説明および図面に含まれている。

本発明は、ｎ＋ｍ ｂｉｔの映像データが有する色深度を、これより低いｂｉｔ数を有するｎ ｂｉｔの映像データで具現するようにすることで、タイミングコントローラとデータ駆動集積回路との間のデータ伝送量を減少させ、データ駆動集積回路のサイズを減少させることができる効果がある。

また、本発明は、ｎ＋ｍ ｂｉｔの映像データの特定ｍ ｂｉｔのデータ値を固定する過程で誤差が発生しても、誤差を算出し、算出された誤差を補正することにより、ｎ＋ｍ ｂｉｔの映像データで具現される映像とほぼ同一の色深度を有する映像をｎ ｂｉｔ映像データで具現できる効果がある。

本発明に係る効果は、以上において例示された内容により制限されず、さらに様々な効果が本明細書内に含まれている。

本発明の一実施例に係る表示装置の概略的なブロック図である。 本発明の一実施例に係る表示装置の映像データが表示パネルに提供される過程を説明するための概略的なブロック図である。 本発明の一実施例に係る表示装置のタイミングコントローラを説明するための概略的なブロック図である。 図３のディザリング部の誤差補正方法を説明するための例示図である。 図３のタイミングコントローラから出力されるデータパケットの概略的な例示図である。 本発明の一実施例に係る表示装置のデータ駆動集積回路を説明するための概略的なブロック図である。 本発明の一実施例に係る表示装置の階調による階調変化率を示すグラフである。 本発明の一実施例に係る表示装置の階調による階調変化率の誤差を示すグラフである。 本発明の他の実施例に係る表示装置のタイミングコントローラを示した概略的なブロック図である。 図９のタイミングコントローラの固定データ値決定方法および誤差補正方法を説明するための例示図である。

本発明の利点および特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すれば、明確になるだろう。しかし、本発明は、以下において開示される実施例に限定されるものではなく、互いに異なる様々な形態で具現され、単に、本実施例は、本発明の開示が完全なものとなるようにし、本発明の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇により定義されるだけである。

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数などは、例示的なものであるので、本発明は、図示された事項に限定されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本発明を説明するにあたって、関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本明細書上において言及された「含む」、「有する」、「なされる」などが使用される場合、「〜だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

位置関係についての説明である場合、例えば、「〜上に」、「〜上部に」、「〜下部に」、「〜隣に」などと二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

素子または層が異なる素子または層の「上（ｏｎ）」と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

第１、第２などが様々な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本発明の技術的思想内で第２構成要素であってもよい。

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

図面に示された各構成の大きさおよび厚さは、説明の便宜のために示されたものであり、本発明は、示された構成の大きさおよび厚さに必ずしも限定されるものではない。

本発明の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能であり、各実施例が互いに対して独立して実施可能であっても、関連関係で共に実施してもよい。

以下、添付の図面を参照して、本発明の様々な実施例を詳細に説明する。

図１は、本発明の一実施例に係る表示装置の概略的なブロック図である。図１を参照すると、表示装置１００は、表示パネル１１０、データ駆動集積回路１２０、ゲート駆動集積回路１３０およびタイミングコントローラ１４０を含む。

表示パネル１１０は、複数のサブ画素ＳＰを含む。複数のサブ画素ＳＰは、ロー（ｒｏｗ：行）方向およびカラム（ｃｏｌｕｍｎ：列）方向に配列され、マトリクス（ｍａｔｒｉｘ）状に配置される。例えば、図１に示されたように、複数のサブ画素ＳＰは、ｋ個のローとｌ個のカラムに配列され得る。複数のサブ画素ＳＰのうち、ロー方向に配列されたサブ画素ＳＰのグループをローサブ画素Ｒ１〜Ｒｋと定義し、カラム方向に配列されたサブ画素ＳＰのグループをカラムサブ画素Ｃ１〜Ｃｌと定義する。

複数のサブ画素ＳＰは、それぞれ特定カラーの光を具現する。例えば、複数のサブ画素ＳＰは、赤色を具現する赤色サブ画素、緑色を具現する緑色サブ画素および青色を具現する青色サブ画素で構成され得る。この場合、赤色サブ画素、緑色サブ画素および青色サブ画素のグループが一つの画素と称され得る。

表示パネル１１０の複数のサブ画素ＳＰは、それぞれゲートラインＧＬ１〜ＧＬｋおよびデータラインＤＬ１〜ＤＬｌと連結される。例えば、１ローサブ画素Ｒ１は、第１ゲートラインＧＬ１に連結され、１カラムサブ画素Ｃ１は、第１データラインＤＬ１に連結される。同様に、２〜ｋローサブ画素Ｒ２〜Ｒｋは、第２〜第ｋゲートラインＧＬ２〜ＧＬｋとそれぞれ連結され、２〜ｌカラムサブ画素Ｃ２〜Ｃｌは、第２〜第ｌデータラインＤＬ２〜ＤＬｌとそれぞれ連結される。複数のサブ画素ＳＰは、ゲートラインＧＬ１〜ＧＬｋから伝達されるゲート電圧と、データラインＤＬ１〜ＤＬｌから伝達されるデータ電圧に基づいて動作するように構成される。

タイミングコントローラ１４０は、データ駆動集積回路１２０およびゲート駆動集積回路１３０に各種の制御信号ＤＣＳ、ＧＣＳを供給して、データ駆動集積回路１２０およびゲート駆動集積回路１３０を制御する。

タイミングコントローラ１４０は、各フレームで具現するタイミングによってスキャンを開始し、外部のホストシステム１０から受信される映像データＤａｔａをデータ駆動集積回路１２０で処理可能なデータ信号形式に合うように転換して出力映像データＤａｔａ’を出力し、スキャンに合わせて適当な時間にデータ駆動を統制する。

タイミングコントローラ１４０は、外部のホストシステム１０から受信された入力映像データＤａｔａの特定ｂｉｔに対応するデータ値を固定データ値に固定して、疑似制御データ（Ｐｓｅｕｄｏ Ｃｏｎｔｒｏｌ Ｄａｔａ）を生成する。タイミングコントローラ１４０は、疑似制御データを出力映像データＤａｔａ’と共に、データ駆動集積回路１２０に出力する。タイミングコントローラ１４０を通して固定データ値が決定される細部的な過程は後述する。

また、タイミングコントローラ１４０は、入力映像データＤａｔａと共に、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル（ＤＥ：Ｄａｔａ Ｅｎａｂｌｅ）信号、クロック信号ＣＬＫなどを含む各種のタイミング信号を外部のホストシステム１０から受信する。

タイミングコントローラ１４０は、ホストシステム１０から入力映像データＤａｔａを受信し、データ駆動集積回路１２０で処理可能なデータ信号形式に合うように転換して出力映像データＤａｔａ’を出力すること以外に、データ駆動集積回路１２０およびゲート駆動集積回路１３０を制御するために、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、クロック信号ＣＬＫなどのタイミング信号の入力を受け、各種の制御信号ＤＣＳ、ＧＣＳを生成してデータ駆動集積回路１２０およびゲート駆動集積回路１３０に出力する。

例えば、タイミングコントローラ１４０は、ゲート駆動集積回路１３０を制御するために、ゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ；ＧＳＰ）、ゲートシフトクロック（Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ；ＧＳＣ）、ゲート出力イネーブル信号（Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ；ＧＯＥ）などを含む各種のゲート制御信号（Ｇａｔｅ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ；ＧＣＳｓ）を出力する。

ここで、ゲートスタートパルスは、ゲート駆動集積回路１３０を構成する一つ以上のゲート回路の動作スタートタイミングを制御する。ゲートシフトクロックは、一つ以上のゲート回路に共通して入力されるクロック信号であって、スキャン信号（ゲートパルス）のシフトタイミングを制御する。ゲート出力イネーブル信号は、一つ以上のゲート回路のタイミング情報を指定している。

また、タイミングコントローラ１４０は、データ駆動集積回路１２０を制御するために、ソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ；ＳＳＰ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ；ＳＳＣ）、ソース出力イネーブル信号（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ；ＳＯＥ）などを含む各種のデータ制御信号（Ｄａｔａ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ；ＤＣＳｓ）を出力する。

ここで、ソーススタートパルスは、データ駆動集積回路１２０を構成する一つ以上のデータ回路のデータサンプリング開始タイミングを制御する。ソースサンプリングクロックは、データ回路それぞれにおいてデータのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号は、データ駆動集積回路１２０の出力タイミングを制御する。

タイミングコントローラ１４０は、データ駆動集積回路１２０がボンディングされたソース印刷回路基板と可撓性フラットケーブル（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ；ＦＦＣ）または可撓性印刷回路（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ；ＦＰＣ）などの連結媒体を通して連結されたコントロール印刷回路基板（Ｃｏｎｔｒｏｌ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）に配置され得る。

コントロール印刷回路基板には、表示パネル１１０、データ駆動集積回路１２０およびゲート駆動集積回路１３０などに各種の電圧または電流を供給するか、または供給する各種の電圧または電流を制御する電源コントローラがさらに配置され得る。電源コントローラは、電源管理集積回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ；ＰＭＩＣ）と称され得る。

上述したソース印刷回路基板とコントロール印刷回路基板は、一つの印刷回路基板に構成されてもよい。

ゲート駆動集積回路１３０は、タイミングコントローラ１４０の制御によって、オン（Ｏｎ）電圧またはオフ（Ｏｆｆ）電圧のスキャン信号をゲートラインＧＬ１〜ＧＬｋに順次に供給し、ゲートラインＧＬ１〜ＧＬｋを順次駆動する。

ゲート駆動集積回路１３０は、駆動方式によって、表示パネル１１０の一側にのみ位置することもあり、場合によっては、両側に位置することもある。

ゲート駆動集積回路１３０は、テープオートメーテッドボンディング（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ；ＴＡＢ）方式またはチップオングラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ；ＣＯＧ）方式で表示パネル１１０のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に連結されるか、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで具現されて表示パネル１１０に直接配置されることもあり、場合によって、表示パネル１１０に集積化されて配置されることもある。

ゲート駆動集積回路１３０は、シフトレジスタ、レベルシフタなどを含む。

データ駆動集積回路１２０は、特定ゲートラインが開くと、タイミングコントローラ１４０から受信した出力映像データＤａｔａ’をアナログ形態のデータ電圧に変換してデータラインＤＬ１〜ＤＬｌに供給することにより、データラインＤＬ１〜ＤＬｌを駆動する。

データ駆動集積回路１２０は、テープオートメーテッドボンディング方式またはチップオングラス方式で表示パネル１１０のボンディングパッドに連結されるか、または表示パネル１１０に直接配置されることもあり、場合によって、表示パネル１１０に集積化されて配置されることもある。

また、データ駆動集積回路１２０は、チップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ；ＣＯＦ）方式で具現され得る。この場合、データ駆動集積回路１２０の一端は、少なくとも一つのソース印刷回路基板（Ｓｏｕｒｃｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）にボンディングされ、他端は、表示パネル１１０にボンディングされる。

データ駆動集積回路１２０は、レベルシフタ、ラッチ部等の様々な回路を含むロジック部と、デジタルアナログコンバータ（ＤＡＣ：Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）と、出力バッファなどを含むことができる。これについての細部的な内容は後述する。

図２は、本発明の一実施例に係る表示装置の映像データが表示パネルに提供される過程を説明するための概略的なブロック図である。

図２を参照すると、タイミングコントローラ１４０は、外部のホストシステムから入力映像データＤａｔａを受信し、入力映像データＤａｔａがデータ駆動集積回路１２０で処理され得るように入力映像データＤａｔａを変換して出力映像データＤａｔａ’を生成し、入力映像データＤａｔａの特定ｂｉｔに対応する疑似制御データＰＣを生成してデータ駆動集積回路１２０に伝達する。

入力映像データＤａｔａは、高品質の映像データであって、高い色深度（Ｃｏｌｏｒ Ｄｅｐｔｈ）を有する映像に関する情報を含む。ここで、「色深度」は、カラーの表現力、レゾリューション（ｒｅｓｏｌｕｔｉｏｎ）または輝度表現力または階調表現力といえる。色深度に優れた映像に関する入力映像データＤａｔａは、より高い色深度に関する情報を含むので、多くの情報量を有し、高いｂｉｔ数を有する。具体的に、入力映像データＤａｔａは、ｎ＋ｍ ｂｉｔ（例えば、１０ｂｉｔ、１２ｂｉｔ）であってよい。

出力映像データＤａｔａ’は、データ駆動集積回路１２０で処理可能な信号形式のデータを意味し、外部のホストシステム１０から受信された入力映像データＤａｔａより低いｂｉｔ数を有する。例えば、出力映像データＤａｔａ’は、ｎ ｂｉｔであってよい。出力映像データＤａｔａ’は、入力映像データＤａｔａより低いｂｉｔ数を有するので、データの大きさが減少し得、タイミングコントローラ１４０からデータ駆動集積回路１２０に伝送されるデータ量が減少し得る。そこで、タイミングコントローラ１４０とデータ駆動集積回路１２０との間のデータ伝送が迅速かつ効率よくなされ得る。

疑似制御データＰＣは、タイミングコントローラ１４０で選択された固定データ値を有する。疑似制御データＰＣは、ｍ ｂｉｔのデータであり、外部のホストシステムから受信された入力映像データＤａｔａの特定ｍ ｂｉｔに対応する。疑似制御データＰＣは、タイミングコントローラ１４０からデータ駆動集積回路１２０に伝達されるデータパケット（ｄａｔａ ｐａｃｋｅｔ）の制御パケット（ｃｏｎｔｒｏｌ ｐａｃｋｅｔ）部分に挿入され、データ駆動集積回路１２０に伝達される。

データ駆動集積回路１２０は、タイミングコントローラ１４０から受信された出力映像データＤａｔａ’および疑似制御データＰＣをアナログ形態のデータ電圧Ｖｄａｔａに転換して表示パネル１１０に伝達する。具体的に、データ駆動集積回路１２０は、映像情報を含むｎ ｂｉｔの出力映像データＤａｔａ’とｍ ｂｉｔの疑似制御データＰＣを受信し、それをアナログ形態のデータ電圧Ｖｄａｔａに変換して、それを定められたタイミングにそれぞれのデータラインＤＬ１〜ＤＬｌに提供する。データ電圧Ｖｄａｔａは、ｎ ｂｉｔの出力映像データＤａｔａ’とｍ ｂｉｔの疑似制御データＰＣに基づいて生成されるので、最終的に表示パネル１１０は、ｎ＋ｍ ｂｉｔの色深度を有する映像を表示することができる。

図３は、本発明の一実施例に係る表示装置のタイミングコントローラを説明するための概略的なブロック図である。図３を参照すると、タイミングコントローラ１４０は、ビット選択部１４１、誤差算出部１４３およびディザリング（ｄｉｔｈｅｒｉｎｇ）部１４５を含む。

ビット選択部１４１は、複数のサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データＤａｔａの特定ｍ ｂｉｔのデータ値を固定データ値に固定するように構成される。先に言及したように、入力映像データＤａｔａは、外部のホストシステム１０から受信され、表示パネル１１０の複数のサブ画素ＳＰそれぞれに関する階調情報を含み、ｎ＋ｍ ｂｉｔで構成される。ビット選択部１４１は、複数のサブ画素ＳＰに対する入力映像データＤａｔａで特定ｍ ｂｉｔに対応するデータ値を特定固定データ値に固定する。ここで、特定ｍ ｂｉｔは、複数のサブ画素ＳＰそれぞれに対する入力映像データＤａｔａの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）であってよい。例えば、入力映像データＤａｔａが１０ｂｉｔで構成され、最下位ビットが２ｂｉｔで構成されるとしたら、ビット選択部１４１は、１０ｂｉｔの入力映像データＤａｔａのうち８ｂｉｔのデータ値は固定せず、最下位の２ｂｉｔのデータ値を固定する。具体的に、入力映像データＤａｔａのデータ値が１０００ ００００ １０である場合、ビット選択部１４１は、上位の８ｂｉｔのデータ値である１０００ ００００は固定せず、下位の２ｂｉｔのデータ値が１０を特定の固定データ値に固定する。例えば、第１サブ画素に対する入力映像データＤａｔａのデータ値が１０００ ００００ １０であり、第２サブ画素に対する入力映像データＤａｔａのデータ値が１０００ ００１０ １１であり、第３サブ画素に対する入力映像データＤａｔａのデータ値が１１１０ ０１１１ ００である場合、ビット選択部１４１は、第１サブ画素、第２サブ画素および第３サブ画素の最下位ｂｉｔのデータ値を０１に固定することができる。この場合、第１サブ画素に対する入力映像データは、１０００ ００００ ０１に変換され、第２サブ画素に対する入力映像データは、１０００ ００１０ ０１に変換され、第３サブ画素に対する入力映像データは、１１１０ ０１１１ ０１に変換される。

ビット選択部１４１は、複数のサブ画素ＳＰに対する入力映像データＤａｔａのｍ ｂｉｔのデータ値の傾向（ｔｒａｎｄ）を分析して固定データ値を決定する。例えば、ビット選択部１４１は、複数のサブ画素ＳＰに対する入力映像データＤａｔａのｍ ｂｉｔのデータ値の最頻値、平均値または中間値を入力映像データＤａｔａの固定データ値に決定することができる。具体的に、第ｋ番目のローに配列されたｋローサブ画素Ｒｋに対する入力映像データＤａｔａの最下位の２ｂｉｔのデータ値が０１ ０１ ０１ ００ １０ １１であれば、ビット選択部１４１は、最も多くの頻度数を有する０１をｋローサブ画素Ｒｋの固定データ値に決定することができる。しかし、これに限定されるものではなく、０１ ０１ ０１ ００ １０ １１の中間値である１０を固定データ値に決定することもでき、平均値である０１を固定データ値に決定することができる。

この場合、同一の第ｋ番目のローに配列されたｋローサブ画素に対する固定データ値は、同一の一つの値に固定され得る。即ち、ｋローサブ画素に対する固定データ値が０１に決定された場合、第ｋ番目のローに配列された全てのｋローサブ画素に対する入力映像データＤａｔａの最下位の２ｂｉｔのデータ値は、０１に固定される。

この場合、ビット選択部１４１は、第ｋ番目のローに配列されたｋローサブ画素Ｒｋに対する全ての映像データの最下位の２ｂｉｔのデータ値を参照せず、ｋローサブ画素Ｒｋのうち任意に選択されたいくつかのサブ画素に対する映像データだけを参照して固定データ値を決定することができる。例えば、ビット選択部１４１は、第ｋ番目のローに配列されたｋローサブ画素Ｒｋのうち最初の６個のサブ画素に対する映像データの最下位の２ｂｉｔのデータ値の最頻値、中間値または平均値を固定データ値に決定することができる。
いくつかの実施例において、ビット選択部１４１は、第ｋ番目のローに配列されたｋローサブ画素Ｒｋに対する映像データのｍ ｂｉｔのデータ値に基づいて、第ｋ＋１番目のローに配列されたｋ＋１ローサブ画素に対する映像データの固定データ値を決定することができる。例えば、ビット選択部１４１は、第ｋ番目のローに配列されたｋローサブ画素Ｒｋのうち最初の６個のサブ画素に対する映像データの最下位の２ｂｉｔのデータ値の最頻値、中間値または平均値を算出し、第ｋ＋１番目のローに配列されたｋ＋１ローサブ画素に対する映像データの固定データ値に決定することができる。この場合、ｋ＋１ローサブ画素に対する固定データ値を決定するために、ｋ＋１ローサブ画素に対する映像データのｍ ｂｉｔのデータ値を参照する必要がないので、固定データ値の決定がより円滑で速く遂行され得る。

いくつかの実施例において、ビット選択部１４１は、それぞれのロー別に入力映像データＤａｔａの最下位の２ｂｉｔのデータ値を参照して固定データ値を決定せず、第１番目のローに配列された１ローサブ画素Ｒ１に対する固定データをローリング（ｒｏｌｌｉｎｇ）して、第２番目のローに配列された２ローサブ画素Ｒ２および第３番目のローに配列された３ローサブ画素Ｒ３に対する固定データ値を決定するように構成され得る。具体的に、１ローサブ画素Ｒ１に対する映像データＤａｔａの最下位の２ｂｉｔの最頻値が０１と仮定すると、ビット選択部１４１は、１ローサブ画素Ｒ１に対する映像データＤａｔａの固定データ値を０１と決定し、２ローサブ画素Ｒ２に対する映像データＤａｔａの固定データ値を１０と決定し、３ローサブ画素Ｒ３に対する映像データＤａｔａの固定データ値を１１と決定することができる。ビット選択部１４１は、００ ０１ １０ １１が全てのローサブ画素において均一な分布で繰り返され得るように００ ０１ １０ １１をローリングして固定データ値を決定することができる。この場合、１ローサブ画素に対する固定データ値が決定されるにつれ、残りのローサブ画素に対する固定データ値が自動で決定されるので、固定データ値を決定する過程が速く、円滑に遂行され得る。

誤差算出部１４３は、ビット選択部１４１により固定された固定データ値と、ビット選択部１４１により固定される前の入力映像データＤａｔａのｍ ｂｉｔのデータ値との間の誤差を算出するように構成される。具体的に、誤差算出部１４３は、ビット選択部１４１から疑似制御データＰＣを受信し、固定される前の入力映像データＤａｔａを受信する。疑似制御データＰＣのデータ値は、固定データ値を意味するので、疑似制御データＰＣを通して誤差算出部１４３はビット選択部１４１により固定された固定データ値を知ることができる。

誤差算出部１４３は、ビット選択部１４１により固定される前の入力映像データＤａｔａのｍ ｂｉｔのデータ値と、ビット選択部１４１により固定された固定データ値との差値を誤差に算出するように構成される。例えば、複数のサブ画素に対する１０ｂｉｔの入力映像データＤａｔａのデータ値が１０００ ００００ ０１であり、２ｂｉｔの疑似制御データＰＣのデータ値が００である場合、誤差算出部１４３は、１０ｂｉｔの入力映像データＤａｔａの最下位の２ｂｉｔのデータ値０１と、疑似制御データＰＣの固定データ値００との差値を算出する。この場合、０１−００＝＋０１であるので、誤差算出部１４３により算出された誤差は、＋０１となる。誤差算出部１４３は、１０ｂｉｔの入力映像データＤａｔａの最下位の２ｂｉｔのデータ値０１と、固定データ値００との差値である＋０１を誤差データＥｒｒｏｒ Ｄａｔａとして出力する。

誤差算出部１４３により出力される誤差データＥｒｒｏｒ Ｄａｔａは、正（ｐｏｓｉｔｉｖｅ）の符号または負（ｎｅｇａｔｉｖｅ）の符号を有する。例えば、上述したように、１０ｂｉｔの入力映像データＤａｔａの最下位の２ｂｉｔのデータ値が０１であり、固定データ値が００である場合、誤差データＥｒｒｏｒ Ｄａｔａは、＋０１であるので、正の符号を有する。しかし、１０ｂｉｔの入力映像データＤａｔａの最下位の２ｂｉｔのデータ値が０１であり、固定データ値が１０である場合、誤差データＥｒｒｏｒ Ｄａｔａは、−０１であるので、負の符号を有する。

ディザリング部１４５は、誤差算出部１４３で算出された誤差が補正されるようにディザリングされた出力映像データＤａｔａ’を生成する。具体的に、ディザリング部１４５は、誤差算出部１４３から誤差データＥｒｒｏｒ Ｄａｔａを受信し、ビット選択部１４１からｎ ｂｉｔ映像データｎ ｂｉｔ Ｄａｔａを受信する。ｎ ｂｉｔ映像データｎ ｂｉｔ Ｄａｔａは、ｎ＋ｍ ｂｉｔの入力映像データＤａｔａからｍ ｂｉｔを除いたデータを意味し、ｎ ｂｉｔのｂｉｔ数を有する。例えば、外部のホストシステム１０から受信された入力映像データＤａｔａが１０００ ００００ １０である場合、ｎ ｂｉｔ映像データｎ ｂｉｔ Ｄａｔａは、最下位の２ｂｉｔのデータ１０を除いた１０００ ００００となる。

ディザリング部１４５は、外部のホストシステム１０から受信されたｎ＋ｍ ｂｉｔの入力映像データＤａｔａに対応するカラーがｎ ｂｉｔ映像データｎ ｂｉｔ Ｄａｔａで具現され得るように、ｎ ｂｉｔ映像データｎ ｂｉｔ Ｄａｔａをディザリングする。この場合、ディザリング部１４５は、ｎ ｂｉｔ映像データｎ ｂｉｔ Ｄａｔａをディザリングするにあたって、誤差算出部１４３で算出された誤差を補償する。ディザリング部１４５のディザリング方法をより詳細に説明するために、図４を共に参照する。

図４は、図３のディザリング部の誤差補正方法を説明するための例示図である。図４は、１０ｂｉｔの入力映像データで最下位の２ｂｉｔのデータが固定された例を示す。また、１０ｂｉｔの入力映像データにより表現される映像は、赤色サブ画素、緑色サブ画素および青色サブ画素がいずれも同一の階調で駆動される単一色相のソリッドパターン（ｓｏｌｉｄ ｐａｔｔｅｒｎ）映像である場合を仮定する。説明の便宜のために、１０ｂｉｔの入力映像データにより表現される階調は、８ｂｉｔの映像データにより表現される階調に対応する整数部分と、８ｂｉｔの映像データにより表現されない階調に対応する小数点部分とで構成されると仮定する。即ち、８ｂｉｔの映像データにより表現され得る階調は、０ｇｒａｙ〜２５５ｇｒａｙであるが、１０ｂｉｔの入力映像データにおいて、整数部分は、０〜２５５の値を有し、１０ｂｉｔの入力映像データにおいて、小数点部分は、１０ｂｉｔ−８ｂｉｔ＝２ｂｉｔのデータ値００、０１、１０、１１に対応する０．００、０．２５、０．５０および０．７５の値を有する。

図４を参照すると、外部のホストシステムから受信された１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａは、１０００ ００００ ００であり、最下位の２ｂｉｔのデータＬＳＢ ２ ｂｉｔ Ｄａｔａは、００である。ビット選択部１４１により、最下位の２ｂｉｔのデータＬＳＢ ２ ｂｉｔ Ｄａｔａは、固定データ値である０１に固定される。そこで、入力映像データＤａｔａは、８ｂｉｔに減少し、８ｂｉｔの映像データ８ ｂｉｔ Ｄａｔａ １０００ ００００と固定データ値０１を有する２ｂｉｔの疑似制御データＰＣを用いて１０ｂｉｔの色深度を有する映像が表現される。しかし、この場合、８ｂｉｔの映像データ８ ｂｉｔ Ｄａｔａと疑似制御データＰＣが結合されたデータ１０００ ００００ ０１は、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａ １０００ ００００ ００と比較して最下位の２ｂｉｔのデータ値が０１だけさらに増加した。従って、８ｂｉｔの映像データ８ ｂｉｔ Ｄａｔａ １０００ ００００と疑似制御データＰＣ ０１を基に映像が具現される場合、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａ １０００ ００００ ００に基づく映像と比較して、最下位の２ｂｉｔ０１に対応する階調の差が発生し得る。従って、階調の差を最小化するためには、疑似制御データＰＣにより発生した誤差０１を除去しなければならない。

このために、誤差算出部１４３は、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａの最下位の２ｂｉｔのデータ値ＬＳＢ ２ ｂｉｔ Ｄａｔａと、疑似制御データＰＣの固定データ値との間の誤差を算出する。具体的に、誤差算出部１４３は、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａの最下位の２ｂｉｔのデータ値ＬＳＢ ２ ｂｉｔ Ｄａｔａと、疑似制御データＰＣの固定データ値との差値を算出して誤差データＥｒｒｏｒ Ｄａｔａを生成する。上述した例によると、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａの最下位の２ｂｉｔのデータ値ＬＳＢ ２ ｂｉｔ Ｄａｔａは、００であり、疑似制御データＰＣの固定データ値は、０１であるので、誤差データＥｒｒｏｒ Ｄａｔａは、００−０１＝−０１となる。

ディザリング部１４５は、疑似制御データＰＣによる誤差を補正するように誤差算出部１４３で算出された誤差データＥｒｒｏｒ Ｄａｔａを反映してディザリングされたｎ ｂｉｔの出力映像データＤａｔａ’を生成する。具体的に、ディザリング部１４５は、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａから最下位の２ｂｉｔのデータＬＳＢ ２ ｂｉｔ Ｄａｔａが除去された８ｂｉｔの映像データ８ ｂｉｔ Ｄａｔａ １０００ ００００に誤差算出部１４３で算出された誤差データＥｒｒｏｒ Ｄａｔａ −０１が結合された１０ｂｉｔのデータに対応するカラーが表現されるように８ｂｉｔの映像データをディザリングする。言い換えれば、ディザリング部１４５により出力されるディザリングされた８ｂｉｔの出力映像データＤａｔａ’は、１０ｂｉｔのデータ０１１１ １１１１ １１に対応するカラーを表現し、１０ｂｉｔのデータ０１１１ １１１１ １１は、８ｂｉｔの映像データ８ ｂｉｔ Ｄａｔａ １０００ ００００と誤差データＥｒｒｏｒ Ｄａｔａ −０１の結合データに対応する。即ち、０１１１ １１１１ １１（１０ｂｉｔ）＝１０００ ００００（８ｂｉｔ）＋−０１（２ｂｉｔ）である。ここで、１０ｂｉｔのデータ０１１１ １１１１ １１は、外部のホストシステム１０から受信された１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａと異なるデータを意味し、誤差データＥｒｒｏｒ Ｄａｔａが適用されて疑似制御データＰＣによる誤差が補正された１０ｂｉｔのデータを意味する。説明の便宜のために、以下においては、１０ｂｉｔのデータを「補正１０ｂｉｔのデータ」と称する。

ディザリング部１４５は、補正１０ｂｉｔのデータ０１１１ １１１１ １１に対応するカラーが８ｂｉｔの映像データで表現され得るように８ｂｉｔの映像データをディザリングする。８ｂｉｔの映像データのディザリングは、時間的（ｔｅｍｐｏｒａｌ）または空間的（ｓｐａｔｉａｌ）方式で遂行され得る。図４は、空間的方式でディザリングが遂行される例を示す。空間的方式のディザリングは、互いに隣接する４個の画素のカラーを混ぜて８ｂｉｔの映像データでは表現できない中間カラーを表現する。例えば、灰色のソリッドパターン映像の場合、８ｂｉｔの映像データは、１２７階調の灰色および１２８階調の灰色のみ表現できるだけで、１２７．２５、１２７．５０および１２７．７５階調の灰色は表現することができない。しかし、ディザリングを通して１２７．２５、１２７．５０および１２７．７５の階調の灰色が表現され得る。具体的に、補正１０ｂｉｔのデータ０１１１ １１１１ １１は、１２７．７５階調に対応する。ディザリング部１４５は、互いに隣接する４個の画素に対する階調を制御することにより、１２７．７５階調を表現する。即ち、４個の画素のうち３個の画素は、１２８階調の灰色を表現するように駆動し、１個の画素は、１２７階調の灰色を表現するように駆動する。この場合、４個の画素は、１２８＋１２８＋１２８＋１２７の平均値である１２７．７５階調の灰色に視認され得る。

一方、時間的方式のディザリングは、１２７．７５階調の灰色を表現するために、特定画素が１２８階調の灰色を表示する時間と１２７階調の灰色を表示する時間との比が３：１に制御される。この場合、特定画素の階調は、短い時間内に微細に変わるので、特定画素は、１２７．７５階調の灰色に視認され得る。

図４に示されたように、ディザリング部１４５が空間的ディザリング方式でディザリングを遂行する場合、ディザリング部１４５は、補正１０ｂｉｔのデータ０１１１ １１１１ １１に対応する１２７．７５の階調が表現されるように４個の画素に対する８ｂｉｔの出力映像データを生成する。即ち、ディザリング部１４５は、４個の画素のうち３個の画素は、１２８階調の灰色を表示し、１個の画素は、１２７階調の灰色を表示するように、各画素に対応する８ｂｉｔの出力映像データＤａｔａ’を生成する。

一方、先に言及したように、１０ｂｉｔの補正データ０１１１ １１１１ １１は、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａ １０００ ００００ ００から最下位の２ｂｉｔのデータＬＳＢ ２ ｂｉｔ Ｄａｔａを除去した８ｂｉｔのデータ８ ｂｉｔ Ｄａｔａ １０００ ００００と、誤差算出部１４３で算出された誤差データＥｒｒｏｒ Ｄａｔａ −０１との結合データを意味する。しかし、一般に、ディザリング部１４５は、負の符号を有する誤差データＥｒｒｏｒ Ｄａｔａに対してディザリングを遂行することができないので、−０１の誤差データＥｒｒｏｒ Ｄａｔａは、−００００ ０００１（８ｂｉｔ）＋１１（２ｂｉｔ）に転換されて適用され得る。即ち、８ｂｉｔの映像データ８ ｂｉｔ Ｄａｔａで最下位の１ビットのデータ値に−１を適用し、誤差データＥｒｒｏｒ Ｄａｔａを＋１１に変換して１０ｂｉｔの補正データが生成され、１０ｂｉｔの補正データに対するディザリングが遂行される。即ち、１０ｂｉｔの補正データは、０１１１ １１１１ １１（１０ｂｉｔ）＝０１１１ １１１１（８ｂｉｔ）＋１１（２ｂｉｔ）に対応する。ディザリング部１４５によりディザリングされた８ｂｉｔの映像データは、１０ｂｉｔの補正データ０１１１ １１１１ １１に対応するカラーを表現し、ディザリング部１４５は、４個の画素のうち３個の画素は、１２８階調の灰色を表現し、１個の画素は、１２７階調の灰色を表現するように、それぞれの画素に対する８ｂｉｔの出力映像データＤａｔａ’を生成する。

一方、先に言及したように、ディザリング部１４５によりディザリングされた８ｂｉｔの出力映像データＤａｔａ’は、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａと比較して、誤差データＥｒｒｏｒ Ｄａｔａに相応する差を有する。しかし、これは、疑似制御データＰＣが適用されるにつれて相殺され、表示パネル１１０で表現されるカラーは、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａにより表現されるカラーと同一になる。例えば、第１番目のローに配列された１ローサブ画素Ｒ１の場合、ディザリング部１４５によりディザリングされた８ｂｉｔの出力映像データＤａｔａ’は、１２７．７５階調の灰色に対応する。即ち、４個の画素のうち３個の画素は、１２８階調の灰色を表現し、１個の画素は、１２７階調の灰色を表現する。しかし、疑似制御データＰＣの固定データ値が０１であるので、データ駆動集積回路１２０で疑似制御データＰＣがアナログ電圧に変換されながら０．２５階調に対応するデータ電圧Ｖｄａｔａが補充され得る。従って、データ駆動集積回路１２０を通して出力されるデータ電圧Ｖｄａｔａは、１２８階調の灰色に対応し、それは、１０ｂｉｔの入力映像データＲｅａｌ １０ ｂｉｔ Ｄａｔａにより表現されるカラーと同一である。即ち、データ駆動集積回路１２０は、８ｂｉｔの出力映像データＤａｔａ’と疑似制御データＰＣをアナログ電圧に変換してデータ電圧Ｖｄａｔａを生成し、データ電圧Ｖｄａｔａは、８ｂｉｔの出力映像データＤａｔａ’と疑似制御データＰＣが結合された１０ｂｉｔの映像データ１０００ ００００ ００に対応する。データ駆動集積回路１２０を通してデータ電圧Ｖｄａｔａが生成される過程は、図６を参照して細部的に後述する。

同様の方法でディザリング部１４５は、第２番目のローに配列された２ローサブ画素Ｒ２、第３番目のローに配列された３ローサブ画素Ｒ３および第４番目のローに配列された４ローサブ画素Ｒ４に対する出力映像データＤａｔａ’を生成する。即ち、ディザリング部１４５は、２ローサブ画素Ｒ２に対する８ｂｉｔの映像データ８ ｂｉｔ Ｄａｔａ １０００ ００００と誤差算出部１４３で算出された誤差データＥｒｒｏｒ Ｄａｔａ ００とを結合した１０ｂｉｔの補正データ１０００ ００００ ００に対応するカラーを表現するようにディザリングされた８ｂｉｔの出力映像データＤａｔａ’を生成する。即ち、４個の画素がいずれも１２８階調の灰色を表現するように、４個の画素それぞれに対する８ｂｉｔの出力映像データＤａｔａ’が生成される。ディザリングされた８ｂｉｔの出力映像データＤａｔａ’は、２ｂｉｔの疑似制御データＰＣと共にデータ集積回路１２０に伝送され、アナログ電圧に変換されて表示パネル１１０に提供される。この場合、２ｂｉｔの疑似制御データＰＣは、０１の固定データ値を有するので、ディザリングされた８ｂｉｔの出力映像データＤａｔａ’と疑似制御データＰＣにより、最終的に１０００ ００００ ０１に対応するカラーが表示される。また、ディザリング部１４５は、誤差データＥｒｒｏｒ Ｄａｔａ ００を反映して３ローサブ画素Ｒ３に対するディザリングされた８ｂｉｔの出力映像データＤａｔａ’を生成し、誤差データＥｒｒｏｒ Ｄａｔａ ０１を反映して４ローサブ画素Ｒ４に対するディザリングされた８ｂｉｔの出力映像データＤａｔａ’を生成する。

また、図３を参照すると、ディザリング部１４５で生成された８ｂｉｔの出力映像データＤａｔａ’および２ｂｉｔの疑似制御データＰＣは、データ駆動集積回路１２０に伝送される。疑似制御データＰＣは、タイミングコントローラ１４０で生成されるデータパケットの制御パケットに挿入されて伝送され得る。これをより細部的に説明するために、図５を共に参照する。

図５は、図３のタイミングコントローラから出力されるデータパケットの概略的な例示図である。図５を参照すると、データパケットは、制御パケットＣＴＲとＲＧＢデータＲＧＢ ＤＡＴＡとで構成される。ＲＧＢデータＲＧＢ ＤＡＴＡは、赤色サブ画素に対する８ｂｉｔの出力映像データｎ ｂｉｔ Ｒ ＤＡＴＡ、緑色サブ画素に対する８ｂｉｔの出力映像データｎ ｂｉｔ Ｇ ＤＡＴＡおよび青色サブ画素に対する８ｂｉｔの出力映像データｎ ｂｉｔ Ｂ ＤＡＴＡを含む。いくつかの実施例において、ＲＧＢデータＲＧＢ ＤＡＴＡは、４ｂｉｔのユニットインターバル（ＵＩ：Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）ビットをさらに含むことができる。

制御パケットＣＴＲは、赤色サブ画素に対する８ｂｉｔの出力映像データｎ ｂｉｔ Ｒ ＤＡＴＡ、緑色サブ画素に対する８ｂｉｔの出力映像データｎ ｂｉｔ Ｇ ＤＡＴＡおよび青色サブ画素に対する８ｂｉｔの出力映像データｎ ｂｉｔ Ｂ ＤＡＴＡそれぞれに共通して追加される２ｂｉｔの疑似制御データＰＣを含む。

データ駆動集積回路１２０は、データパケットのＲＧＢデータＲＧＢ ＤＡＴＡと制御パケットＣＴＲの疑似制御データＰＣをそれぞれアナログ電圧に変換してそれぞれのデータラインに伝達する。そこで、表示パネル１１０のサブ画素は、１０ｂｉｔのデータに対応するデータ電圧Ｖｄａｔａの階調を表示し、これによって、８ｂｉｔの出力映像データで１０ｂｉｔの色深度が具現される。特に、２ｂｉｔの疑似制御データＰＣは、ＲＧＢデータＲＧＢ ＤＡＴＡに含まれず、データ駆動集積回路１２０に各種の制御信号を伝達するための制御パケットＣＴＲ内に挿入されて伝送されるので、タイミングコントローラ１４０からデータ駆動集積回路１２０の間のデータ伝送量は、８ｂｉｔの映像データを伝送する場合と実質的に同一に維持され得る。

図６は、本発明の一実施例に係る表示装置のデータ駆動集積回路を説明するための概略的なブロック図である。図６を参照すると、データ駆動集積回路１２０は、ラッチ部１２１、レベルシフタ１２３、デジタルアナログコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇｕｅ Ｃｏｎｖｅｒｔｏｒ；ＤＡＣ）１２５および固定電圧出力部１２２を含む。

ラッチ部１２１は、タイミングコントローラ１４０のディザリング部１４５を通してディザリングされた出力映像データＤａｔａ’を格納し、レベルシフタ１２３は、ディザリングされた出力映像データＤａｔａ’を処理する。先に言及したように、ディザリングされた出力映像データＤａｔａ’は、赤色サブ画素、緑色サブ画素および青色サブ画素それぞれに対する８ｂｉｔの出力映像データを含むので、ラッチ部１２１およびレベルシフタ１２３は、赤色サブ画素、緑色サブ画素および青色サブ画素それぞれに対応する８ｂｉｔのラッチ部１２１および８ｂｉｔのレベルシフタ１２３で構成される。

デジタルアナログコンバータ１２５は、ラッチ部１２１およびレベルシフタ１２３により処理された赤色サブ画素、緑色サブ画素および青色サブ画素それぞれに対する８ｂｉｔの出力映像データをアナログ電圧に転換するように構成される。デジタルアナログコンバータ１２５は、８ｂｉｔの出力映像データのデータ値に対応するガンマ電圧を生成するように８ｂｉｔの抵抗ストリングｎ ｂｉｔ Ｒ−Ｓｔｒｉｎｇを含む。

固定電圧出力部１２２は、制御パケット内に挿入された疑似制御データＰＣの固定データ値をアナログ電圧に転換するように構成される。先に言及したように、疑似制御データＰＣは、タイミングコントローラ１４０のビット選択部１４１により決定された固定データ値を有する。疑似制御データＰＣが２ｂｉｔのｂｉｔ数を有する場合、固定電圧出力部１２２は、２ｂｉｔのデータをアナログの固定電圧に転換するように２ｂｉｔの抵抗ストリングｍ ｂｉｔ Ｒ−Ｓｔｒｉｎｇを含む。

デジタルアナログコンバータ１２５を通して生成されたガンマ電圧および固定電圧出力部１２２を通して生成された固定電圧は結合され、増幅器Ａｍｐおよび出力バッファを通してそれぞれのデータラインＤＬ１〜ＤＬｌにデータ電圧Ｖｄａｔａで提供される。表示パネル１１０の複数のサブ画素ＳＰは、それぞれデータラインＤＬ１〜ＤＬｌと連結されるので、データラインＤＬ１〜ＤＬｌを通して提供されるデータ電圧Ｖｄａｔａに対応する階調の光を放出する。

先に言及したように、本発明の一実施例に係る表示装置１００は、ｎ＋ｍ ｂｉｔの入力映像データＤａｔａを処理してｎ ｂｉｔの出力映像データＤａｔａ’とｍ ｂｉｔの疑似制御データＰＣを生成するように構成されたタイミングコントローラ１４０、およびｎ ｂｉｔの出力映像データＤａｔａ’とｍ ｂｉｔの疑似制御データＰＣをアナログ電圧に変換してデータ電圧Ｖｄａｔａを生成するデータ駆動集積回路１２０を含む。ｍ ｂｉｔの疑似制御データＰＣは、タイミングコントローラ１４０のビット選択部１４１により決定された固定データ値を有し、データパケットの制御パケットＣＴＲ内に挿入されて伝送される。ｎ ｂｉｔの出力映像データＤａｔａ’は、外部のホストシステム１０で受信されるｎ＋ｍ ｂｉｔの入力映像データＤａｔａより低いｂｉｔ数を有するので、タイミングコントローラ１４０から伝送されるデータ量は、ｎ＋ｍ ｂｉｔの入力映像データＤａｔａを直接伝送する場合に比べて減少し得る。

この場合、データ駆動集積回路１２０で処理されるデータ量が減少し得、そこで、データ駆動集積回路１２０の構成回路のサイズが減少し得る。即ち、データ駆動集積回路１２０の処理可能ｂｉｔ数は、外部のホストシステム１０で受信されるｎ＋ｍ ｂｉｔの入力映像データＤａｔａより低いことがある。具体的に、データ駆動集積回路１２０のラッチ部１２１、レベルシフタ１２３およびデジタルアナログコンバータ１２５は、それぞれｎ＋ｍ ｂｉｔより低いｎ ｂｉｔの回路で構成され得、データ駆動集積回路１２０の全体サイズが減少し得る。そこで、表示装置１００の小型化が可能となり、高性能の回路を搭載する必要がないので、表示装置１００の製造単価が減少し得る。

特に、タイミングコントローラ１４０のビット選択部１４１は、特定ローに配列されたローサブ画素の中から特定サブ画素を選択し、特定サブ画素に対するｎ＋ｍ ｂｉｔの入力映像データＤａｔａのｍ ｂｉｔのデータ値を参照して疑似制御データＰＣの固定データ値を選択することができる。この場合、特定ローに配列された全てのローサブ画素に対するｎ＋ｍ ｂｉｔの映像データＤａｔａを参照する必要がないので、特定ローに配列されたローサブ画素に対するｎ＋ｍ ｂｉｔの映像データＤａｔａを格納するためのラインメモリ（ｌｉｎｅ ｍｅｍｏｒｙ）が省略され得る。そこで、タイミングコントローラ１４０のサイズがさらに減少し得る。

また、タイミングコントローラ１４０は、ｎ＋ｍ ｂｉｔの入力映像データＤａｔａで具現され得るカラーを具現するようにディザリングされたｎ ｂｉｔの出力映像データＤａｔａ’を生成するディザリング部１４５を含む。そこで、ｎ＋ｍ ｂｉｔの入力映像データＤａｔａで具現され得る色深度がｎ＋ｍ ｂｉｔより低いｂｉｔ数を有するｎ ｂｉｔの出力映像データＤａｔａ’を通して表現され得る。特に、タイミングコントローラ１４０は、ディザリング部１４５のディザリング時、疑似制御データＰＣによる誤差が補償されるように誤差データＥｒｒｏｒ Ｄａｔａを生成する誤差算出部１４３を含む。疑似制御データＰＣは、タイミングコントローラ１４０のビット選択部１４１により固定された固定データ値を有するので、外部のホストシステム１０から受信された原本のｎ＋ｍ ｂｉｔの入力映像データＤａｔａと比較してｍ ｂｉｔの部分に誤差が発生し得る。しかし、本発明の一実施例に係る表示装置１００は、ｎ＋ｍ ｂｉｔの入力映像データＤａｔａのｍ ｂｉｔのデータ値と疑似制御データＰＣの固定データ値との差値を算出して誤差データＥｒｒｏｒ Ｄａｔａを算出する誤差算出部１４３を含み、誤差データＥｒｒｏｒ Ｄａｔａをディザリングに反映するディザリング部１４５を含む。そこで、疑似制御データＰＣによる誤差がディザリングで補正され得、データ駆動集積回路１２０を通して出力されるデータ電圧Ｖｄａｔａは、外部のホストシステム１０から受信されるｎ＋ｍ ｂｉｔの入力映像データＤａｔａに対応し得る。そこで、疑似制御データＰＣによる誤差は、顕著に減少し得る。上述した誤差減少効果を説明するために、図７および図８を参照する。

図７は、本発明の一実施例に係る表示装置の階調による階調変化率を示すグラフである。図７のグラフは、赤色サブ画素、緑色サブ画素および青色サブ画素がいずれも同一の階調を有する単色ソリッドパターンの１０ｂｉｔの入力映像データを用いて測定された。図７のグラフにおいて、横軸は、階調Ｇｒａｙを示し、縦軸は、階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅを示し、階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅは、下記［数１］で定義される。

前記［数１］において、Ｇ（ｎ）は、ｎ階調での輝度値を意味し、Ｇ（ｎ−１）は、ｎ−１階調での輝度値を意味する。Ｇ（Ｍａｘ）は、最大階調（例えば、１０２３階調）での輝度値を意味する。図７のグラフにおいて、１０ｂｉｔの入力映像データは、ディザリングされた８ｂｉｔの出力映像データと２ｂｉｔの疑似制御データに変換され、８ｂｉｔのデータ処理能力を有するデータ駆動集積回路に提供された。図７において、比較例は、誤差算出部を備えていないタイミングコントローラを含む表示装置での階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅを意味し、実施例は、誤差算出部を備えるタイミングコントローラを含む本発明の一実施例に係る表示装置での階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅを意味する。一方、Ｒｅａｌ １０ｂｉｔは、１０ｂｉｔの映像データがディザリングなしに１０ｂｉｔのデータ処理能力を有するデータ駆動集積回路に提供される場合、表示装置での階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅを意味する。

図７を参照すると、本発明の実施例に係る表示装置での階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅは、１０ｂｉｔの入力映像データをディザリングなしに表示するＲｅａｌ １０ｂｉｔの表示装置の階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅとほぼ同一であることが分かる。これに対し、誤差算出部のない比較例に係る表示装置の階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅは、Ｒｅａｌ １０ｂｉｔの表示装置の階調の変化率ＧＭＡ ｄｉｆｆｅｒｅｎｃｅと多くの差があることが分かる。比較例に係る表示装置は、疑似制御データによる誤差を算出せず、ディザリング時、誤差データを適用しないので、ディザリングされた８ｂｉｔの出力映像データとＲｅａｌ １０ｂｉｔの映像データは、大きな差を有し得る。これに対し、本発明の一実施例に係る表示装置は、誤差算出部で算出された誤差データがディザリング部のディザリング時に適用されるので、疑似制御データによる誤差は最小化し得る。

図８は、本発明の一実施例に係る表示装置の階調による階調変化率の誤差を示すグラフである。図８のグラフは、図７のグラフと同一の条件で測定されており、図８のグラフにおいて、横軸は、階調Ｇｒａｙを示し、縦軸は、下記［数２］で定義される階調変化率の誤差ＧＭＡ ｄｉｆｆｅｒｅｎｃｅ ｅｒｒｏｒを示す。

前記［数２］において、Ｒｅａｌ １０ｂｉｔ ＧＭＡ ｄｉｆｆｅｒｅｎｃｅは、１０ｂｉｔの入力映像データをディザリングなしに１０ｂｉｔのデータ処理能力を有するデータ駆動集積回路に直接提供することで具現された映像の階調変化率を意味し、ＧＭＡ ｄｉｆｆｅｒｅｎｃｅは、１０ｂｉｔの入力映像データをディザリングされた８ｂｉｔの出力映像データと２ｂｉｔの疑似制御データとに分割し、８ｂｉｔのデータ処理能力を有するデータ駆動集積回路に提供することで具現された映像の階調変化率を意味する。図８のグラフにおいて、比較例は、図７と同様に誤差算出部を備えていないタイミングコントローラを含む表示装置を通して測定された階調変化率の誤差であり、実施例は、誤差算出部を備えるタイミングコントローラを含む本発明の一実施例に係る表示装置を通して測定された階調変化率の誤差を意味する。

図８を参照すると、比較例に係る表示装置は、階調が増加するにつれ、階調変化率の誤差が益々大きく増加することが分かり、実施例に係る表示装置は、階調の変化にもかかわらず、階調変化率の誤差がほとんど発生しないことが分かる。比較例に係る表示装置は、ディザリング時に誤差データが反映されないので、１０ｂｉｔの入力映像データの階調値が変わるにつれ、疑似制御データによる誤差が大きく作用され得る。これに対し、実施例に係る表示装置は、ディザリング時に誤差データが反映されるので、１０ｂｉｔの入力映像データの階調値が変わっても疑似制御データによる誤差が補償され、１０ｂｉｔの入力映像データと実質的に同一の色深度を有する映像が具現され得る。

図９は、本発明の他の実施例に係る表示装置のタイミングコントローラを示した概略的なブロック図である。本発明の他の実施例に係る表示装置のタイミングコントローラ９４０は、本発明の一実施例に係る表示装置１００のタイミングコントローラ１４０と比較してメモリ部９４２をさらに含むことを除いては実質的に同一であり、これについての重複した説明は省略する。

図９を参照すると、タイミングコントローラ９４０のメモリ部９４２は、外部のホストシステムから受信されたｎ＋ｍ ｂｉｔの入力映像データのうち、特定ローに配列されたローサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データＲ１を格納する。具体的に、メモリ部９４２は、複数のサブ画素のうち第ｋ番目のローに配列されたｋローサブ画素に対する入力映像データを格納する。以下においては、説明の便宜のために、ｋ＝１である場合を仮定して説明する。即ち、メモリ部９４２は、第１番目のローに配列された１ローサブ画素に対する入力映像データＲ１ Ｄａｔａを格納するラインメモリｌｉｎｅ ｍｅｍｏｒｙで構成され得る。

先に言及したように、タイミングコントローラ９４０のビット選択部９４１は、複数のサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データの特定ｍ ｂｉｔのデータ値を参照して複数のサブ画素に対する固定データ値を決定する。この場合、固定データ値は、複数のサブ画素のロー別に決定され得る。具体的に、タイミングコントローラ９４０は、外部のホストシステムから１ローサブ画素に対する入力映像データＲ１ Ｄａｔａを受信し、ビット選択部９４１は、１ローサブ画素に対する入力映像データＲ１ Ｄａｔａの特定ｍ ｂｉｔのデータ値を参照して固定データ値を決定する。具体的に、ビット選択部９４１は、１ローサブ画素に対する入力映像データＲ１ Ｄａｔａの最下位のｍ ｂｉｔのデータ値の最頻値、中間値または平均値を算出し、それを固定データ値に決定することができる。例えば、１ローに配列されたサブ画素が１２個であり、１ローサブ画素に対する入力映像データＲ１ Ｄａｔａの最下位の２ｂｉｔのデータ値が００、０１、０１、００、１１、０１、０１、００、０１、１１、１０、０１である場合、ビット選択部９４１は、１ローサブ画素に対する入力映像データＲ１ Ｄａｔａの最下位の２ｂｉｔのデータ値の最頻値０１を固定データ値に決定することができる。ビット選択部９４１は、上述した方法で決定された固定データ値を有する疑似制御データＰＣを生成する。

いくつかの実施例において、ビット選択部９４１は、１ローサブ画素に対する入力映像データＲ１ Ｄａｔａのｍ ｂｉｔのデータ値との誤差が最小となる誤差最小値を固定データ値に決定することができる。例えば、１ローサブ画素に対する入力映像データＲ１ Ｄａｔａの最下位の２ｂｉｔのデータ値が００、００、００、００、０１、０１、０１、０１、１０、１０、１０、１０である場合、ビット選択部９４１は、前記最下位の２ｂｉｔのデータ値との差値が最小となり得る０１を固定データ値に決定することができる。この場合、誤差算出部９４３を通して算出された誤差データは、−０１、−０１、−０１、−０１、００、００、００、００、０１、０１、０１、０１となるので、今後、ディザリング部９４５でディザリングされたｎ ｂｉｔの出力映像データＲ１ Ｄａｔａ’を生成する場合、疑似制御データＰＣによる誤差が最小化し得る。

一方、ビット選択部９４１で固定データ値が決定される間に、１ローサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データＲ１ Ｄａｔａは、メモリ部９４２に格納され得る。例えば、ビット選択部９４１が１ローサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データＲ１ Ｄａｔａを受信しながら固定データ値を決定し、１ローサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データＲ１ Ｄａｔａは、ビット選択部９４１を経てメモリ部９４２に格納され得る。

誤差算出部９４３は、メモリ部９４２に格納された１ローサブ画素に対する入力映像データＲ１ Ｄａｔａのｍ ｂｉｔのデータ値と、ビット選択部９４１で生成された疑似制御データＰＣの固定データ値との差値を算出して誤差データＥｒｒｏｒ Ｄａｔａを生成する。例えば、１ローサブ画素に対する入力映像データＲ１ Ｄａｔａの最下位の２ｂｉｔのデータ値が００、０１、０１、００、１１、０１、０１、００、０１、１１、１０、０１であり、ビット選択部９４１により疑似制御データＰＣの固定データ値が最頻値０１に選択された場合、誤差算出部９４３は、メモリ部９４２に格納された１ローサブ画素に対する入力映像データＲ１ Ｄａｔａのｍ ｂｉｔのデータ値を読み出して疑似制御データＰＣの固定データ値との差値を算出する。この場合、誤差データＥｒｒｏｒ Ｄａｔａは、−０１、００、００、−０１、＋１０、００、００、−０１、００、＋１０、＋０１、００に決定され得る。

ディザリング部９４５は、誤差算出部９４３から誤差データＥｒｒｏｒ Ｄａｔａを受信し、メモリ部９４２から１ローサブ画素に対するｎ ｂｉｔの映像データｎ ｂｉｔ Ｒ１ Ｄａｔａを受信する。ｎ ｂｉｔの映像データｎ ｂｉｔ Ｒ１ Ｄａｔａは、メモリ部９４２に格納された１ローサブ画素に対するｎ＋ｍ ｂｉｔの映像データＲ１ Ｄａｔａからｍ ｂｉｔを除いたｎ ｂｉｔのデータを抽出することにより得られ得る。ディザリング部９４５は、誤差データＥｒｒｏｒ Ｄａｔａをｎ ｂｉｔの映像データｎ ｂｉｔ Ｒ１ Ｄａｔａに反映してディザリングされたｎ ｂｉｔの出力映像データＲ１ Ｄａｔａ’を生成する。ディザリング部９４５で生成されたｎ ｂｉｔの出力映像データＲ１ Ｄａｔａ’は、疑似制御データＰＣと共にデータ駆動集積回路に出力される。

１ローサブ画素に対するｎ ｂｉｔの出力映像データＲ１ Ｄａｔａ’および疑似制御データＰＣが出力された以後、同様の方法で、２ローサブ画素に対するｎ ｂｉｔの出力映像データおよび疑似制御データが生成され得、３ローサブ画素に対するｎ ｂｉｔの出力映像データおよび疑似制御データが生成され得る。

図１０は、図９のタイミングコントローラの固定データ値決定方法および誤差補正方法を説明するための例示図である。図１０を参照すると、タイミングコントローラ９４０による固定データ値の決定および誤差補正は、それぞれのロー別に遂行され得る。

例えば、１０ｂｉｔの色深度を有する１０ｂｉｔの映像１０７０を本発明の他の実施例に係る表示装置で表示する場合、タイミングコントローラ９４０のビット選択部９４１は、１ローサブ画素Ｒ１に対する１０ｂｉｔの入力映像データを受信し、１ローサブ画素Ｒ１に対する１０ｂｉｔの入力映像データの最下位の２ｂｉｔのデータ値の傾向を参照して固定データ値を決定する。例えば、１ローサブ画素Ｒ１に対する１０ｂｉｔの入力映像データの最下位の２ｂｉｔのデータ値の最頻値００が固定データ値に決定され得る。固定データ値００は、１ローサブ画素Ｒ１に対する疑似制御データＰＣに出力される。

一方、タイミングコントローラ９４０のビット選択部９４１により１ローサブ画素Ｒ１に対する固定データ値が決定される間に、１０ｂｉｔの入力映像データは、タイミングコントローラ９４０のメモリ部９４２に格納される。

タイミングコントローラ９４０の誤差算出部９４３は、ビット選択部９４１で生成された疑似制御データＰＣと、メモリ部９４１に格納された１０ｂｉｔの入力映像データの最下位の２ｂｉｔのデータ値を比較して誤差データＥｒｒｏｒ Ｄａｔａを生成する。例えば、誤差算出部９４３は、１ローサブ画素Ｒ１に対する１０ｂｉｔの入力映像データの最下位の２ｂｉｔのデータ値と、疑似制御データＰＣの固定データ値との差値を算出し、差値＋０１を誤差データＥｒｒｏｒ Ｄａｔａに生成する。

タイミングコントローラ９４０のディザリング部９４５は、誤差算出部９４３で算出された誤差データＥｒｒｏｒ Ｄａｔａを反映して８ｂｉｔの出力映像データＲ１ Ｄａｔａ’を生成する。例えば、ディザリング部９４５は、１ローサブ画素Ｒ１に対する誤差データＥｒｒｏｒ Ｄａｔａを反映してディザリングを遂行し、ディザリングされた８ｂｉｔの出力映像データＲ１ Ｄａｔａ’を出力する。この場合、８ｂｉｔの出力映像データＲ１ Ｄａｔａ’は、１０ｂｉｔの入力映像データの最下位の２ｂｉｔのデータと疑似制御データＰＣとの間の誤差が補正されたデータであるので、８ｂｉｔの出力映像データＲ１ Ｄａｔａ’と疑似制御データＰＣが結合される場合、１０ｂｉｔの入力映像データによる映像１０７０と実質的に同一の色深度を有する映像が具現され得る。

以後、２ローサブ画素Ｒ２に対する１０ｂｉｔの入力映像データがビット選択部９４１に受信され、ビット選択部９４１は、２ローサブ画素Ｒ２に対する疑似制御データＰＣを生成する。この場合、メモリ部９４２には、２ローサブ画素Ｒ２に対する１０ｂｉｔの入力映像データが新たに格納され得る。ビット選択部９４１から疑似制御データＰＣの生成が完了すると、誤差算出部９４３は、メモリ部９４２に格納された２ローサブ画素Ｒ２に対する１０ｂｉｔの入力映像データの最下位の２ｂｉｔのデータ値と、疑似制御データＰＣの固定データ値との差値を算出して誤差データＥｒｒｏｒ Ｄａｔａを生成する。誤差算出部９４３で２ローサブ画素に対する誤差データＥｒｒｏｒ Ｄａｔａの生成が完了すると、ディザリング部９４５は、メモリ部９４２に格納された２ローサブ画素Ｒ２に対する１０ｂｉｔの入力映像データから８ｂｉｔのデータを抽出して、誤差データＥｒｒｏｒ Ｄａｔａを結合し、ディザリングされた８ｂｉｔの出力映像データを生成する。８ｂｉｔの出力映像データには、誤差算出部９４３で算出された誤差データＥｒｒｏｒ Ｄａｔａが適用されたので、８ｂｉｔの出力映像データと疑似制御データＰＣにより具現される映像は、１０ｂｉｔの入力映像データによる映像と実質的に同一の色深度を有する。

同様の方法で、３ローサブ画素Ｒ３に対する８ｂｉｔの出力映像データおよび疑似制御データＰＣが生成され、４ローサブ画素Ｒ４に対する８ｂｉｔの出力映像データおよび疑似制御データＰＣが生成され、５ローサブ画素Ｒ５に対する８ｂｉｔの出力映像データおよび疑似制御データＰＣが順次に生成される。

いくつかの実施例において、ビット選択部９４１は、１ローサブ画素Ｒ１に対するｎ＋ｍ ｂｉｔの入力映像データに基づいて２ローサブ画素Ｒ２に対する疑似制御データＰＣを決定することができる。例えば、１ローサブ画素Ｒ１に対する１０ｂｉｔの入力映像データの最下位の２ｂｉｔのデータ値の最頻値が１０である場合、ビット選択部９４１は、２ローサブ画素Ｒ２に対する疑似制御データＰＣを１０に選択することができる。この場合、ビット選択部９４１は、２ローサブ画素Ｒ２に対しては、固定データ値を決定する必要がないので、ビット選択部９４１の使用頻度が減少し、タイミングコントローラ９４０の処理速度がより向上し得る。

いくつかの実施例において、ビット選択部９４１は、１ローサブ画素Ｒ１に対する疑似制御データＰＣをローリングする方式で２ローサブ画素Ｒ２乃至５ローサブ画素Ｒ５に対する疑似制御データＰＣを生成することができる。例えば、１ローサブ画素Ｒ１に対する疑似制御データＰＣが００に決定された場合、２ローサブ画素Ｒ２に対する疑似制御データＰＣは０１に、３ローサブ画素Ｒ３に対する疑似制御データＰＣは１０に、４ローサブ画素Ｒ４に対する疑似制御データＰＣは１１に、５ローサブ画素Ｒ５に対する疑似制御データＰＣは、また００に生成され得る。この場合、１ローサブ画素Ｒ１に対する疑似制御データＰＣが決定されると、２ロー乃至５ローサブ画素Ｒ２〜Ｒ５に対する疑似制御データＰＣが自動で生成されるので、ビット選択部９４１の使用頻度が減少し得、タイミングコントローラ９４０の処理速度がより向上し得る。

本発明の他の実施例に係る表示装置のタイミングコントローラ９４０は、特定ローに配列されたローサブ画素に対する入力映像データを格納するメモリ部９４２を含む。この場合、ビット選択部９４１は、特定ローに配列されたローサブ画素に対する入力映像データを全て参照して疑似制御データＰＣを生成することができ、誤差算出部９４３は、メモリ部９４２に格納されたローサブ画素に対する入力映像データと疑似制御データＰＣから誤差データＥｒｒｏｒ Ｄａｔａを生成することができる。即ち、ビット選択部９４１は、ローサブ画素に対する入力映像データを全て参照して疑似制御データＰＣを決定することができるので、ローサブ画素に対する入力映像データの傾向が反映された疑似制御データＰＣが生成され得、疑似制御データＰＣによる誤差補正がより容易に遂行され得る。特に、ビット選択部９４１は、ローサブ画素に対する映像データのｍ ｂｉｔのデータ値との誤差が最小となる誤差最小値を固定データ値に決定することができる。この場合、疑似制御データＰＣによる誤差は最小化し得、ディザリング部９４５が誤差データＥｒｒｏｒ Ｄａｔａを反映してｎ ｂｉｔの出力映像データをディザリングする場合、ディザリングがより容易に遂行し得る。

本発明の実施例に係るタイミングコントローラおよびそれを含む表示装置は、下記のように説明され得る。

本発明の一実施例に係るタイミングコントローラは、ビット選択部、誤差算出部およびディザリング部を含む。ビット選択部は、複数のサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データのｍ ｂｉｔのデータ値を固定データ値に固定するように構成される。誤差算出部は、ビット選択部により固定された固定データ値と、ビット選択部により固定される前の入力映像データのｍ ｂｉｔのデータ値との誤差を算出するように構成される。ディザリング部は、誤差が補正されるようにディザリングされたｎ ｂｉｔの出力映像データを出力するように構成される。本発明の一実施例に係るタイミングコントローラは、誤差算出部およびディザリング部を備えるので、映像データのｍ ｂｉｔのデータ値が固定データ値に固定されても、それによる誤差が補正され得、ディザリングされた出力映像データは、原本映像データに対応する色深度を正確に表現することができる。

本発明の他の特徴によると、ビット選択部は、複数のサブ画素のうち第ｋ番目のロー（ｒｏｗ）に配列されたｋローサブ画素に対する入力映像データの最下位のｍ ｂｉｔのデータ値を固定データ値に固定するように構成され得る。

本発明のまた他の特徴によると、タイミングコントローラは、第ｋ番目のローに配列されたｋローサブ画素に対する入力映像データを格納するように構成されたメモリ部をさらに含むことができる。ビット選択部は、メモリ部に格納されたｋローサブ画素に対する入力映像データのｍ ｂｉｔのデータ値の最頻値、中間値または平均値をｋローサブ画素に対する固定データ値に決定するように構成され得る。

本発明のまた他の特徴によると、ビット選択部は、ｋローサブ画素に対する入力映像データのｍ ｂｉｔのデータ値との誤差が最小となる誤差最小値をｋローサブ画素に対する固定データ値に決定するように構成され得る。

本発明のまた他の特徴によると、ビット選択部は、第ｋ番目のローに配列されたｋローサブ画素の中から選択された特定サブ画素に対する入力映像データのｍ ｂｉｔのデータ値に基づいてｋローサブ画素に対する固定データ値を決定するように構成され得る。

本発明のまた他の特徴によると、ビット選択部は、第ｋ番目のローに配列されたｋローサブ画素に対する入力映像データのｍ ｂｉｔのデータ値に基づいて、第ｋ＋１番目のローに配列されたｋ＋１ローサブ画素に対する固定データ値を決定するように構成され得る。

本発明のまた他の特徴によると、ビット選択部は、第ｋ番目のローに配列されたｋローサブ画素に対する入力映像データのｍ ｂｉｔのデータ値に基づいてｋローサブ画素に対する固定データ値を決定し、第ｋ＋１番目のローに配列されたｋ＋１ローサブ画素に対する固定データ値は、ｋローサブ画素に対する固定データ値をローリング（ｒｏｌｌｉｎｇ）して決定するように構成され得る。

本発明のまた他の特徴によると、誤差算出部は、ビット選択部により固定される前の入力映像データのｍ ｂｉｔのデータ値と、ビット選択部により固定された固定データ値との差値を誤差に算出するように構成され得る。

本発明のまた他の特徴によると、ディザリング部は、誤差が負（ｎｅｇａｔｉｖｅ）の値を有する場合、誤差が正（ｐｏｓｉｔｉｖｅ）の値を有するように、ｎ ｂｉｔの出力映像データを補正するように構成され得る。

本発明の一実施例に係る表示装置は、表示パネル、データ駆動集積回路、タイミングコントローラを含む。表示パネルは、複数のサブ画素を含む。データ駆動集積回路は、複数のサブ画素と連結される。タイミングコントローラは、データ駆動集積回路に出力映像データを伝送するように構成される。タイミングコントローラは、複数のサブ画素に対する入力映像データの特定ｂｉｔのデータ値を固定データ値に固定するように構成されたビット選択部、ビット選択部により固定された固定データ値と、ビット選択部により固定される前の入力映像データの特定ｂｉｔのデータ値とを互いに比較して誤差を算出するように構成された誤差算出部、および算出された誤差が補償されるようにディザリングされた出力映像データを生成するように構成されたディザリング部を含む。データ駆動集積回路は、出力映像データを格納するラッチ部、出力映像データをアナログ電圧に転換するように構成されたデジタルアナログコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇｕｅ Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）、およびビット選択部により固定された固定データ値をアナログ電圧に転換して複数のサブ画素それぞれに伝達するように構成された固定電圧出力部を含む。

本発明の他の特徴によると、入力映像データは、ｎ＋ｍ ｂｉｔで構成され、出力映像データは、ｎ ｂｉｔで構成され、ビット選択部は、入力映像データの最下位のｍ ｂｉｔのデータ値を固定データ値に固定するように構成され、固定電圧出力部は、入力映像データの最下位のｍ ｂｉｔに対応する固定データ値をアナログ電圧に転換するように構成されたｍ ｂｉｔの抵抗ストリング（Ｒ−ｓｔｒｉｎｇ）を含むことができる。

本発明のまた他の特徴によると、タイミングコントローラは、複数のサブ画素のうち第ｋ番目のロー（ｒｏｗ）に配列されたｋローサブ画素に対する入力映像データを格納するように構成されたメモリ部をさらに含み、タイミングコントローラのビット選択部は、ｋローサブ画素に対する入力映像データの最下位のｍ ｂｉｔのデータ値の最頻値、平均値または中間値をｋローサブ画素に対する固定データ値に決定するように構成され得る。

本発明のまた他の特徴によると、タイミングコントローラは、複数のサブ画素のうち第ｋ番目のローに配列されたｋローサブ画素から選択された特定サブ画素に対する入力映像データの最下位のｍ ｂｉｔのデータ値の最頻値、平均値または中間値をｋローサブ画素に対する固定データ値に決定するように構成され得る。

本発明のまた他の特徴によると、タイミングコントローラのディザリング部は、ｎ ｂｉｔのディザリング部で構成され、データ駆動集積回路のラッチ部およびデジタルアナログコンバータは、それぞれｎ ｂｉｔのラッチ部およびｎ ｂｉｔのデジタルアナログコンバータで構成され得る。

以上、添付の図面を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を外れない範囲内で多様に変形実施され得る。従って、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、限定的ではないものと理解すべきである。本発明の保護範囲は、下記の請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

Claims (14)

1. 複数のサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データのｍ ｂｉｔのデータ値の傾向を分析して、ｍ ｂｉｔのデータ値に対して固定で設定される固定データ値を決定するように構成されたビット選択部；
   前記ビット選択部により固定された前記固定データ値と、前記ビット選択部により固定される前の前記入力映像データの前記ｍ ｂｉｔのデータ値との誤差を算出するように構成された誤差算出部；および
   ｍ ｂｉｔの前記固定データ値を制御パケット内に挿入して出力するとともに、前記誤差が補正されるようにディザリングされたｎ ｂｉｔの出力映像データを出力することで、ｎ＋ｍ ｂｉｔの色深度を具現した表示を可能とさせるように構成されたディザリング部を含む、タイミングコントローラ。
2. 前記ビット選択部は、前記複数のサブ画素のうち第ｋ番目のロー（ｒｏｗ）に配列されたｋローサブ画素に対する入力映像データの最下位のｍ ｂｉｔのデータ値を前記固定データ値に固定するように構成された、請求項１に記載のタイミングコントローラ。
3. 前記第ｋ番目のローに配列された前記ｋローサブ画素に対する入力映像データを格納するように構成されたメモリ部をさらに含み、
   前記ビット選択部は、前記メモリ部に格納された前記ｋローサブ画素に対する入力映像データの前記ｍ ｂｉｔのデータ値の最頻値、中間値または平均値を前記ｋローサブ画素に対する前記固定データ値に決定するように構成された、請求項２に記載のタイミングコントローラ。
4. 前記ビット選択部は、前記ｋローサブ画素に対する入力映像データのｍ ｂｉｔのデータ値との誤差が最小となる誤差最小値を前記ｋローサブ画素に対する前記固定データ値に決定するように構成された、請求項３に記載のタイミングコントローラ。
5. 前記ビット選択部は、前記第ｋ番目のローに配列されたｋローサブ画素の中から選択された特定サブ画素に対する入力映像データのｍ ｂｉｔのデータ値に基づいて、前記ｋローサブ画素に対する前記固定データ値を決定するように構成された、請求項２に記載のタイミングコントローラ。
6. 前記ビット選択部は、前記第ｋ番目のローに配列されたｋローサブ画素に対する入力映像データのｍ ｂｉｔのデータ値に基づいて、第ｋ＋１番目のローに配列されたｋ＋１ローサブ画素に対する前記固定データ値を決定するように構成された、請求項２に記載のタイミングコントローラ。
7. 前記ビット選択部は、第ｋ番目のローに配列されたｋローサブ画素に対する入力映像データのｍ ｂｉｔのデータ値に基づいて、前記ｋローサブ画素に対する前記固定データ値を決定し、第ｋ＋１番目のローに配列されたｋ＋１ローサブ画素に対する前記固定データ値は、前記ｋローサブ画素に対する前記固定データ値をローリング（ｒｏｌｌｉｎｇ）して決定するように構成された、請求項２に記載のタイミングコントローラ。
8. 前記誤差算出部は、前記ビット選択部により固定される前の前記入力映像データのｍ ｂｉｔのデータ値と、前記ビット選択部により固定された前記固定データ値との差値を前記誤差に算出するように構成された、請求項１に記載のタイミングコントローラ。
9. 前記ディザリング部は、前記誤差が負（ｎｅｇａｔｉｖｅ）の値を有する場合、前記誤差が正（ｐｏｓｉｔｉｖｅ）の値を有するように、前記ｎ ｂｉｔの出力映像データを補正するように構成された、請求項８に記載のタイミングコントローラ。
10. 複数のサブ画素を含む表示パネル；
    前記複数のサブ画素と連結されたデータ駆動集積回路；および
    前記データ駆動集積回路に出力映像データを伝送するように構成されたタイミングコントローラを含み、
    前記タイミングコントローラは、
    前記複数のサブ画素に対するｎ＋ｍ ｂｉｔの入力映像データのｍ ｂｉｔのデータ値の傾向を分析して、ｍ ｂｉｔのデータ値に対して固定で設定される固定データ値を決定するように構成されたビット選択部；
    前記ビット選択部により固定された前記固定データ値と、前記ビット選択部により固定される前の前記入力映像データの前記ｍ ｂｉｔのデータ値とを互いに比較して誤差を算出するように構成された誤差算出部；および
    ｍ ｂｉｔの前記固定データ値を制御パケット内に挿入して出力するとともに、算出された誤差が補償されるようにディザリングされたｎ ｂｉｔの前記出力映像データを生成して出力することで、ｎ＋ｍ ｂｉｔの色深度を具現した表示を可能とさせるように構成されたディザリング部を含み、
    前記データ駆動集積回路は、
    ｎ ｂｉｔの前記出力映像データを格納するラッチ部；
    前記出力映像データをアナログ電圧に転換するように構成されたデジタルアナログコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇｕｅ Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）；および
    前記ビット選択部により固定されたｍ ｂｉｔの前記固定データ値をアナログ電圧に転換して前記複数のサブ画素それぞれに伝達するように構成された固定電圧出力部を含む、表示装置。
11. 前記入力映像データは、ｎ＋ｍ ｂｉｔで構成され、
    前記出力映像データは、ｎ ｂｉｔで構成され、
    前記ビット選択部は、前記入力映像データの最下位のｍ ｂｉｔのデータ値を前記固定データ値に固定するように構成され、
    前記固定電圧出力部は、前記入力映像データの最下位のｍ ｂｉｔに対応する前記固定データ値をアナログ電圧に転換するように構成されたｍ ｂｉｔの抵抗ストリング（Ｒ−ｓｔｒｉｎｇ）を含む、請求項１０に記載の表示装置。
12. 前記タイミングコントローラは、前記複数のサブ画素のうち第ｋ番目のロー（ｒｏｗ）に配列されたｋローサブ画素に対する入力映像データを格納するように構成されたメモリ部をさらに含み、
    前記タイミングコントローラの前記ビット選択部は、前記ｋローサブ画素に対する入力映像データの最下位のｍ ｂｉｔのデータ値の最頻値、平均値または中間値を前記ｋローサブ画素に対する前記固定データ値に決定するように構成された、請求項１１に記載の表示装置。
13. 前記タイミングコントローラは、前記複数のサブ画素のうち第ｋ番目のローに配列されたｋローサブ画素から選択された特定サブ画素に対する入力映像データの最下位のｍ ｂｉｔのデータ値の最頻値、平均値または中間値を前記ｋローサブ画素に対する前記固定データ値に決定するように構成された、請求項１１に記載の表示装置。
14. 前記タイミングコントローラの前記ディザリング部は、ｎ ｂｉｔのディザリング部で構成され、
    前記データ駆動集積回路の前記ラッチ部および前記デジタルアナログコンバータは、それぞれｎ ｂｉｔのラッチ部およびｎ ｂｉｔのデジタルアナログコンバータで構成された、請求項１１に記載の表示装置。

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