JP3893844B2 - 走査回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、液晶表示装置等の電気光学装置の駆動回路に用いて好適な走査回路および走査信号生成方法に関する。
【0002】
【従来の技術】
例えば、アクティブマトリックス液晶パネルの駆動回路においては、パネルの走査線(行線)を順次走査する走査回路が設けられる。
【0003】
図6は従来のこの種の走査回路(シフトレジスタ)の構成を示す回路図であり、この図において、符号11,22,31,・・・は正論理クロックパルスφ(図8(ロ)参照)によって駆動されるクロックドインバータである。図7(a)はクロックドインバータのシンボルを示す図、(b)はクロックドインバータの構成を示す回路図である。この図に示すように、クロックドインバータは2個のpチャンネルTFT(薄膜トランジスタ)と2個のnチャンネルTFTから構成され、クロックパルスφが”1”の時入力信号を反転して出力し、クロックパルスφが”0”の時は出力がハイインピーダンス状態となる。
【0004】
図6において、12,21,32,・・・は正論理クロックパルスを反転した負論理クロックパルスφ*(図8(ハ)参照)によって駆動されるクロックドインバータ、13,23,33,・・・は通常のインバータである。また、101,102,103,・・・はナンド回路、201,202,203,・・・は通常のインバータである。
【0005】
また、上記の構成において、クロックドインバータ12とインバータ13は保持回路14を構成しており、クロックドインバータ11の出力を記憶保持する。同様に、クロックドインバータ22とインバータ23、クロックドインバータ32とインバータ33、・・・も各々保持回路24,34,・・・を構成している。
【0006】
図8は上述した走査回路の動作を説明するためのタイミングチャートである。いま、同図(イ)に示す信号SPが走査回路の入力端子1へ印加されると、次のクロックパルスφの立ち上がり時刻t1において、信号SPの”1”信号が反転され、”0”信号がクロックドインバータ11から出力される(信号A;図8(ニ))。これにより、インバータ13の出力信号A*が”1”に立ち上がる(図8(ホ))。次に、時刻t3において、クロックパルスφが再び立ち上がると、信号SPの”0”信号が反転され、信号Aとして”1”信号がクロックドインバータ11から出力される。これにより、信号A*が”0”となり、以後、信号SPが再び立ち上がるまで、この状態が保持回路14によって保持される。
【0007】
上記と同様の動作が保持回路24,34,・・・によっても行われる。すなわち、図8の時刻t2においてクロックパルスφ*が立ち上がると、信号A*の”1”信号が反転され、”0”信号がクロックドインバータ21から出力される(信号B;図8(ヘ))。これにより、インバータ23の出力信号B*が”1”に立ち上がる(図8(ト))。次に、時刻t4において、クロックパルスφ*が再び立ち上がると、信号A*の”0”信号が反転され、信号Bとして”1”信号がクロックドインバータ21から出力される。これにより、信号B*が”0”となり、以後、信号A*が再び立ち上がるまで、この状態が保持回路14によって保持される。保持回路34の動作も同様であり、クロックドインバータ31の出力信号C、インバータ33の出力信号C*は各々図8(チ)、(リ)に示す通りとなる。
【0008】
そして、上述した信号A*,B*,C*の波形から明らかなように、インバータ201,202,203の各出力である走査信号S1,S2,S3は各々同図(ヌ)、(ル)、(オ)に示す通りとなる。
【0009】
【発明が解決しようとする課題】
ところで、上述した従来の走査回路は、クロックパルスφとクロックパルスφ*の僅かな位相差が原因で誤動作が発生する場合がある。すなわち、クロックパルスφを反転回路によって反転してクロックパルスφ*を形成した場合、図9(ロ)、(ハ)に示すように、反転回路による遅延に基づく位相差Tdが発生する。なお、図9は信号の立ち上がり、立ち下がりを誇張して書いてある。また、同図において、破線はクロックドインバータ(図7)を構成するpチャンネルTFTのスレショルドレベルp-chVthおよびnチャンネルTFTのスレショルドレベルn-chVthを示す。
【0010】
以下、上記位相差に基づく誤動作の発生過程を図9を参照して説明する。
【0011】
まず、信号SP(図8(イ)、図9(イ))が立ち上がった後のクロックパルスφの立ち上がり時点において、クロックドインバータ11,22,31,・・・はインバータ動作を行っているが、クロックドインバータ12,21,32,・・・は停止している。入力端子1(図6)に入力された信号SPの”1”の信号はクロックドインバータ11およびインバータ14で2度反転されて信号A*が”1”信号となる。2段目の保持回路24以降ではクロックドインバータ21が信号を遮断するために信号SPや前段の保持回路の出力の影響を受けず、初期状態が維持されている。
【0012】
しかし、この期間で2段目の保持回路24におけるクロックパルスφ*の入力ずれについて着目すると、nチャンネルTFTのみがオンしている期間が存在していることが分かる。すなわち、クロックパルスφ*の電位レベルの切り替え点(図9(ヘ)における時刻ta)において、まずpチャンネルTFTがオフ状態になり、nチャンネルTFTのみのオン状態となる。このときのクロックパルスφ、φ*間の位相差やnチャンネルTFTのオン電流の程度によって、インバータ13の出力電流が貫通電流となってインバータ21,23,31,33,・・・を伝送され、信号A*(図9(ホ))が”0”から”1”に切り替わる点で、図9(チ)に示すように、クロックドインバータ21の出力信号Bが”1”から”0”へと切り替わってしまう。正常駆動の場合は、この点ではクロックドインバータ21が遮断される為に信号Bのレベルは変化しない。
【0013】
この様に、1段目の保持回路14の出力と2段目の保持回路24の出力がほぼ同じタイミングで立ち上がるという誤動作が発生し、また、3段目以降においても同様の誤動作が発生すると、図8(ヘ)乃至(リ)に破線によって示すように、パルスの立ち上がりタイミングが正常なタイミングよりも早くなる一方、パルスの立ち下がりタイミングは正常という幅広パルスが出力さる。これにより走査信号S1,S2,・・・のパルス幅が規定の幅と全く異なってしまう状態が発生する。
【0014】
この発明は、このような事情を考慮してなされたもので、その目的は、走査信号のパルス幅が変わる誤動作を防止することができる走査回路および走査信号生成方法を提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するために、この発明は、直列接続された複数の保持手段を有し、正論理クロックパルス及び前記正論理クロックパルスを反転した負論理クロックパルスによって前記保持手段内のデータを順次シフトする走査回路において、前記各保持手段は、前記正論理クロックパルスによって能動状態とされる第1のクロックドインバータと、前記負論理クロックパルスによって能動状態とされる第2のクロックドインバータと、前記第1のクロックドインバータ及び前記第2のクロックドインバータの出力と所定の制御信号との論理演算を行う論理手段と、からなり、前記正論理クロックパルス及び負論理クロックパルス間における正負論理が成り立たない期間において強制的に前記各保持手段を定常状態にすることを特徴とする。
【0016】
このような構成によれば、誤動作が発生する虞れのある期間において強制的に各保持回路を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【0021】
また、上記発明において、論理手段はナンド回路またはノア回路であることが好ましい。これにより、簡単な構成によって保持手段を定常状態にすることができる。
【0022】
また、この発明は、正論理クロックパルスによって能動状態とされる第1のクロックドインバータと、前記第1のクロックドインバータの出力端に第1入力端が接続された第1のノア回路と、前記第1のノア回路の出力端に入力端が接続され、出力端が前記第1のノア回路の第1入力端に接続され、前記正論理クロックパルスを反転した負論理クロックパルスによって能動状態とされる第2のクロックドインバータとから構成された第1の保持手段と、
前記負論理クロックパルスよって能動状態とされる第3のクロックドインバータと、前記第3のクロックドインバータの出力端に第1入力端が接続された第1のナンド回路と、前記第1のナンド回路の出力端に入力端が接続され、その出力端が前記第1のナンド回路の第1入力端に接続され、前記正論理クロックパルスによって能動状態とされる第4のクロックドインバータとから構成された第2の保持手段とを交互にシリーズ接続し、
前記第1の保持手段のノア回路の第2入力端へ、前記正論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第1のパルス発生手段を設けると共に、前記第2の保持手段のアンド回路の第2入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第2のパルス発生手段を設け、互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路である。
【0023】
また、この発明は、負論理クロックパルスを反転した正論理クロックパルスによって能動状態とされる第1のクロックドインバータと、前記第1のクロックドインバータの出力端に第1入力端が接続された第1のナンド回路と、前記第1のナンド回路の出力端に入力端が接続され、出力端が前記第1のナンド回路の第1入力端に接続され、前記負論理クロックパルスによって能動状態とされる第2のクロックドインバータとから構成された第1の保持手段と、
前記負論理クロックパルスよって能動状態とされる第3のクロックドインバータと、前記第3のクロックドインバータの出力端に第1入力端が接続された第1のノア回路と、前記第1のノア回路の出力端に入力端が接続され、出力端が前記第1のノア路の第1入力端に接続され、前記正論理クロックパルスによって能動状態とされる第4のクロックドインバータとから構成された第2の保持手段とを交互にシリーズ接続し、
前記第1の保持手段のナンド回路の第2入力端へ、前記負論理クロックパルスの立ち下がりにおいて短時間パルス信号を印加する第1のパルス発生手段を設けると共に、前記第2の保持手段のノア回路の第2入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第2のパルス発生手段を設け、互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路である。
【0024】
このような構成によれば、誤動作が発生する虞れのある期間において強制的に各保持手段を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【0025】
また、この発明は、直列接続された複数の保持手段を有し、正論理クロックパルス及び前記正論理クロックパルスを反転した負論理クロックパルスによって前記保持手段内のデータを順次シフトすることによって走査信号を生成する走査信号生成方法において、前記各保持手段を構成する第1のクロックドインバータ及び第2のクロックドインバータの出力と所定の制御信号との論理演算を行う過程と、前記正論理クロックパルス及び負論理クロックパルス間における正負論理が成り立たない期間において強制的に前記各保持手段を定常状態にする過程と、を有することを特徴とする走査信号生成方法である。
【0026】
上記の方法によれば、誤動作が発生する虞れのある期間において強制的に各保持回路を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【0028】
【発明の実施の形態】
以下、図面を参照しこの発明の実施の形態を説明する。図1はこの発明の第1の実施形態による走査回路の構成を示す回路図、図2は同走査回路を適用した液晶表示装置の構成を示すブロック図である。
【0029】
図2において、301はアクティブマトリクス駆動による画素マトリクス(液晶パネル)、302は走査線、303はデータ線、304は薄膜トランジスタ、305は液晶、306は蓄積容量である。310は走査線302を順次走査するYシフトレジスタ、320はデータ線303へ画像データ(R,G,B)を出力するか否かをオン/オフ制御するアナログスイッチ回路、330はアナログスイッチ回路320の各アナログスイッチを順次駆動するXシフトレジスタである。
【0030】
次に、上記Yシフトレジスタ310、Xシフトレジスタ330の構成を図1および図3を用いて説明する。
【0031】
図1において、符号φは図示しないパルス発生回路によって生成されるクロックパルス(正論理クロックパルス;図3(ロ)参照)、2はインバータ、φ*はクロックパルスφをインバータ2によって反転して得られたクロックパルス(負論理クロックパルス;図3(ハ)参照)である。クロックパルスφ*は、インバータ2による遅延があるため、図3に示すように、クロックパルスφを反転し、かつ、時間Td遅延した波形となる。
【0032】
符号1はスタートパルスSP(図3(イ)参照)が印加される端子である。スタートパルスSPは、図2の走査線302またはデータ線303の走査開始時点において端子1へ印加されるパルス信号であり、図3に示すように、その幅がクロックパルスφのパルス幅より大きくクロックパルスφの2倍のパルス幅より僅かに小さくなっている。
【0033】
5はパルス信号PWM1が印加される端子、6はパルス信号PWM2が印加される端子である。パルス信号PWM1は図3(ニ)に示すように、クロックパルスφの立ち上がりとほぼ同時、あるいは若干遅延して立ち上がり、一定時間後に立ち下がるパルス信号であり、そのパルス幅は、前述した遅延時間Tdと同じまたは僅かに大となっている。また、パルス信号PWM2は、図3(ホ)に示すように、クロックパルスφの立ち下がりとほぼ同時、あるいは若干遅延して立ち下がり、一定時間後に立ち上がるパルス信号であり、そのパルス幅は、上述したパルス信号PWM1のパルス幅と同じである。
【0034】
11はクロックドインバータであり、上述した端子1のスタートパルスSPががその入力端に印加される。このクロックドインバータ11は、前述したクロックパルスφが”1”の時能動状態となり、スタートパルスSPを反転して出力し、クロックパルスφが”0”の時その出力がハイインピーダンス状態となる(図7参照)。このクロックドインバータ11の出力はクロックドインバータ12の出力端およびノア回路15の第1入力端へ印加される。
【0035】
クロックドインバータ12は前述したクロックパルスφ*が”1”の時能動状態となり、その入力端に得られる信号を反転して出力し、クロックパルスφ*が”0”の時その出力がハイインピーダンス状態となる。ノア回路15はクロックドインバータ11の出力と、端子5に得られるパルス信号PWM1のノア論理をとる回路であり、その出力はクロックドインバータ12およびクロックドインバータ21の各入力端およびナンド回路101の入力端へ印加される。
【0036】
ここで、クロックドインバータ11,12とノア回路15によって保持回路16が構成されている。
【0037】
クロックドインバータ21はクロックパルスφ*によって能動状態/ハイインピーダンス状態が制御されるインバータであり、その出力はクロックドインバータ22の出力端およびナンド回路25の第1入力端へ印加される。ナンド回路25は、クロックドインバータ21の出力と、端子6に得られるパルス信号PWM2のナンド論理をとる回路であり、その出力はクロックドインバータ22およびクロックドインバータ31の各入力端およびナンド回路101、102の入力端へ印加される。
【0038】
ここで、クロックドインバータ21,22とナンド回路25によって保持回路26が構成されている。
【0039】
符号36は上述した保持回路16と同一構成による保持回路、46は上述した保持回路26と同一構成による保持回路、56は保持回路16と同一構成による保持回路である。このように、図1に示す走査回路は、保持回路16と同一構成による複数の保持回路と、保持回路26と同一構成による複数の保持回路が交互にシリーズ接続されて構成されている。
【0040】
そして、保持回路16および保持回路26の各出力のナンド論理がナンド回路101によってとられ、ナンド回路101の出力がインバータ201によって反転されて走査信号S1として出力され、保持回路26および保持回路36の各出力のナンド論理がナンド回路102によってとられ、ナンド回路102の出力がインバータ202によって反転されて走査信号S2として出力され、以下、同様の構成となっている。すなわち、シリーズ接続された保持回路16,26,36,・・・の互いに隣り合う保持回路の出力のナンド論理をナンド回路101,102,103,・・・によってとり、さらに、各ナンド回路101,102,103,・・・の各出力を各々インバータ201,202,203,・・・によって反転して走査信号S1,S2,S3,・・・を得ている。
【0041】
次に、図1に示す回路の動作を図3に示すタイミングチャートを参照して説明する。
【0042】
まず、初期状態において、各保持回路16,26,36,・・・の出力はいずれも”0”状態にある。そして、スタートパルスSP(図3(イ))が立ち上がり、その直後の時刻t1にクロックパルスφ(図3(ロ))が立ち上がると、クロックドインバータ11の出力信号Aが”0”に立ち下がる。この時点でパルス信号PWM1(図3(ニ))が”1”信号に立ち上がり、したがって、ノア回路15の出力信号P1は信号Aのレベルに拘わらず”0”となる。そして、時刻t2において、パルス信号PWM1が”0”に立ち下がると、この時ノア回路15の第1入力端の信号Aが”0”であることから、ノア回路15の出力信号P1が”1”に立ち上がる。この時刻t2において、クロックパルスφ*は既に”0”となっており、したがって、クロックドインバータ21はハイインピーダンス状態にあり、ノア回路15の出力”1”が次段へ伝達されることはない。
【0043】
このように、図1に示す回路は、スタートパルスSPが端子1に印加され、次いで、クロックパルスφが立ち上がった時、従来の回路のように、このクロックパルスφの立ち上がり時点でスタートパルスの”1”信号が即刻保持回路16に読み込まれることはなく、パルス信号PWM1のパルス幅だけ遅れて保持回路16に読み込まれる。この遅れにより、保持回路16に読み込まれたデータが、読み込まれると同時に保持回路26,36,・・・へ伝達されてしまうことを防ぐことができる。
【0044】
次に、時刻t3においてクロックパルスφが立ち下がり、同時にパルス信号PWM2が立ち下がると、ナンド回路25の出力P2(図3(ト))が”1”信号に立ち上がる。次いで、時刻t4において、クロックパルスφ*が立ち上がると、クロックドインバータ21の出力が信号P1を反転した”0”信号となり、したがって、以後、パルス信号PWM2が”1”に戻った後もナンド回路25の出力信号P2が”1”信号を維持する。
【0045】
次に、時刻t5においてクロックパルスφが再び立ち上がると、この時、既にスタートパルスSPが”0”であることから、クロックドインバータ11の出力が”1”に立ち上がる。これにより、ノア回路15の出力信号P1が”0”に戻る。また、時刻t5において、クロックパルスφが”1”に立ち上がると、クロックドインバータ31が能動状態となり、信号P2の”1”信号を反転し、”0”信号を出力する。しかし、この時、同時にパルス信号PWM1が”1”信号に立ち上がり、したがって、ノア回路35の出力P3は”0”信号を維持する。そして、時刻t6において、パルス信号PWM1が”0”信号に立ち下がると、ノア回路35の両入力端の信号が”0”となり、したがって、ノア回路35の出力信号P3が”1”となる。
【0046】
このようにして、保持回路16,26,36,・・・の各出力信号P1,P2,P3,・・・が順次”1”信号に立ち上がり、次いで、”0”信号に立ち下がる。これにより、ナンド回路101,102,103,・・・の出力が図3(ヌ)〜(オ)に示すように順次立ち下がるパルス信号となる。
【0047】
上述したように、図1の回路は、誤動作が発生するタイミングにおいて正常駆動信号を強制的に出力する手段を設け、誤動作が発生したとしても、見かけ上は正常動作することを特徴としている。図1では、一例としてノア回路15,35,・・・およびナンド回路25,45,・・・を組み込んでいる。クロック信号の位相差Tdによって誤動作が発生したとしても、ナンド回路25,45,・・・あるいはノア回路15,35,・・・を経る間に、それに入力するパルス信号PWM1,PWM2によって強制的に正常動作時の出力信号に変換し、各出力信号P1,P2,・・・が見かけ上正常動作する。
【0048】
これによって、クロックパルスφ,φ*間の位相差による誤動作だけでなく、パルス信号PWM1,PWM2の調整により、nチャンネルおよびpチャンネルのオン電流のバラツキやスレショルドレベルVthのシフト量によって起こる誤動作に対する正常動作マージンを飛躍的に広くすることが可能となる。
【0049】
次に、この発明の第2の実施形態について、図4、図5を参照して説明する。
【0050】
図4は同実施形態の構成を示す回路図である。この図において、符号φ*は図示しないパルス発生回路によって生成されるクロックパルス(負論理クロックパルス;図3(ハ)参照)、3はインバータ、φはクロックパルスφ*をインバータ2によって反転して得られたクロックパルス(正論理クロックパルス;図5(ロ)参照)である。クロックパルスφは、インバータ3による遅延があるため、図5に示すように、クロックパルスφ*を反転し、かつ、時間Td遅延した波形となる。
【0051】
次に、符号1はスタートパルスSP(図5(イ)参照)が印加される端子、5はパルス信号PWM3が印加される端子、6はパルス信号PWM4が印加される端子である。パルス信号PWM3は図5(ニ)に示すように、クロックパルスφ*の立ち上がりとほぼ同時、あるいは若干遅延して立ち下がり、一定時間後に立ち上がるパルス信号であり、そのパルス幅は、前述した遅延時間Tdと同じまたは僅かに大となっている。また、パルス信号PWM4は、図5(ホ)に示すように、クロックパルスφ*の立ち上がりとほぼ同時、あるいは若干遅延して立ち上がり、一定時間後に立ち下がるパルス信号であり、そのパルス幅は、上述したパルス信号PWM3のパルス幅と同じである。
【0052】
11はクロックドインバータであり、このクロックドインバータ11の出力はクロックドインバータ12の出力端およびナンド回路17の第1入力端へ印加される。ナンド回路17はクロックドインバータ11の出力と、端子5に得られるパルス信号PWM3のナンド論理をとる回路であり、その出力はクロックドインバータ12およびクロックドインバータ21の各入力端およびナンド回路101の入力端へ印加される。そして、クロックドインバータ11,12とナンド回路17によって保持回路18が構成されている。
【0053】
クロックドインバータ21はクロックパルスφ*によって能動状態/ハイインピーダンス状態が制御されるインバータであり、その出力はクロックドインバータ22の出力端およびノア回路27の第1入力端へ印加される。ノア回路27は、クロックドインバータ21の出力と、端子6に得られるパルス信号PWM4のノア論理をとる回路であり、その出力はクロックドインバータ22およびクロックドインバータ31の各入力端およびナンド回路101、102の入力端へ印加される。そして、クロックドインバータ21,22とノア回路27によって保持回路28が構成されている。
【0054】
符号38は上述した保持回路18と同一構成による保持回路、48は上述した保持回路28と同一構成による保持回路、58は保持回路18と同一構成による保持回路である。このように、図4に示す走査回路は、保持回路18と同一構成による複数の保持回路と、保持回路28と同一構成による複数の保持回路が交互にシリーズ接続されて構成されている。
【0055】
そして、保持回路18および保持回路28の各出力のナンド論理がナンド回路101によってとられ、ナンド回路101の出力がインバータ201によって反転されて走査信号S1として出力され、保持回路28および保持回路38の各出力のナンド論理がナンド回路102によってとられ、ナンド回路102の出力がインバータ202によって反転されて走査信号S2として出力され、以下、同様の構成となっている。すなわち、シリーズ接続された保持回路18,28,38,・・・の互いに隣り合う保持回路の出力のナンド論理をナンド回路101,102,103,・・・によってとり、さらに、各ナンド回路101,102,103,・・・の各出力を各々インバータ201,202,203,・・・によって反転して走査信号S1,S2,S3,・・・を得ている。
【0056】
次に、図4に示す回路の動作を図5に示すタイミングチャートを参照して説明する。
【0057】
まず、スタートパルスSP(図5(イ))が立ち上がり、その直後の時刻t1において、クロックパルスφ*(図5(ハ))が立ち下がり、同時に、パルス信号PWM3が立ち下がると、ナンド回路17の出力信号P1が”1”信号に立ち上がる(図5(ヘ)参照)。なお、この時点で同時にクロックドインバータ21はハイインピーダンス状態となり、したがって、信号P1の”1”が次段以降に伝達されることはない。次に、時刻t2において、クロックパルスφが”1”信号に立ち上がると、クロックドインバータ11がスタートパルスSPの”1”信号を反転して”0”信号をナンド回路17の第1入力端へ出力する。これにより、パルス信号PWM3が”1”信号に戻った後もナンド回路17の出力信号P1が”1”信号を維持する。
【0058】
次に、時刻t3において、クロックパルスφ*が”1”信号に立ち上がると、クロックドインバータ21が能動状態となり、信号P1の”1”信号を反転し、”0”信号をノア回路27の第1入力端へ出力する。一方、この時刻t3において、パルス信号PWM4が”1”信号に立ち上がり、この”1”信号がノア回路27の第2入力端へ供給される。これにより、ノア回路27の出力信号P2が”0”信号を続ける。
【0059】
次に、時刻t4において、パルス信号PWM4が”0”信号に立ち下がると、ノア回路27の両入力端が”0”となることから、その出力信号P2が”1”信号となる(図5(ト))。この時、クロックパルスφは既に”0”信号の状態にあり、したがって、クロックドインバータ31がハイインピーダンスの状態にあり、信号p2の”1”信号が次段以降に伝わることはない。
【0060】
次に、時刻t5において、クロックパルスφ*が立ち下がり、同時に、パルス信号PWM3が立ち下がると、ナンド回路37の出力信号P3が”1”信号に立ち上がる(図5(チ)参照)。なお、この時点で同時にクロックドインバータ41はハイインピーダンス状態となり、したがって、信号P2の”1”が次段以降に伝達されることはない。
【0061】
次に、時刻t6において、クロックパルスφが”1”信号に立ち上がると、クロックドインバータ31が信号P2の”1”信号を反転して”0”信号をナンド回路37の第1入力端へ出力する。これにより、パルス信号PWM3が”1”信号に戻った後もナンド回路17の出力信号P3が”1”信号を維持する。また、時刻t6において、クロックパルスφが”1”信号に立ち上がると、クロックドインバータ11が端子1の”0”信号を反転し、”1”信号をナンド回路17の第1入力端へ出力する。この時、パルス信号PWM3も”1”信号へ戻りこの結果、ナンド回路17の出力信号P1が”0”信号に戻る。
【0062】
以下、同様の処理が繰り返され、これにより、保持回路18,28,38,・・・の各出力信号P1,P2,P3,・・・が順次”1”信号に立ち上がり、次いで、”0”信号に立ち下がる。これにより、ナンド回路101,102,103,・・・の出力が図3(ヌ)〜(オ)に示すように順次立ち下がるパルス信号となる。
【0063】
上記の走査回路においては、パルス信号PWM3,PWM4のパルス幅をクロックパルスφ、φ*間の位相差による誤動作を見かけ上正常動作にするマージンを見積もることができる。したがって、パルス幅が広ければ、クロックパルスφ、φ*間の位相差等に対する正常動作マージンが広がる。上述した回路では、出力される走査信号S1,S2,S3,・・・が重ならないように、さらに整える目的で出力制御回路を設けた方が望ましい。また、電力消費を少なくする観点から、信号伝送に不必要な部分の駆動を制限する目的でクロックパルスφ、φ*あるいはパルス信号PWM3,PWM4を遮断する回路を設ける方が望ましい。
【0064】
なお、本発明は、上記実施形態に限るものではなく、本発明の要旨を変えない範囲で上記実施形態を適宜変更することが可能である。
【0065】
次に、上述した操作回路を適用した液晶表示装置の応用例について説明する。図10は、上記液晶表示装置を反射型液晶装置として構成し、電子機器に適用した一例であり、反射型液晶装置を光変調装置として用いたプロジェクタ(投射型表示装置)の要部を平面的に見た概略構成図である。この図10は、光学要素130の中心を通るXZ平面における断面図である。
【0066】
本例のプロジェクタは、システム光軸Lに沿って配置した光源部110、インテグレータレンズ120、偏光変換素子130から概略構成される偏光照明装置100、偏光照明装置100から出射されたS偏光光束をS偏光光束反射面201により反射させる偏光ビームスプリッタ200、偏光ビームスプリッタ200のS偏光反射面201から反射された光のうち、青色光(B)の成分を分離するダイクロイックミラー412、分離された青色光(B)を青色光を変調する反射型液晶光変調装置300B、青色光が分離された後の光束のうち赤色光(R)の成分を反射させて分離するダイクロイックミラー413、分離された赤色光(R)を変調する反射型液晶光変調装置300R、ダイクロイックミラー413を透過する残りの緑色光(G)を変調する反射型液晶光変調装置300G、3つの反射型液晶光変調装置300R、300G、300Bにて変調された光をダイクロイックミラー412,413,偏光ビームスプリッタ200にて合成し、この合成光をスクリーン600に投射する投射レンズからなる投射光学系500から構成されている。
【0067】
上記3つの反射型液晶光変調装置300R、300G、300Bには、それぞれ反射型液晶装置が用いられている。
【0068】
上記の構成において、光源部110から出射されたランダムな偏光光束は、インテグレータレンズ120により複数の中間光束に分割された後、第2のインテグレータレンズを光入射側に有する偏光変換素子130により偏光方向がほぼ揃った一種類の偏光光束(S偏光光束)に変換されてから偏光ビームスプリッタ200に至るようになっている。偏光変換素子130から出射されたS偏光光束は、偏光ビームスプリッタ200のS偏光光束反射面201によって反射され、反射された光束のうち、青色光(B)の光束がダイクロイックミラー412の青色光反射層にて反射され、反射型液晶光変調装置300Bによって変調される。
【0069】
また、ダイクロイックミラー411の青色光反射層を透過した光束のうち、赤色光(R)の光束はダイクロイックミラー413の赤色光反射層にて反射され、反射型液晶光変調装置300Rによって変調される。一方、ダイクロイックミラー413の赤色光反射層を透過した緑色光(G)の光束は反射型液晶光変調装置300Gによって変調される。このようにして、それぞれの反射型液晶光変調装置300R、300G、300Bによって色光の変調がなされる。
【0070】
反射型液晶光変調装置300R、300G、300Bの画素から反射された色光のうち、S偏光成分はS偏光を反射する偏光ビームスプリッタ200を透過せず、一方、P偏光成分は透過する。この偏光ビームスプリッタ200を透過した光により画像が形成される。
【0071】
反射型液晶装置は、半導体技術を利用して画素が形成されるので画素数を多く形成でき、且つパネルサイズも小さくできるので、高精細な画像を投射できると共に、プロジェクタを小型化することができる。
【0072】
また、上記反射型液晶装置は、各画素電極に印加された電圧が充分に保持されるとともに、画素電極の反射率が非常に高いため鮮明な映像が得られる。
【0073】
図11は、それぞれこの発明による操作回路を用いた液晶表示装置の他の応用例を示す外観図である。なお、これらの電子機器では、偏光ビームスプリッタと共に用いられる光変調装置としてではなく、直視型の反射型液晶装置として使用されるため、反射電極は完全な鏡面である必要はなく、視野角を広げるためには、むしろ適当な凸凹を付けた方が望ましいが、それ以外の構成要件は、光変調装置の場合と基本的に同じである。
【0074】
図11(a)は携帯電話を示す斜視図である。1000は携帯電話本体を示し、そのうちの1001は本発明の反射型液晶装置を用いた液晶表示部である。
【0075】
図11(b)は、腕時計型電子機器を示す図である。1100は時計本体を示す斜視図である。1101は本発明の反射型液晶パネルを用いた液晶表示部である。この液晶パネルは、従来の時計表示部に比べて高精細の画素を有するので、テレビ画像表示も可能とすることができ、腕時計型テレビを実現できる。
【0076】
図11(c)は、ワープロ、パソコン等の携帯型情報処理装置を示す図である。1200は情報処理装置を示し、1202はキーボード等の入力部、1206は本発明の反射型液晶装置を用いた表示部、1204は情報処理装置本体を示す。各々の電子機器は電池により駆動される電子機器であるので、光源ランプを持たない反射型液晶パネルを使えば、電池寿命を延ばすことが出来る。また、本発明のように、周辺回路をパネル基板に内蔵できるので、部品点数が大幅に減り、より軽量化・小型化できる。
【0077】
【発明の効果】
以上説明したように、この発明によれば、誤動作が発生する虞れのある期間において強制的に各保持回路を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【図面の簡単な説明】
【図1】 この発明の第1の実施形態の構成を示す回路図である。
【図2】 この発明の実施形態による走査回路を適用した液晶表示装置の構成を示すブロック図である。
【図3】 図1に示す実施形態の動作を説明するためのタイミングチャートである。
【図4】 この発明の第2の実施形態の構成を示す回路図である。
【図5】 図4に示す実施形態の動作を説明するためのタイミングチャートである。
【図6】 従来の走査回路の構成を示す回路図である。
【図7】 図5におけるクロックドインバータのシンボルおよび回路構成を示す図である。
【図8】 図5に示す走査回路の動作を説明するためのタイミングチャートである。
【図9】 同走査回路の問題点を説明するためのタイミングチャートである。
【図10】 図2に示す液晶表示装置を用いたプロジェクタの構成を示す概略構成図である。
【図11】 図2に示す液晶表示装置の他の応用例を示す斜視図である。
【符号の説明】
11,12,21,22,31,32…クロックドインバータ
15,27,35…ノア回路
17,25,37…ナンド回路
16,26,36,18,28,38…保持回路
Claims (2)
- 正論理クロックパルスによって能動状態とされる第1のクロックドインバータと、前記第1のクロックドインバータの出力端に第1入力端が接続された第1のノア回路と、前記第1のノア回路の出力端に入力端が接続され、出力端が前記第1のノア回路の第1入力端に接続され、前記正論理クロックパルスを反転した負論理クロックパルスによって能動状態とされる第2のクロックドインバータとから構成された第1の保持手段と、
前記負論理クロックパルスよって能動状態とされる第3のクロックドインバータと、前記第3のクロックドインバータの出力端に第1入力端が接続された第1のナンド回路と、前記第1のナンド回路の出力端に入力端が接続され、その出力端が前記第1のナンド回路の第1入力端に接続され、前記正論理クロックパルスによって能動状態とされる第4のクロックドインバータとから構成された第2の保持手段と、
を交互にシリーズ接続し、
前記第1の保持手段のノア回路の第2入力端へ、前記正論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第1のパルス発生手段を設けると共に、前記第2の保持手段のアンド回路の第2入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第2のパルス発生手段を設け、
互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路。 - 負論理クロックパルスを反転した正論理クロックパルスによって能動状態とされる第1のクロックドインバータと、前記第1のクロックドインバータの出力端に第1入力端が接続された第1のナンド回路と、前記第1のナンド回路の出力端に入力端が接続され、出力端が前記第1のナンド回路の第1入力端に接続され、前記負論理クロックパルスによって能動状態とされる第2のクロックドインバータとから構成された第1の保持手段と、
前記負論理クロックパルスよって能動状態とされる第3のクロックドインバータと、前記第3のクロックドインバータの出力端に第1入力端が接続された第1のノア回路と、前記第1のノア回路の出力端に入力端が接続され、出力端が前記第1のノア路の第1入力端に接続され、前記正論理クロックパルスによって能動状態とされる第4のクロックドインバータとから構成された第2の保持手段と、
を交互にシリーズ接続し、
前記第1の保持手段のナンド回路の第2入力端へ、前記負論理クロックパルスの立ち下がりにおいて短時間パルス信号を印加する第1のパルス発生手段を設けると共に、前記第2の保持手段のノア回路の第2入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第2のパルス発生手段を設け、
互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路。
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