KR100756210B1 - 전기 회로 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

문턱값의 변화는 MOS 트랜지스터에 의해 아날로그 스위치를 구성하고 연속 또는 불연속으로 공통 신호인 클록을 만들어 클록에 동기된 신호를 형성함으로써 억제될 수 있다. 본 발명의 목적은 클록에 동기되는 회로에서 MOS 트랜지스터의 문턱값의 변화에 의해 클록에 동기된 신호의 변화를 감소시키는 것이다.
트랜지스터, 아날로그 스위치, 공통 신호, 클록 신호, 클록 백 신호, 플립-플롭

Description

전기 회로{Electric circuit}
도 1은 스위칭 소자(switching element)로서의 트랜지스터를 갖춘 종래의 구조를 도시하는 도면.
도 2는 스위칭 소자로서의 트랜지스터를 갖춘 본 발명의 구조를 도시하는 도면.
도 3은 AND를 이용하는 종래 회로의 예를 도시하는 도면.
도 4는 AND가 MOS 트랜지스터에 의해 구성되는 회로의 예를 도시하는 도면.
도 5는 입출력 신호들의 이상적인 타이밍 챠트를 도시하는 도면.
도 6은 문턱값의 변동을 갖는 MOS 트랜지스터의 정특성(static characteristic)을 도시하는 도면.
도 7은 전파 지연(propagation delay)을 갖는 입출력 신호들의 타이밍 챠트를 도시하는 도면.
도 8은 아날로그 신호를 이용함으로써 구성된 도 3과 동일한 기능을 갖는 회로의 예를 도시하는 도면.
도 9는 아날로그 스위치가 MOS 트랜지스터에 의해 구성되는 회로의 예를 도시하는 도면.
도 10은 화소부와 동일한 기판 상에 직접 형성된 구동기 회로(driver circuit)를 갖춘 액티브 매트릭스 액정 디스플레이 장치(active matrix liquid crystal display device)의 예를 도시하는 도면.
도 11은 소스 측 구동기 회로에 입력될 신호를 도시하는 도면.
도 12는 소스 측 구동기 회로의 예를 도시하는 도면.
도 13은 소스 측 구동기 회로에 입력될 신호와 시프트 레지스터의 출력의 관계를 도시하는 도면.
도 14는 종래의 시프트 레지스터의 회로의 예를 도시하는 도면.
도 15는 본 발명을 이용하는 시프트 레지스터의 회로의 예를 도시하는 도면.
도 16은 인버터의 회로의 예를 도시하는 도면.
도 17은 NAND의 회로의 예를 도시하는 도면.
도 18은 클록된 인버터의 회로의 예를 도시하는 도면.
도 19는 본 발명을 이용하는 시프트 레지스터의 회로의 제 2 예를 도시하는 도면.
도 20a 내지 20e는 최근 전자 장비의 예들을 도시하는 도면들.
도 21a 내지 21d는 투사기들(projector)(3 판식 시스템(three-plate system)을 도시하는 도면들.
도 22a 내지 22c는 투사기들(단판식 시스템(single-plate system))을 도시하는 도면들.
*도면의 주요 부분에 대한 부호의 설명*
201: 소스 측 구동기 회로 202: 게이트 측 구동기 회로
203: 화소부 204: 소스 신호선
206: 박막 트랜지스터 207: 액정 셀
221, 222; 인버터 223, 224: NAND
225, 226: 아날로그 스위치
(발명의 배경)
1. 발명의 분야
본 발명은 전기 회로의 구조, 특히 동기화가 필요한 회로에서, 트랜지스터 특성의 변화로부터 야기되는 동기 신호(synchronization signal)로 시프트 (지연)의 변화를 줄이기 위한 기술에 관한 것이다.
2.관련 기술의 설명
일반적으로 공통 신호에 대응하는 데이터를 취하고 연산 결과들을 준비함으로써 동기시키는 전기 회로가 클록과 같은 공통 신호를 이용하여 이용된다.
전기 회로에서, 전기 회로의 구조가 복잡하면, 전체 전기 회로의 동작은 임의의 리듬(rhythm)으로 실행되어야 하고, 그렇지 않다면, 시프트가 각 부분의 시간들의 처리 주기(processing period)의 차이로 인해 동작 타이밍 중에 발생하여 만족스럽게 동작하지 않는다. 따라서, 전체 전기 회로를 동기시키기 위해서, 기본 펄스가 전기 회로에 공통적으로 공급된다. 본 명세서에서, 기본 펄스는 공통 신호 또는 동기 신호로서 언급된다. 일반적으로, 공통 신호로서 클록 신호, 클록 백(back) 신호, 트리거 신호(trigger signal) 등이 있다. 클록 백 신호는 클록 신호와 반대의 위상인 신호란 것을 알아두기 바란다.
본 명세서에서, 트리거 신호는 상태의 변화를 트리거링하는 신호를 나타낸다는 것을 알아두기 바란다. 특히, 다중진동기(multivibrator)와 같은 전기 회로는 스스로 발진(oscillation)을 지속하는 능력이 없다. 하지만, 입력 펄스가 외부로부터 입력되면, 입력 펄스와 다른 시간 폭을 갖는 출력 펄스가 출력된다. 이러한 입력 펄스가 출력 펄스를 발진시키기 위한 트리거 기능을 가지므로, 트리거 신호라고 칭한다.
전기 회로에서, 종래 공통 신호는 트랜지스터의 제어하는 전극(게이트 단자(gate terminal))에 입력되고, 공통 신호로 동기된 신호는 트랜지스터의 입력 단자와 출력 단자 사이의 저항 변화를 이용하여 형성된다.
본 명세서에서, 트랜지스터의 입력 단자 및 출력 단자는 트랜지스터의 소스 영역 및 드레인 영역을 나타냄을 알아두기 바란다. 즉, 트랜지스터의 소스 영역 및 드레인 영역 중 하나는 입력 단자이고, 다른 하나는 출력 단자이다.
하지만, 이 변화로 인해, 트랜지스터 특성의 변화가 있으며, 이 변화는 공통 신호와 동기시키는 신호에서 야기된다.
전기 회로를 구성하는 방법으로서, n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터를 조합하여 논리 회로를 구성하여 CMOS를 이용하는 방법은 공지되어 있 다.
CMOS에서 이용된 MOS 트랜지스터에서, 제어 전극(게이트 단자) 전압이 문턱 전압이거나 문턱 전압보다 낮고, 전류는 거의 흐르지 않으며, 문턱 전압을 초과할 때, 전류는 증가하기 시작한다. 따라서, 문턱 전압의 변화는 그 변화가 공통 신호와 동기시키는 신호에 발생한다는 점이 문제이다.
종래 전기 회로의 구성의 특정 예로서, 도 3은 AND를 이용하는 회로를 도시한다. AND는 두 개의 입력 단자들을 갖고, 두 개의 입력 단자들에 Hi의 입력이 있을 때(보다 큰 전원 전압과 동일한 전압의 입력이 있을 때), Hi의 출력이 있다. 공통 신호는 AND의 두 입력 단자들 중 하나에 입력되고, 제어 신호는 다른 단자에 입력된다.
본 명세서에서, 제어 신호는 비디오 신호, 개시 펄스 등을 나타냄을 알아두기 바란다.
도 4는 도 3의 AND가 CMOS에 의해 구성될 때의 회로 예를 도시한다. 참조 번호들(101, 102, 103)은 p-채널 MOS 트랜지스터들을 가리키며, 참조 번호들(104, 105, 106)은 n-채널 MOS 트랜지스터들을 가리킨다. 여기서, Vdd 및 Vss는 전원 공급선들이고, Vdd > Vss가 만족된다.
도 3에 도시된 전기 회로는 도 5에 도시된 공통 신호, 제어 신호(1) 및 제어 신호(2)로 입력된다. 이상적으로는, 도 5에 도시된 바와 같이, 출력(1)이 시간에 대한 공통 신호만 출력되고, 제어 신호(1)가 동시에 Hi이고, 출력(2)과 출력(3)이 시간에 대해 공통 신호만 출력되고, 제어 신호(2)가 동시에 Hi인 것이 바람직하다. 이 방식으로, 공통 신호와 동기된 신호가 형성될 수 있다.
실제로, AND를 통과함으로써, 공통 신호 및 제어 신호와 같은 신호들은 지연된다. 모든 트랜지스터들이 완전히 동일한 특성들을 갖는다면, 동일한 지연이 모든 AND에서 일어난다. 하지만, 모든 트랜지스터들이 동일한 특성들을 갖지 않고, 따라서 지연되고 또한 변화들이 일어난다(도 7). 또한, 여기에 도시되지는 않았지만, 변화들은 출력된 신호의 상승 시간 및 하강 시간과 같은 파형(waveform)에서 발생한다.
도 6은 변화가 MOS 트랜지스터의 문턱 전압을 일으키는 예를 도시한다. 여기서, 횡좌표(abscissa) 축 Vg는 게이트 단자에 인가된 전압을 나타내고, 세로좌표 축 log(Id)는 log 표시에서 트랜지스터의 소스 영역 및 드레인 영역 사이를 흐르는 전류를 나타낸다. 일정한 전압이 트랜지스터의 소스 영역 및 드레인 영역 사이에 인가되면, 소스 영역 및 드레인 영역 사이를 흐르는 전류가 측정되고 게이트 단자에 인가된 전압이 변화되면서, 전류는 임의의 전압(문턱 전압)으로부터 흐르기 시작한다.
문턱 전압의 변화로 인한 트랜지스터 특성들의 변화로 인해, 도 7에 도시된 바와 같이 전파 지연의 변화 및 파형의 변화가 발생하고, 변화는 클록과 동기시키는 신호를 생성한다.
전기 회로의 복수의 트랜지스터들의 특성들은 각각 다르고, 따라서 복수의 트랜지스터들의 문턱 전압의 변화가 있다.
(발명의 개요)
본 발명은 상기 사항을 고려하여 만들어지고, 본 발명의 목적은 트랜지스터의 문턱 전압의 변화에 의해 야기된 문제들을 해소하는 것이다.
또한, 본 발명의 목적은 복수의 신호들이 공통 신호와 동기할 필요가 있을 때, 복수의 신호들의 변화를 줄이는 것이다.
본 발명은 트랜지스터로부터 출력된 신호의 변화의 원인들 중 하나가 동기를 위해 사용된 공통 신호에 의해 트랜지스터를 턴 온 및 턴 오프시키기 때문인 것이 고려되었다. 따라서, 방법은 상이한 신호들이 ON 상태 또는 OFF 상태로 트랜지스터를 전환하기 위해 출력될 신호로서 사용되고, 공통 신호들이 연속적으로 놓여 동기된 신호를 형성한다는 것이 제안된다.
종래에, 공통 신호와 동기시키는 신호는 트랜지스터의 제어 전극(게이트 단자)에 공통 신호를 입력시키고, 트랜지스터의 입력 전극과 출력 전극 사이의 저항 변화를 이용함으로써 형성된다. 본 발명에서, 공통 신호는 트랜지스터의 입력 단자와 출력 단자 중 하나로 입력된다.
스위칭 소자로서 예시된 트랜지스터는 도 1 및 2에 도시된다. 도 1은 공통 신호가 트랜지스터의 제어 전극(게이트 단자)에 접속되는 종래의 방법을 나타낸다. 동기될 신호는 트랜지스터의 입력 단자 및 출력 단자 중 하나에 접속되고, 공통 신호의 타이밍에 대응하여 출력된다.
도 2는 공통 신호가 트랜지스터의 입력 단자 및 출력 단자 중 하나에 접속되는 본 발명의 방법을 도시한다. 동기될 신호는 트랜지스터의 제어 단자(게이트 단 자)에 접속되고, 트랜지스터는 동기될 신호에 의해 ON 상태로 전환되고, 공통 신호는 이러한 상태에서 출력된다. 트랜지스터는 공통 신호이므로 ON 상태로 전환하지 않지만, 공통 신호는 트랜지스터가 ON 상태에 있을 때 연속 상태에 있다. 따라서, 트랜지스터는 공통 신호에 관한 저항으로서 기능하고, 트랜지스터의 변화에 의해 쉽게 영향을 받지 않는다.
특히, MOS 트랜지스터 및 MIS 트랜지스터는 트랜지스터가 턴 온 될 때까지의 시간 동안 문턱값에 의해 영향을 받는다. 따라서 종래의 방법으로, 트랜지스터들이 문턱의 변화에 의해 쉽게 영향을 받았다.
MOS 트랜지스터 및 MIS 트랜지스터는 제어 전극(게이트 단자)에 인가된 전압에 의해 전기장(electric field)이 입력 및 출력 단자들에 대응하는 소스 단자 및 드레인 단자 사이의 전류 경로인 채널부에서 영향을 받는 전기 도전 특성을 제어하는 트랜지스터들이다.
공통 신호가 파형이 왜곡되도록 배선의 기생 커패시턴스(parasitic capacitance)와 저항 등에 의해 영향을 받는 경우에, 가능한 공통 신호에 가까운 신호가 이 방법으로 얻어질 수 있다. 또한, 공통 신호에 동기된 신호의 다음 단계의 구동 성능이 불충분할 때, 종래에는, 버퍼 회로는 복수의 인버터들을 이용하여 구성되었다. 하지만, 공통 신호가 아날로그 스위치를 통과하기 때문에, 버퍼 회로가 필요 없어지는 장점이 있다. 복수의 공통 신호들은 하나의 전기 회로에 존재할 수 있다는 것을 알아두기 바란다.
입출력 단자 쪽으로 공통 신호를 입력함으로써 공통 신호에 동기된 신호를 만들기 위한 회로가 고려된다.
도 8은 아날로그 스위치(ASW로 도시됨)를 이용하는 도 3의 AND과 동일한 기능들을 갖는 회로의 예를 도시한다. 아날로그 스위치에는 제어 단자에 인가된 전압이 연속성 또는 불연속성을 결정하는 제어 단자, 입력 단자, 및 출력 단자가 제공된다. 제어 단자에 제어 신호가 입력된다. 공통 신호는 입력 단자 및 출력 단자 중 하나에 입력된다.
도 9는 MOS 트랜지스터를 이용하는 아날로그 스위치를 구성하는 회로의 예를 도시한다. 여기서, 성능 균형(capability balance)은 n-채널 MOS 트랜지스터(111) 및 p-채널 MOS 트랜지스터를 조합함으로써 만들어진다. 물론, 아날로그 스위치는 n-채널 MOS 트랜지스터만으로 또는 p-채널 트랜지스터만으로 기능할 수 있다. 또한, Vinb 및 Vin은 반대 위상 신호들이고, 항상 반대 위상 논리 레벨로 출력된다.
또한, 도 5의 신호가 도 8에 도시된 회로에 입력된다고 할지라도, AND의 경우에서와 같이 동일한 결과가 얻어진다. 도 9에 도시된 회로의 예로부터, 공통 신호가 MOS 트랜지스터의 입출력 전극에 입력되고, 제어 신호는 MOS 트랜지스터의 제어 전극(게이트 단자)에 입력된다. 도 5의 입력 신호로부터, 먼저 트랜지스터는 제어 신호에 의해 ON 상태로 되고, 그 후 공통 신호가 입력된다.
즉, 트랜지스터는 공통 신호에 의해 턴 온되지 않지만, 공통 신호는 트랜지스터가 ON 상태에 있을 때, 연속이고, 트랜지스터가 공통 신호에 관해 저항으로서 기능하고 그 트랜지스터의 변화에 의해 쉽게 영향을 받지 않는다. 결국, 출력 신호 에서의 변화는 AND가 사용되는 경우와 비교하여 감소된다.
실시예들
(실시예 1)
최근, 유리 기판 상에 반도체 박막을 형성함으로써 박막 트랜지스터(thin film transistor; TFT)를 제조하는 기술이 급속히 발전하고 있다. 박막 트랜지스터 중에서, 특히 다결정 실리콘 박막 트랜지스터(polycrystalline silicon thin film transistor)(poly-Si TFT)가 비정질 박막 트랜지스터(amorphous thin film transistor)에 비해 더 고속으로 동작될 수 있다. 따라서, 다결정 실리콘 박막 트랜지스터를 이용하는 반도체 디스플레이 장치에서, 비정질 박막 트랜지스터가 이용되는 경우와 달리, 구동기 회로는 화소부와 동일한 기판 상에 직접 형성될 수 있다.
구동기 회로가 화소부와 동일한 기판상에 직접 형성되는 액티브 매트릭스 액정 디스플레이 장치(active matrix liquid crystal display device)에서, 본 발명이 점순차 아날로그 방법(dot-sequential analog method)으로 구동되는 구동기 회로에 인가되는 예가 도시된다. 도 10은 일 예의 개략도를 도시한다.
도 10에 도시된 액티브 매트릭스 액정 디스플레이 장치의 회로도는 소스 측 구동기 회로(201), 게이트 측 구동기 회로(202), 및 화소부(203)를 갖는다. 화소부(203)에서, 소스 측 구동기 회로(201)에 접속된 소스 신호선(204)과 게이트 측 구동기 회로(202)에 접속된 게이트 신호선(205)은 교차한다. 소스 신호선(204)과 게이트 신호선(205)이 제공된(포함된) 영역에서, 화소의 박막 트랜지스터(화소 TFT)(206), 반대 전극과 화소 전극 사이에 액정을 끼워넣는 액정 셀(207), 및 저장 캐패시터(208)가 제공된다.
소스 측 구동기 회로(201)에서 소스 신호선(204)으로 출력된 아날로그 비디오 신호(영상 정보를 갖는 아날로그 비디오 신호)가 화소 TFT(206)에 의해 선택되고, 미리 결정된 화소의 화소 전극에 기록된다. 화소 TFT(206)은 게이트 신호선(205)을 따라 게이트 측 구동기 회로(202)로부터 입력된 선택된 신호에 의해 동작한다.
도 10에 도시된 액티브 매트릭스 액정 디스플레이 장치의 회로도는 화소부(203)에서 m×n 화소들을 갖는다. 즉, m 개의 소스 신호선들(204)과 n 개의 게이트 신호선들(205)이 필요하다.
소스 측 구동기 회로(201)는 소스 측 개시 펄스, 소스 측 클록 신호 및 비디오 신호로 입력되고, 이들의 관계는 도 11에 도시된다. 개시 펄스는 비디오 신호가 개시하는 시간을 보여주고, 비디오 신호는 절반의 클록 주기에서 하나의 화소에 대한 영상 정보를 전송한다. m 번째 열에서 화소에 대한 제 1 열의 화소 정보가 연속적으로 비디오 신호에서 정렬된다.
각 화소에서, 비디오 신호의 영상 정보를 전송하기 위해, 소스 측 구동기 회로(201)는 도 12에 도시된 바와 같이 구성된다. SR1, SR2,..., SR(m-1), 및 SR(m)은 시프트 레지스터들이고, 바로 전의 시프트 레지스터의 상태는 클록의 상승 시간 및 클록의 하강 시간의 타이밍에 의해 전송된다. 도 13은 SR1, SR2,..., SR(m-1), 및 SR(m)의 출력을 도시한다.
시프트 레지스터들의 신호들(샘플링 신호들)은 아날로그 스위치들 ASW1, ASW2, ..., ASW(m-1) 및 ASW(m)로 보내지고, 비디오 신호들은 적절한 타이밍에 소스 신호선(204)으로 보내진다.
여기서, 소스 측 클록 신호는 본 명세서에서 사용된 "공통 신호"를 말한다. 시프트 레지스터의 출력 신호(샘플링 신호)의 변화가 가능한 많이 억제되는 것이 바람직하다. 이는 비디오 신호가 소스 신호선(204)에 전송되는 타이밍이 변할 때, 다음의 화소에 기록될 신호에 기록하는 것과 같은 이미징 장애(imaging failure)가 일어나기 때문이다.
도 14는 종래의 시프트 레지스터 회로의 예를 도시하고, 도 15는 본 발명을 이용하는 시프트 레지스터 회로의 예를 도시한다. 도 14 및 15는 시프트 레지스터로서 RS(리셋 설정(set reset)) 플립-플롭을 이용하는 예들이고, 동기화를 위한 4개의 입력 단자들, SET, RESET, CLK(clock), 및 CLK의 반대 위상을 갖는 CLKb를 갖는다. 또한, 시프트 레지스터 회로는 출력 단자로서 OUT 및 OUTb를 갖고 여기서 OUTb는 OUT의 역 신호(inverted signal)를 출력한다. 출력 단자(OUT)는 다음 단계에서 시프트 레지스터의 SET 단자, 및 소스 신호선(204)과 비디오 신호에 접속된 아날로그 스위치의 제어 단자에 접속되고, OUTb는 다음 레벨의 시프트 레지스터의 RESET 단자에 접속된다.
도 14는 인버터(211), 인버터(212), NAND(213) 및 NAND(214)에 의해 구성된 RS 플립-플롭을 도시한다. 도 15는 인버터(221), 인버터(222), NAND(223) 및 NAND(224)에 의해 구성된 RS 플립-플롭을 도시한다. 도 16은 인버터의 구조를 도시 하고, 도 17은 NAND의 구조를 도시한다.
도 16에 도시된 인버터는 p-채널 TFT(231) 및 n-채널 TFT(232)로 형성된다. 도 17에 도시된 NAND는 p-채널 TFT(233), p-채널 TFT(234), n-채널 TFT(235), 및 n-채널 TFT(236)로 구성된다. Hi가 두 단자들에 입력되는 경우에만, Low가 출력된다.
도 14 및 15의 RS 플립-플롭에서, SET 신호가 Hi로 될 때, 그 순간으로부터, NAND(213)(도 15의 참조 번호 223)의 출력 전위는 Hi가 되고, 이러한 상태는 RESET 신호가 Hi로 되는 순간까지 유지된다.
도 14는 클록된 인버터(215)와 클록된 인버터(216)가 클록과 동기하여 RS 플립-플롭의 정보를 출력하는 종래의 시프트 레지스터의 회로의 예를 도시한다. 도 18은 클록된 인버터의 구조를 도시한다. 클록된 인버터는 p-채널 TFT(237), p-채널 TFT(238), n-채널 TFT(239), 및 n-채널 TFT(240)로 구성되고, CK가 Hi일 때, CK의 인버터된 신호 CKb는 Low이고, 이것은 인버터로서 동작한다.
도 15는 클록과 동기된 신호가 아날로그 스위치(225) 및 아날로그 스위치(226)를 사용하여 출력되는 본 발명의 시프트 레지스터 회로의 예를 도시한다. 이 예에서, 작은 변화를 갖는 신호는 아날로그 스위치에 대한 종래의 클록된 인버터를 변경함으로써 출력될 수 있다.
도 15의 회로 구성을 쉽게 이해하기 위해, 회로가 최소의 필수 구성만으로 도시되었지만, 실제로, 이것은 도 19에서와 같이 도시될 수 있음을 알아두기 바란다. 즉, 도 19에 도시된 전기 회로에서, 도 15에 도시된 아날로그 스위치와 비교하여, 출력 단자 OUT2는 아날로그 스위치(246)를 부가적으로 제공함으로써 형성되고, 다음 단계의 시프트 레지스터의 SET 단자에 출력하는 OUT 및 비디오 신호와 소스 신호선(204)에 접속되는 아날로그 스위치의 제어 단자에 출력하는 OUT2는 서로 분리된다. 또한, 논리 동작을 보증하기 위해, n-채널 TFT(249), n-채널 TFT(250), 및 p-채널 TFT(248)가 제공된다.
여기까지, 소스 측 구동기 회로(201)에 의한 비디오 신호의 분할, 및 각각의 소스 신호선들(204)에서 분할된 비디오 신호들을 기록하는 과정이다. 이 시간 동안, 게이트 측 구동기 회로(202)는 게이트 신호선(205) 중 하나의 열을 선택하고, 이러한 열의 화소 TFT(206)은 턴 온되고, 소스 신호선(204)의 신호는 액정 셀(207) 및 저장 캐패시터(208)에 기록된다. 게이트 측 구동기 회로(202)는 게이트 신호선(205)을 순차적으로 선택하는 것이 필요하며, 그래서, 소스 측 구동기 회로(201)와 유사하고, 시프트 레지스터는 시프트 레지스터의 출력을 증폭하여 게이트 신호선(205)에 출력하기 위해 사용된다.
상기와 같이, 게이트 신호선들(205)은 하나씩 선택된다. 모든 게이트 신호선들이 선택될 때, 하나의 화상이 형성된다.
(실시예 2)
본 발명은 다양한 반도체 디스플레이 장치들용으로 사용될 수 있다. 특히, 본 발명은 액티브 매트릭스 액정 디스플레이 장치, 액티브 매트릭스 EL 디스플레이 장치(발광 장치(light emitting device)), 및 액티브 매트릭스 EC 디스플레이 장치에 사용될 수 있다. 즉, 본 발명은 디스플레이 매체로서 반도체 장치를 조합하는 모든 전기 장비에 적용될 수 있다.
이러한 전기 장비로서, 비디오 카메라, 디지털 카메라, 투사기(후위형(rear type) 또는 전위형(front type)), 헤드 장착 디스플레이(head mount display)(고글형 디스플레이(goggle type display)), 게임기, 자동차 네비게이션 시스템(car navigation system), 개인용 컴퓨터, 휴대용 정보 단말기(모바일 컴퓨터, 휴대용 전화기, 전자서적 등)가 있다. 이들의 예들은 도 20a 내지 22c에 도시된다.
도 20a는 주요 본체(1001), 영상 입력부(1002), 디스플레이 장치(1003), 및 키보드(1004)에 의해 구성되는 개인용 컴퓨터를 도시한다. 본 발명은 디스플레이 장치(1003) 및 다른 회로들에 적용될 수 있다.
본 실시예에서, 다른 회로들은 저장 매체로서 사용된 메모리와 디지털 데이터를 일시적으로 저장하는 메모리 회로인 레지스터 등을 나타냄을 알아두기 바란다.
도 20b는 주요 본체(1101), 디스플레이 장치(1102), 음성 입력부(1103), 동작 스위치들(1104), 배터리(1105) 및 영상 수신부(1106)에 의해 구성되는 비디오 카메라를 도시한다. 본 발명은 디스플레이 장치(1102) 및 다른 회로들에 적용될 수 있다.
도 20c는 주요 본체(1201), 카메라 부(1202), 영상 수신부(1203), 동작 스위치(1204), 및 디스플레이 장치(1025)에 의해 구성되는 모바일 컴퓨터를 도시한다. 본 발명은 디스플레이 장치(1205) 및 다른 회로들에 적용될 수 있다.
도 20d는 주요 본체(1301), 디스플레이 장치(1302) 및 아암부(arm portion)(1303)에 의해 구성되는 고글형 디스플레이를 도시한다. 본 발명은 디스플레이 장치(1302) 및 다른 회로들에 적용될 수 있다.
도 20e는 주요 본체(1401), 디스플레이 장치(1402), 스피커 부들(1403), 기록 매체(1404) 및 동작 스위치들(1405)에 의해 구성되는 프로그램으로 기록된 기록 매체(이하, 기록 매체라 함)를 이용하는 플레이어를 도시한다. 이 장치는 기록 매체로서 DVD(디지털 다용도 디스크(digital versatile disc)), CD 등을 이용하고, 음을 청취하고, 영화를 보고, 게임을 하고, 인터넷을 이용하는데 이용될 수 있다. 본 발명은 디스플레이 장치(1402) 및 다른 회로들에 적용될 수 있다.
도 21a는 광 소스 광학 시스템, 디스플레이 장치(1601), 및 스크린(1602)에 의해 구성되는 전위형 투사기(front type projector)이다. 본 발명은 디스플레이 장치(1601) 및 다른 회로들에 적용될 수 있다.
도 21b는 주요 본체(1701), 광 소스 광학 시스템 및 디스플레이 장치(1702), 거울(1703), 거울(1704), 및 스크린(1705)에 의해 구성되는 후위형 투사기(rear type projector)이다.
도 21c는 도 21a 또는 21b의 광 소스 광학 시스템 및 디스플레이 장치(1601 또는 1702)의 구조의 예를 도시하는 도면이다. 광 소스 광학 시스템 및 디스플레이 장치(1601, 1702)는 광 소스 광학 시스템(1801), 거울들(1802, 1804 내지 1806), 다이크로익 미러(dichroic mirror)(1803), 광학 시스템(1807), 디스플레이 장치(1808), 위상 차 플레이트(1809) 및 투사 광학 시스템(1810)에 의해 구성된다. 투사 광학 시스템(1810)은 투사 렌즈(projection lens)가 제공된 복수의 광학 렌즈들에 의해 구성된다. 이 구조는 3개의 디스플레이 장치들(1808)을 이용하기 때문에 3 판식 시스템(three-plate system)이라 한다. 또한, 동작자(operator)는 도 21c의 화살표로 도시된 광학 경로, 광학 렌즈, 편광 기능들을 갖는 필름, 위상차를 조절하기 위한 필름, IR 필름 등으로 도시된 광학 경로에 제공될 수 있다.
또한, 도 21d는 도 21c의 광 소스 광학 시스템(1801)의 구조 예를 도시하는 도면이다. 본 실시예에서, 광 소스 광학 시스템(1801)은 반사기(reflector; 1811), 광 소스(1812), 렌즈 어레이들(1813, 1814), 편광 변환 소자(1815) 및 집광 렌즈(condenser lens; 1816)에 의해 구성된다. 도 21d에 도시된 광 소스 광학 시스템은 일 예이고, 이 구조에 제한되지 않는다는 것을 주의하라. 예를 들어, 동작자는 광 소스 렌즈들, 편광 기능들을 갖는 필름, 위상 차를 조정하기 위한 필름, 및 IR 필름 등을 적절히 제공할 수 있다.
도 21c는 3 판식 시스템의 예를 도시하고, 도 22a는 단판식 시스템의 예를 도시하는 도면이다. 도 22a에 광 소스 광학 시스템 및 디스플레이 장치는 광 소스 광학 시스템(1901), 디스플레이 장치(1902), 투사 광학 시스템(1903), 및 위상 차 플레이트(phase difference plate; 1904)에 의해 구성된다. 투사 광학 시스템(1903)은 투사 렌즈들을 갖춘 복수의 광학 렌즈들에 의해 구성된다. 도 22a에 도시된 광 소스 광학 시스템 및 디스플레이 장치는 도 21a 및 21b의 광 소스 광학 시스템들 및 디스플레이 장치들(1601, 1702)에 적용될 수 있다. 또한, 광 소스 광학 시스템(1901)은 도 21d에 도시된 광 소스 광학 시스템을 이용할 수 있다. 디스플레이 장치(1902)는 컬러 필터(color filter)(도시되지 않음)가 제공되어, 영상들을 컬러로 디스플레이한다는 것을 주의하라.
또한, 도 22b에 도시된 광 소스 광학 시스템 및 디스플레이 장치는 도 22a의 적용 예이고, 컬러 필터를 제공하는 대신에, RGB 회전 컬러 필터 디스크(1905)가 영상들을 컬러로 디스플레이하기 위해 이용된다. 도 22b에 도시된 광 소스 광학 시스템 및 디스플레이 장치는 도 21a 및 도 21b에 도시된 광 소스 광학 시스템들 및 디스플레이 장치들(1601, 1702)에 적용될 수 있다.
또한, 도 22c에 도시된 광 소스 광학 시스템 및 디스플레이 장치는 컬러 필터가 없는 단판식 시스템으로서 언급된다. 이 시스템은 디스플레이 장치(1916) 내에 마이크로 렌즈 어레이(micro lens array; 1915)를 제공하고, 다이크로익 미러(녹색)(1912),다이크로익 미러(적색)(1913), 및 다이크로익 미러(청색)(1914)를 이용함으로써 컬러 영상을 디스플레이한다. 투사 광학 시스템(1917)은 투사 렌즈들이 제공된 복수의 광학 렌즈들에 의해 구성된다. 도 22c에 도시된 광 소스 광학 시스템 및 디스플레이 장치는 도 21a 및 21b에 도시된 광 소스 광학 시스템들 및 디스플레이 장치들(1601, 1702)에 적용될 수 있다. 또한, 광 소스 광학 시스템(1911)으로서, 광 소스에 부가하여 결합 렌즈(coupling lens) 및 시준 렌즈(collimator lens)를 이용하는 광학 시스템이 이용될 수 있다.
상술한 바와 같이, 본 발명의 응용 범위는 극히 광범위하고, 본 발명은 다양한 전자 장비 분야들에 적용될 수 있다.
본 발명의 구조는 간단하고, 동기시켜 동작되는 모든 반도체 회로들에 적용될 수 있다. 또한, 반도체 소자의 변화로 인한 동기된 신호로부터의 시프트를 줄이 는 효과가 기대될 수 있다.
또한, 반도체 소자에 의해 구성된 아날로그 스위치에 동기된 신호를 입력함으로써, 복수의 인버터들을 이용함으로써 구성된 종래의 버퍼 회로가 필요하게 되는 장점이 있다.

Claims (24)

  1. 전기 회로에 있어서,
    플립-플롭;
    상기 플립-플롭에 전기적으로 접속된 제 1 제어 단자, 제 1 입력 단자 및 제 1 출력 단자를 포함하는 제 1 아날로그 스위치; 및
    상기 플립-플롭에 전기적으로 접속된 제 2 제어 단자, 제 2 입력 단자 및 제 2 출력 단자를 포함하는 제 2 아날로그 스위치를 포함하고,
    상기 제 1 입력 단자 및 상기 제 1 출력 단자는 상기 제 1 신호를 상기 제 1 제어 단자에 인가함으로써 서로 전기적인 연속성을 갖고,
    상기 제 2 입력 단자 및 상기 제 2 출력 단자는 상기 제 2 신호를 상기 제 2 제어 단자에 인가함으로써 서로 전기적인 연속성을 갖는, 전기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 신호 및 상기 제 2 신호는 항상 반대 논리 레벨로 출력되는, 전기 회로.
  3. 제 1 항에 있어서,
    상기 플립-플롭은 하나 이상의 비디오 신호들에 응답하여 상기 제 1 및 제 2 신호들을 생성하는, 전기 회로.
  4. 제 1 항에 있어서,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치는 MOS 트랜지스터 또는 MIS 트랜지스터를 포함하는, 전기 회로.
  5. 제 1 항에 있어서,
    상기 제 1 아날로그 스위치는 상기 제 1 신호를 상기 제 1 제어 단자에 인가할 때 클록 신호를 출력하고, 상기 제 2 아날로그 스위치는 상기 제 2 신호를 상기 제 2 제어 단자에 인가할 때 클록 백 신호(clock back signal)를 출력하는, 전기 회로.
  6. 제 1 항에 있어서,
    상기 제 1 아날로그 스위치는 상기 제 1 신호를 상기 제 1 제어 단자에 인가할 때 트리거 신호를 출력하고, 상기 제 2 아날로그 스위치는 상기 제 2 신호를 상기 제 2 제어 단자에 인가할 때 트리거 신호를 출력하는, 전기 회로.
  7. 전기 회로에 있어서,
    제 1 항에 청구된 전기 회로는 디지털 회로인, 전기 회로.
  8. 제 1 항에 있어서,
    상기 전기 회로는, 영상 디스플레이 장치, 발광 장치, 액정 디스플레이 장치, 메모리, 레지스터 및 전기 장비의 그룹으로부터 선택된 장치에 이용되는, 전기 회로.
  9. 전기 회로에 있어서,
    플립-플롭;
    상기 플립-플롭에 전기적으로 접속된 제 1 제어 단자, 제 1 입력 단자 및 제 1 출력 단자를 포함하는 제 1 아날로그 스위치; 및
    상기 플립-플롭에 전기적으로 접속된 제 2 제어 단자, 제 2 입력 단자 및 제 2 출력 단자를 포함하는 제 2 아날로그 스위치를 포함하고,
    상기 제 1 입력 단자 및 상기 제 1 출력 단자는 상기 제 1 신호를 상기 제 1 제어 단자에 인가함으로써 서로 전기적인 연속성을 갖고,
    상기 제 2 입력 단자 및 상기 제 2 출력 단자는 상기 제 2 신호를 상기 제 2 제어 단자에 인가함으로써 서로 전기적인 연속성을 갖고,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치는 동일한 도전성을 갖는 트랜지스터들을 포함하는, 전기 회로.
  10. 제 9 항에 있어서,
    상기 제 1 신호 및 상기 제 2 신호는 항상 반대 논리 레벨로 출력되는, 전기 회로.
  11. 제 9 항에 있어서,
    상기 플립-플롭은 하나 이상의 비디오 신호들에 응답하여 상기 제 1 및 제 2 신호들을 생성하는, 전기 회로.
  12. 제 9 항에 있어서,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치 각각은 MOS 트랜지스터 또는 MIS 트랜지스터를 포함하는, 전기 회로.
  13. 제 9 항에 있어서,
    상기 제 1 아날로그 스위치는 상기 제 1 신호를 상기 제 1 제어 단자에 인가할 때 클록 신호를 출력하고, 상기 제 2 아날로그 스위치는 상기 제 2 신호를 상기 제 2 제어 단자에 인가할 때 클록 백 신호를 출력하는, 전기 회로.
  14. 제 9 항에 있어서,
    상기 제 1 아날로그 스위치는 상기 제 1 신호를 상기 제 1 제어 단자에 인가할 때 트리거 신호를 출력하고, 상기 제 2 아날로그 스위치는 상기 제 2 신호를 상기 제 2 제어 단자에 인가할 때 트리거 신호를 출력하는, 전기 회로.
  15. 제 9 항에 있어서,
    상기 전기 회로는 디지털 회로인, 전기 회로.
  16. 제 9 항에 있어서,
    상기 전기 회로는, 영상 디스플레이 장치, 발광 장치, 액정 디스플레이 장치, 메모리, 레지스터 및 전기 장비의 그룹으로부터 선택된 장치에 이용되는, 전기 회로.
  17. 전기 회로에 있어서,
    시프트 레지스터로서,
    제 1 제어 단자, 제 1 입력 단자 및 제 1 출력 단자를 포함하는 제 1 아날로그 스위치, 및
    제 2 제어 단자, 제 2 입력 단자 및 제 2 출력 단자를 포함하는 제 2 아날로그 스위치를 포함하는, 상기 시프트 레지스터;
    상기 시프트 레지스터에 전기적으로 접속된 제 3 제어 단자, 제 3 입력 단자 및 제 3 출력 단자를 포함하는 제 3 아날로그 스위치; 및
    상기 제 3 아날로그 스위치에 전기적으로 접속된 화소를 포함하고,
    제 1 공통 신호는 상기 제 1 입력 단자에 입력되고, 제 1 신호를 상기 제 1 제어 단자에 인가함으로써 상기 제 1 출력 단자로부터 출력되며,
    제 2 공통 신호는 상기 제 2 입력 단자에 입력되고, 제 2 신호를 상기 제 2 제어 단자에 인가함으로써 상기 제 2 출력 단자로부터 출력되며,
    상기 제 1 공통 신호는 상기 제 3 제어 단자에 입력되고, 이에 의해 비디오 신호가 상기 제 3 입력 단자 및 상기 제 3 출력 단자를 통해 상기 화소에 입력되는, 전기 회로.
  18. 제 17 항에 있어서,
    상기 제 1 신호 및 상기 제 2 신호는 항상 반대 논리 레벨로 출력되는, 전기 회로.
  19. 제 17 항에 있어서,
    상기 플립-플롭은 하나 이상의 비디오 신호들에 응답하여 상기 제 1 및 제 2 신호들을 생성하는, 전기 회로.
  20. 제 17 항에 있어서,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치 각각은 MOS 트랜지스터 또는 MIS 트랜지스터를 포함하는, 전기 회로.
  21. 제 17 항에 있어서,
    상기 제 1 공통 신호 및 상기 제 2 공통 신호 중, 하나는 클록 신호이고, 다른 하나는 클록 백 신호인, 전기 회로.
  22. 제 17 항에 있어서,
    상기 제 1 공통 신호 및 상기 제 2 공통 신호는 트리거 신호들인, 전기 회로.
  23. 제 17 항에 있어서,
    상기 전기 회로는 디지털 회로인, 전기 회로.
  24. 제 17 항에 있어서,
    상기 전기 회로는, 영상 디스플레이 장치, 발광 장치, 액정 디스플레이 장치의 그룹으로부터 선택된 장치에 이용되는, 전기 회로.
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