JPH09166771A - 電源回路 - Google Patents
電源回路Info
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- JPH09166771A JPH09166771A JP32935695A JP32935695A JPH09166771A JP H09166771 A JPH09166771 A JP H09166771A JP 32935695 A JP32935695 A JP 32935695A JP 32935695 A JP32935695 A JP 32935695A JP H09166771 A JPH09166771 A JP H09166771A
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Abstract
(57)【要約】
【課題】液晶パネルを表示する駆動用電源ICにおいて
は、使用される多種多様な液晶パネルサイズによらず駆
動能力が一定であり、消費電力を最小限に抑える回路設
計ができない。パネルサイズが小さく駆動能力を必要と
しない場合にも、従来の汎用電源ICでは一律に無駄に
電流を消費してしまう。 【解決手段】電源ICにおいて、液晶パネル駆動能力を
決定しているボルテージフォロア回路の駆動能力を、製
造後にユーザーが設定することを可能とすることで、課
題を解決する。ボルテージフォロア回路の駆動能力制御
方法として、実施例1では駆動Trの動作パルス幅を制
御し、実施例2では駆動Trの動作周期を制御し、実施
例3では駆動Trを複数の並列Trで構成し、実施例4
では駆動Trのゲート電圧を制御する方法を提供する。
は、使用される多種多様な液晶パネルサイズによらず駆
動能力が一定であり、消費電力を最小限に抑える回路設
計ができない。パネルサイズが小さく駆動能力を必要と
しない場合にも、従来の汎用電源ICでは一律に無駄に
電流を消費してしまう。 【解決手段】電源ICにおいて、液晶パネル駆動能力を
決定しているボルテージフォロア回路の駆動能力を、製
造後にユーザーが設定することを可能とすることで、課
題を解決する。ボルテージフォロア回路の駆動能力制御
方法として、実施例1では駆動Trの動作パルス幅を制
御し、実施例2では駆動Trの動作周期を制御し、実施
例3では駆動Trを複数の並列Trで構成し、実施例4
では駆動Trのゲート電圧を制御する方法を提供する。
Description
【0001】
【発明の属する技術分野】この発明は、液晶パネルを駆
動するための電源回路に関する。
動するための電源回路に関する。
【0002】
【従来の技術】携帯機器等に用いられる小型の液晶パネ
ルを表示するための周辺部品として、LCDドライバ、
液晶パネル用電源IC等が必要となる。携帯機器等の分
野においては、低消費電力、動作時間の長さが鍵であ
り、各部品の消費電流の低減は必至である。しかし、汎
用の部品を使う場合、電源ICあるいは電源内蔵のLC
DドライバICにおいてはパネル容量に依らず電源部の
消費電流は一定であり、汎用であるため液晶駆動能力は
大きめに設計しており、低消費電流の点で課題となって
いる。
ルを表示するための周辺部品として、LCDドライバ、
液晶パネル用電源IC等が必要となる。携帯機器等の分
野においては、低消費電力、動作時間の長さが鍵であ
り、各部品の消費電流の低減は必至である。しかし、汎
用の部品を使う場合、電源ICあるいは電源内蔵のLC
DドライバICにおいてはパネル容量に依らず電源部の
消費電流は一定であり、汎用であるため液晶駆動能力は
大きめに設計しており、低消費電流の点で課題となって
いる。
【0003】図11は、一般的な液晶パネル駆動用電源
回路の、分圧部とV/F(ボルテージフォロア)回路部
を示す。図11において、V5(25)へは液晶パネル
を駆動する電圧Vopを与え、次に液晶パネルに合った
Bias比を得るように、任意の抵抗R1(71)〜R
5(75)をVDD(20)ーV5(25)間に直列に
接続する。例えば、Dutyが1/16の場合、Bia
s比は(√16)+1=5となり、R1=R2=R3=
R4=R5と設定すればよい。
回路の、分圧部とV/F(ボルテージフォロア)回路部
を示す。図11において、V5(25)へは液晶パネル
を駆動する電圧Vopを与え、次に液晶パネルに合った
Bias比を得るように、任意の抵抗R1(71)〜R
5(75)をVDD(20)ーV5(25)間に直列に
接続する。例えば、Dutyが1/16の場合、Bia
s比は(√16)+1=5となり、R1=R2=R3=
R4=R5と設定すればよい。
【0004】次に、前記各抵抗の接続点の電位を各々O
P1(76)〜OP4(79)のV/F回路によりバッ
ファする。また、容量C(80)を各電位とグランド間
に接続することにより、V/F回路の駆動能力を抑え、
前記容量Cにより電流供給を補う構造が一般的である。
P1(76)〜OP4(79)のV/F回路によりバッ
ファする。また、容量C(80)を各電位とグランド間
に接続することにより、V/F回路の駆動能力を抑え、
前記容量Cにより電流供給を補う構造が一般的である。
【0005】従来技術においては、以上説明した電源回
路内のOP1〜OP4のV/F回路に、例えば図12に
示す様な工夫をしている。
路内のOP1〜OP4のV/F回路に、例えば図12に
示す様な工夫をしている。
【0006】図12は、従来例のV/F回路を示す回路
図でNチャネルTr入力型である。
図でNチャネルTr入力型である。
【0007】図12において、PチャネルTr(1)、
(2)は能動負荷、NチャネルTr(3)、(4)は差
動対、NチャネルTr(5)は電流源として作動回路を
構成し、PチャネルTr(6)、NチャネルTr
(7)、(8)、(9)により出力回路を構成してい
る。VREG(26)はV5(25)を基準とした定電
圧を与えTr(5)、(7)、(8)のゲート電位を制
御する。C1(59)は、周波数補正用容量である。ま
た、G1(30)は正相入力端子でありバッファする電
位を与え、G2(31)は逆相入力端子であり出力電圧
VOUT(27)を与え負帰還とする。
(2)は能動負荷、NチャネルTr(3)、(4)は差
動対、NチャネルTr(5)は電流源として作動回路を
構成し、PチャネルTr(6)、NチャネルTr
(7)、(8)、(9)により出力回路を構成してい
る。VREG(26)はV5(25)を基準とした定電
圧を与えTr(5)、(7)、(8)のゲート電位を制
御する。C1(59)は、周波数補正用容量である。ま
た、G1(30)は正相入力端子でありバッファする電
位を与え、G2(31)は逆相入力端子であり出力電圧
VOUT(27)を与え負帰還とする。
【0008】図12において、V/F回路の駆動能力を
決定するTrは(7)および(8)である。
決定するTrは(7)および(8)である。
【0009】液晶パネルの電力消費は表示データの変化
点で急峻に起こり、表示データの変化がない場合はほと
んど電力を消費しない。よって、常時1μA以下の微少
電流を流すためのTr(7)と、液晶パネルが最も消費
電流を消費するデータの変化時にタイミングをあわせ
て、Tr(9)のスイッチにより表示用クロックのタイ
ミングで一定期間tONの期間オンするTr(8)を付
加し、消費電流の低減を図っている。Tr(8)の消費
電流はICによって異なるが、十分な駆動電力を得るた
めには数十μA以上に設計する必要がある。尚、Tr
(9)のゲート電位はV5−VDD系を用い、Tr
(8)に対してTr(9)のON抵抗は十分小さいもの
に設計する。
点で急峻に起こり、表示データの変化がない場合はほと
んど電力を消費しない。よって、常時1μA以下の微少
電流を流すためのTr(7)と、液晶パネルが最も消費
電流を消費するデータの変化時にタイミングをあわせ
て、Tr(9)のスイッチにより表示用クロックのタイ
ミングで一定期間tONの期間オンするTr(8)を付
加し、消費電流の低減を図っている。Tr(8)の消費
電流はICによって異なるが、十分な駆動電力を得るた
めには数十μA以上に設計する必要がある。尚、Tr
(9)のゲート電位はV5−VDD系を用い、Tr
(8)に対してTr(9)のON抵抗は十分小さいもの
に設計する。
【0010】前記一定期間tONは、図13に示す様な
回路により生成する。図13において、データ変化タイ
ミングである信号CL(32)の変化点を捕らえた遅延
素子DL(69)の出力と前記CLとのANDをとるこ
とにより、DLの遅延期間だけDCL(33)のパルス
幅を生成する。図14に各部でのタイミング波形を示
す。図14において、DCL(33)信号のHIGH期
間のみTr(9)が動作する。
回路により生成する。図13において、データ変化タイ
ミングである信号CL(32)の変化点を捕らえた遅延
素子DL(69)の出力と前記CLとのANDをとるこ
とにより、DLの遅延期間だけDCL(33)のパルス
幅を生成する。図14に各部でのタイミング波形を示
す。図14において、DCL(33)信号のHIGH期
間のみTr(9)が動作する。
【0011】加えて、各中間電位とグランド間にコンデ
ンサCをそれぞれ接続することによりV/F回路の駆動
能力を極力抑え、V/F回路の能力を越える負荷に対し
ては前記コンデンサC(80)にチャージされた電荷で
補い、液晶パネルの表示劣化を抑えている。
ンサCをそれぞれ接続することによりV/F回路の駆動
能力を極力抑え、V/F回路の能力を越える負荷に対し
ては前記コンデンサC(80)にチャージされた電荷で
補い、液晶パネルの表示劣化を抑えている。
【0012】
【発明が解決しようとする課題】上記の従来の方法で
は、汎用品であるためV/F回路の駆動能力が固定で、
かつ大きめに設計されており、液晶パネルのサイズによ
らず電源部の消費電流は一定である。液晶パネルのサイ
ズが小さい等で前記V/F回路の駆動能力がパネル容量
に対して過大である場合、無駄に電流を消費してしまう
という問題を生じる。
は、汎用品であるためV/F回路の駆動能力が固定で、
かつ大きめに設計されており、液晶パネルのサイズによ
らず電源部の消費電流は一定である。液晶パネルのサイ
ズが小さい等で前記V/F回路の駆動能力がパネル容量
に対して過大である場合、無駄に電流を消費してしまう
という問題を生じる。
【0013】本発明の目的は、IC製造後に液晶パネル
の容量に合わせてV/F回路の駆動能力を任意に設定す
ることにより、液晶パネルの表示品質を劣化させず消費
電流を抑えた電源回路を提供することにある。
の容量に合わせてV/F回路の駆動能力を任意に設定す
ることにより、液晶パネルの表示品質を劣化させず消費
電流を抑えた電源回路を提供することにある。
【0014】
【課題を解決するための手段】液晶パネルを表示する駆
動ICにおいて、前記液晶パネルに供給する各出力電圧
に対してV/F回路を有し、前記V/F回路の駆動能力
を外部入力により変更する制御回路を備えることを特徴
とする電源回路。
動ICにおいて、前記液晶パネルに供給する各出力電圧
に対してV/F回路を有し、前記V/F回路の駆動能力
を外部入力により変更する制御回路を備えることを特徴
とする電源回路。
【0015】さらに、前記V/F回路の駆動能力制御回
路は、V/F回路の動作パルス幅を制御する回路を有す
ることを特徴とする電源回路。
路は、V/F回路の動作パルス幅を制御する回路を有す
ることを特徴とする電源回路。
【0016】あるいは、前記V/F回路の駆動能力制御
回路は、V/F回路の動作周期を制御する回路を有する
ことを特徴とする電源回路。
回路は、V/F回路の動作周期を制御する回路を有する
ことを特徴とする電源回路。
【0017】あるいは、V/F回路は駆動能力を決定す
るTrを複数の並列Trで構成することを特徴とする電
源回路。
るTrを複数の並列Trで構成することを特徴とする電
源回路。
【0018】あるいは、前記V/F回路の駆動能力制御
回路は、V/F回路のゲート電圧を制御する回路を有す
ることを特徴とする電源回路。
回路は、V/F回路のゲート電圧を制御する回路を有す
ることを特徴とする電源回路。
【0019】
【発明の実施の形態】以下、本発明の液晶パネル駆動用
電源の電源制御回路を、実施例により図面を用いて説明
する。
電源の電源制御回路を、実施例により図面を用いて説明
する。
【0020】図1は、本発明の電源制御回路のV/F回
路の駆動能力切り換え回路の実施例1である。
路の駆動能力切り換え回路の実施例1である。
【0021】図1において、CL(32)は液晶パネル
のデータ表示タイミング信号である。CL信号を2入力
AND10(44)の一方の入力端子へ接続し、更にC
L信号を受けてIN10(40)、DL10(41)、
DL11(42)、DL12(43)の順に直列に接続
し、この出力を前記AND入力の他方の端子に接続す
る。また、DL11(42)、DL12(43)にはS
W11(45)、SW12(46)をそれぞれ並列に接
続し、各スイッチSW11、SW12により、DL1
1、DL12を独立に制御するものとする。ここで、S
W11、SW12は例えばTrあるいはAND回路等で
形成し、スイッチのON/OFFを図3に示す様な外部
コマンド、あるいは図4に示す様な外部端子の設定によ
り制御し、ICの製造後にユーザーが任意に設定できる
ものとする。図3においてはCPUよりコマンドを転送
し、SW11、SW12の設定ができるようにセレクタ
回路(82)が必要である。図4においては2つのスイ
ッチSW11、SW12を用いる場合、外部端子を2端
子用意し、これを受けてセレクタ回路(83)が必要で
ある。
のデータ表示タイミング信号である。CL信号を2入力
AND10(44)の一方の入力端子へ接続し、更にC
L信号を受けてIN10(40)、DL10(41)、
DL11(42)、DL12(43)の順に直列に接続
し、この出力を前記AND入力の他方の端子に接続す
る。また、DL11(42)、DL12(43)にはS
W11(45)、SW12(46)をそれぞれ並列に接
続し、各スイッチSW11、SW12により、DL1
1、DL12を独立に制御するものとする。ここで、S
W11、SW12は例えばTrあるいはAND回路等で
形成し、スイッチのON/OFFを図3に示す様な外部
コマンド、あるいは図4に示す様な外部端子の設定によ
り制御し、ICの製造後にユーザーが任意に設定できる
ものとする。図3においてはCPUよりコマンドを転送
し、SW11、SW12の設定ができるようにセレクタ
回路(82)が必要である。図4においては2つのスイ
ッチSW11、SW12を用いる場合、外部端子を2端
子用意し、これを受けてセレクタ回路(83)が必要で
ある。
【0022】例えば、図1においてSW11(45)、
SW12(46)を共にONした状態1および共にOF
Fした状態2に設定した場合のDCL出力波形を図2に
示す。図2において、状態1ではDCL信号の’H’期
間はDL10(41)の遅延分であり、状態2ではDC
L信号の’H’期間はDCL10(41)+DCL11
(42)+DCL12(43)の合計の遅延分となる。
SW12(46)を共にONした状態1および共にOF
Fした状態2に設定した場合のDCL出力波形を図2に
示す。図2において、状態1ではDCL信号の’H’期
間はDL10(41)の遅延分であり、状態2ではDC
L信号の’H’期間はDCL10(41)+DCL11
(42)+DCL12(43)の合計の遅延分となる。
【0023】以上の回路により生成されたDCL(3
3)信号は、図12におけるTr(9)へのゲート入力
端子DCL(33)へ供給するコントロール信号とな
る。図12において、Tr(8)、(9)のON期間を
制御することにより、VOUTに供給される電流をコン
トロールし、液晶パネルの表示が劣化しない範囲で最小
の消費電流となるモードをユーザーが確認し、外部コマ
ンドあるいは外部端子の設定を確定する。本実施例1で
は遅延素子DL11、DL12を設けたが、3つ以上で
も同様である。
3)信号は、図12におけるTr(9)へのゲート入力
端子DCL(33)へ供給するコントロール信号とな
る。図12において、Tr(8)、(9)のON期間を
制御することにより、VOUTに供給される電流をコン
トロールし、液晶パネルの表示が劣化しない範囲で最小
の消費電流となるモードをユーザーが確認し、外部コマ
ンドあるいは外部端子の設定を確定する。本実施例1で
は遅延素子DL11、DL12を設けたが、3つ以上で
も同様である。
【0024】以上のように、第1の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Trの動作期
間を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
ルを表示するタイミングで動作する駆動用Trの動作期
間を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
【0025】第2の実施例を図5に示す。第2の実施例
では、従来回路に対し図5に示す分周回路(84)を、
DCL出力(33)と図12のTr(9)のゲート入力
との間に付加した構成である。図5において、入力信号
DCL(33)は図13に示す液晶パネル駆動パルス生
成回路の出力であり、このときのDL回路の遅延値は任
意の値をとるものとする。また、図5のDF21(4
8)、DF22(49)、DF23(50)はフリップ
・フロップ回路を示し、このクロック入力端子をC、デ
ータ入力端子をD、正転データ出力端子をQ、反転デー
タ出力端子をXQとし、SW20(51)、SW21
(52)、SW22(53)、SW23(54)はスイ
ッチであり、例えばTrあるいはAND回路で形成す
る。図5のDCL(33)の信号を1つはSW20(5
1)へ、1つはDF21(48)の端子Cへ接続し、D
F21の出力XQをDF21の端子DおよびDF22
(49)の端子Cへ接続し、DF21(48)の出力Q
をSW21(52)へ接続する。同様に、DF22(4
9)の出力XQをDF22のDおよびDF23(50)
の端子Cへ接続し、DF22の出力QをSW22(5
3)へ接続する。更に、DF23(50)の出力XQを
DF23の端子Dへ接続し、DF23の出力QをSW2
3(54)へ接続する。前記スイッチSW20、SW2
1、SW22、SW23の他端は共通とし、DCL2
(34)として出力する。前記各スイッチはそれぞれ同
時にONさせず、必ず1つのスイッチのみONするもの
とする。前記スイッチの動作により、出力DCL2(3
4)は図6に示す様にCL(32)信号に対し、SW2
0のみがONの場合CLと同一周期、SW21のみがO
Nの場合CLの2倍の周期、SW22のみONの場合C
Lの4倍の周期、SW23のみONの場合CLの8倍の
周期で出力される。ここで、前記のスイッチSW20〜
SW23を制御するセレクタ回路はコマンド入力あるい
は外部端子の設定により、常時1つのスイッチのみセレ
クトする構造とする。本実施例においては、フリップフ
ロップ回路を3つ設けて説明したが4つ以上でも同様で
ある。
では、従来回路に対し図5に示す分周回路(84)を、
DCL出力(33)と図12のTr(9)のゲート入力
との間に付加した構成である。図5において、入力信号
DCL(33)は図13に示す液晶パネル駆動パルス生
成回路の出力であり、このときのDL回路の遅延値は任
意の値をとるものとする。また、図5のDF21(4
8)、DF22(49)、DF23(50)はフリップ
・フロップ回路を示し、このクロック入力端子をC、デ
ータ入力端子をD、正転データ出力端子をQ、反転デー
タ出力端子をXQとし、SW20(51)、SW21
(52)、SW22(53)、SW23(54)はスイ
ッチであり、例えばTrあるいはAND回路で形成す
る。図5のDCL(33)の信号を1つはSW20(5
1)へ、1つはDF21(48)の端子Cへ接続し、D
F21の出力XQをDF21の端子DおよびDF22
(49)の端子Cへ接続し、DF21(48)の出力Q
をSW21(52)へ接続する。同様に、DF22(4
9)の出力XQをDF22のDおよびDF23(50)
の端子Cへ接続し、DF22の出力QをSW22(5
3)へ接続する。更に、DF23(50)の出力XQを
DF23の端子Dへ接続し、DF23の出力QをSW2
3(54)へ接続する。前記スイッチSW20、SW2
1、SW22、SW23の他端は共通とし、DCL2
(34)として出力する。前記各スイッチはそれぞれ同
時にONさせず、必ず1つのスイッチのみONするもの
とする。前記スイッチの動作により、出力DCL2(3
4)は図6に示す様にCL(32)信号に対し、SW2
0のみがONの場合CLと同一周期、SW21のみがO
Nの場合CLの2倍の周期、SW22のみONの場合C
Lの4倍の周期、SW23のみONの場合CLの8倍の
周期で出力される。ここで、前記のスイッチSW20〜
SW23を制御するセレクタ回路はコマンド入力あるい
は外部端子の設定により、常時1つのスイッチのみセレ
クトする構造とする。本実施例においては、フリップフ
ロップ回路を3つ設けて説明したが4つ以上でも同様で
ある。
【0026】以上のように、第2の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Trの動作周
期を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
ルを表示するタイミングで動作する駆動用Trの動作周
期を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
【0027】第3の実施例を図7を用いて説明する。図
7において、回路構成は図11に示す従来実施例と同一
であり、図11との相違点は出力回路部の駆動能力を決
定するNチャネルTr(10)、(11)を追加したこ
とである。図7のTr(10)とTr(11)はVOU
T(27)とV5(25)の間に直列に配置し、Tr
(10)のゲート電位はVREG(26)を供給し、T
r(11)のゲート(38)はVDD−V5系で動作す
る信号を入力するものとする。また、Tr(9)とTr
(11)のTrサイズは駆動能力の選択の設定幅によっ
て設計する。更に、本実施例ではVOUTーV5間に並
列に設定する駆動能力を決定するTrの数をTr
(9)、(11)の2つとしたが、3つ以上でもよい。
7において、回路構成は図11に示す従来実施例と同一
であり、図11との相違点は出力回路部の駆動能力を決
定するNチャネルTr(10)、(11)を追加したこ
とである。図7のTr(10)とTr(11)はVOU
T(27)とV5(25)の間に直列に配置し、Tr
(10)のゲート電位はVREG(26)を供給し、T
r(11)のゲート(38)はVDD−V5系で動作す
る信号を入力するものとする。また、Tr(9)とTr
(11)のTrサイズは駆動能力の選択の設定幅によっ
て設計する。更に、本実施例ではVOUTーV5間に並
列に設定する駆動能力を決定するTrの数をTr
(9)、(11)の2つとしたが、3つ以上でもよい。
【0028】前記端子(37)、(38)に対しては、
図8に示す回路によりDCL(33)に同期した信号を
供給する。図8において、DCL(33)は図13に示
した従来実施例の出力信号DCL(33)である。スイ
ッチSW31(57)、SW32(58)の一端はVD
Dに接続し、もう一方は2入力AND回路AND31
(55),AND32(56)の一方にそれぞれ接続す
る。AND回路のもう一方は、DCL(33)をそれぞ
れ接続する。前記AND回路の出力をそれぞれ(3
7),(38)として、図7の(37)、(38)端子
とそれぞれ接続する。ここで、前記のスイッチSW31
(57)、SW32(58)は、例えばTrあるいはA
ND回路で形成し、スイッチの制御には第一の実施例で
の図3あるいは図4と同一の構成の回路を用いる。
図8に示す回路によりDCL(33)に同期した信号を
供給する。図8において、DCL(33)は図13に示
した従来実施例の出力信号DCL(33)である。スイ
ッチSW31(57)、SW32(58)の一端はVD
Dに接続し、もう一方は2入力AND回路AND31
(55),AND32(56)の一方にそれぞれ接続す
る。AND回路のもう一方は、DCL(33)をそれぞ
れ接続する。前記AND回路の出力をそれぞれ(3
7),(38)として、図7の(37)、(38)端子
とそれぞれ接続する。ここで、前記のスイッチSW31
(57)、SW32(58)は、例えばTrあるいはA
ND回路で形成し、スイッチの制御には第一の実施例で
の図3あるいは図4と同一の構成の回路を用いる。
【0029】以上のように、第3の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Trのサイズ
を切り換えることにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
ルを表示するタイミングで動作する駆動用Trのサイズ
を切り換えることにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
【0030】第4の実施例を図9を用いて説明する。図
9において、回路構成は図11に示す従来実施例と同一
であり、図11との相違点は出力回路部の駆動能力を決
定するNチャネルTr(8)のゲート電位を、VREG
(26)ではなくV5(25)電位を基準とした図10
に示す様なゲート電位制御回路(85)としたことであ
る。図10において、抵抗素子R41(64)〜R44
(67)をVREGーV5間に直列に接続し、各抵抗間
の中間電位をそれぞれスイッチSW41(60)〜SW
44(63)の一端に接続し、もう一方をVa端子(2
8)に共通に接続する。ここで、前記SW41〜SW4
4は第2の実施例で説明したようなセレクト回路を用い
て制御するものとする。また、図10におけるVREG
(26)はVDD(20)でもよく、R41〜R44の
抵抗素子はポリシリコンやTrのON抵抗等を用い、さ
らにR41〜R44の抵抗値を等しくせず任意に設定す
ることで、前記各スイッチのモードにより、任意のゲー
ト電位Vaを得ることができる。
9において、回路構成は図11に示す従来実施例と同一
であり、図11との相違点は出力回路部の駆動能力を決
定するNチャネルTr(8)のゲート電位を、VREG
(26)ではなくV5(25)電位を基準とした図10
に示す様なゲート電位制御回路(85)としたことであ
る。図10において、抵抗素子R41(64)〜R44
(67)をVREGーV5間に直列に接続し、各抵抗間
の中間電位をそれぞれスイッチSW41(60)〜SW
44(63)の一端に接続し、もう一方をVa端子(2
8)に共通に接続する。ここで、前記SW41〜SW4
4は第2の実施例で説明したようなセレクト回路を用い
て制御するものとする。また、図10におけるVREG
(26)はVDD(20)でもよく、R41〜R44の
抵抗素子はポリシリコンやTrのON抵抗等を用い、さ
らにR41〜R44の抵抗値を等しくせず任意に設定す
ることで、前記各スイッチのモードにより、任意のゲー
ト電位Vaを得ることができる。
【0031】以上のように、第4の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Trのゲート
電圧を制御することにより、液晶パネルこにあった任意
の駆動能力を設定し、消費電流を最小限に抑えることが
できる。
ルを表示するタイミングで動作する駆動用Trのゲート
電圧を制御することにより、液晶パネルこにあった任意
の駆動能力を設定し、消費電流を最小限に抑えることが
できる。
【0032】
【発明の効果】以上説明したようにこの発明によれば、
幅広い液晶パネルサイズに対して設計変更することなく
液晶パネル駆動能力を最適に、IC製造後にユーザーが
設定でき、表示品質を落とすことなく消費電流の無駄の
ない液晶パネル用の電源回路を提供できる。
幅広い液晶パネルサイズに対して設計変更することなく
液晶パネル駆動能力を最適に、IC製造後にユーザーが
設定でき、表示品質を落とすことなく消費電流の無駄の
ない液晶パネル用の電源回路を提供できる。
【図1】第1の実施例である液晶パネル用電源回路の電
源制御回路図。
源制御回路図。
【図2】第1の実施例の電源制御回路のタイミング図。
【図3】第1の実施例でのコマンド入力による電源制御
回路のセレクト回路図。
回路のセレクト回路図。
【図4】第1の実施例での外部端子設定による電源制御
回路のセレクト回路図。
回路のセレクト回路図。
【図5】第2の実施例である液晶パネル用電源回路の電
源制御回路図。
源制御回路図。
【図6】第2の実施例の電源制御回路のタイミング図。
【図7】第3の実施例である液晶パネル用電源回路のV
/F回路図。
/F回路図。
【図8】第3の実施例での電源制御回路のセレクト回路
図。
図。
【図9】第4の実施例である液晶パネル用電源回路のV
/F回路図。
/F回路図。
【図10】第4の実施例でのゲート電位制御回路図。
【図11】従来の液晶パネル用電源の電源回路図。
【図12】従来の液晶パネル用電源回路のV/F回路
図。
図。
【図13】従来の液晶パネル用電源回路の電源制御回路
図。
図。
【図14】従来例の電源制御回路のタイミング図。
1、2、6はPチャネルTr、3〜5、7〜11はNチ
ャネルTr、20はVDDグランド、21は分圧電位V
1、22は分圧電位V2、23は分圧電位V3、24は
分圧電位V4、25は分圧電位V5、26は基準電位V
REG、27は出力電位VOUT、28はゲート制御電
位Va、30は正相入力端子G1、31は逆相入力端子
G2、32は液晶表示用クロックCL、33はCLより
生成したゲート制御信号DCL、34はDCLより生成
したゲート制御信号、35はコマンド入力ライン、36
は外部端子、37、38はゲート端子、40、68はイ
ンバータ回路、41〜43、69は遅延回路、44、5
5、56、70は2入力AND、45、46、51〜5
4、57、58、60〜63はスイッチ、47はI/O
バッファ、48〜50はフリップフロップ回路、59は
周波数補正用容量、64〜67は分圧用抵抗、71〜7
5はBias設定用抵抗、76〜79はボルテージフォ
ロア回路、80は電力補助用容量、81は遅延回路ブロ
ック、82、83はセレクタ回路ブロック、84は分周
回路ブロック、85はゲート電位制御回路ブロックであ
る。
ャネルTr、20はVDDグランド、21は分圧電位V
1、22は分圧電位V2、23は分圧電位V3、24は
分圧電位V4、25は分圧電位V5、26は基準電位V
REG、27は出力電位VOUT、28はゲート制御電
位Va、30は正相入力端子G1、31は逆相入力端子
G2、32は液晶表示用クロックCL、33はCLより
生成したゲート制御信号DCL、34はDCLより生成
したゲート制御信号、35はコマンド入力ライン、36
は外部端子、37、38はゲート端子、40、68はイ
ンバータ回路、41〜43、69は遅延回路、44、5
5、56、70は2入力AND、45、46、51〜5
4、57、58、60〜63はスイッチ、47はI/O
バッファ、48〜50はフリップフロップ回路、59は
周波数補正用容量、64〜67は分圧用抵抗、71〜7
5はBias設定用抵抗、76〜79はボルテージフォ
ロア回路、80は電力補助用容量、81は遅延回路ブロ
ック、82、83はセレクタ回路ブロック、84は分周
回路ブロック、85はゲート電位制御回路ブロックであ
る。
Claims (5)
- 【請求項1】液晶パネルを表示する駆動ICにおいて、
前記液晶パネルに供給する各出力電圧に対してボルテー
ジフォロア回路を有し、前記V/F回路の駆動能力を外
部入力により変更する制御回路を備えることを特徴とす
る電源回路。 - 【請求項2】請求項1記載の、前記V/F回路の駆動能
力制御回路は、V/F回路の動作パルス幅を制御する回
路を有することを特徴とする電源回路。 - 【請求項3】請求項1記載の、前記V/F回路の駆動能
力制御回路は、V/F回路の動作周期を制御する回路を
有することを特徴とする電源回路。 - 【請求項4】請求項1記載の、前記V/F回路は、駆動
能力を決定するTrを複数の並列Trで構成することを
特徴とする電源回路。 - 【請求項5】請求項1記載の、前記V/F回路の駆動能
力制御回路は、V/F回路のゲート電圧を制御する回路
を有することを特徴とする電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32935695A JPH09166771A (ja) | 1995-12-18 | 1995-12-18 | 電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32935695A JPH09166771A (ja) | 1995-12-18 | 1995-12-18 | 電源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09166771A true JPH09166771A (ja) | 1997-06-24 |
Family
ID=18220550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32935695A Pending JPH09166771A (ja) | 1995-12-18 | 1995-12-18 | 電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09166771A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100756210B1 (ko) * | 2000-07-31 | 2007-09-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 전기 회로 |
US7592994B2 (en) | 2000-08-29 | 2009-09-22 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and reduction of electromagnetic interference |
-
1995
- 1995-12-18 JP JP32935695A patent/JPH09166771A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100756210B1 (ko) * | 2000-07-31 | 2007-09-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 전기 회로 |
US7358763B2 (en) | 2000-07-31 | 2008-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
US8232982B2 (en) | 2000-07-31 | 2012-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
US8421783B2 (en) | 2000-07-31 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
US9153187B2 (en) | 2000-07-31 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
US7592994B2 (en) | 2000-08-29 | 2009-09-22 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and reduction of electromagnetic interference |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
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A521 | Written amendment |
Effective date: 20040901 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A02 | Decision of refusal |
Effective date: 20041214 Free format text: JAPANESE INTERMEDIATE CODE: A02 |