JPH09166771A - 電源回路 - Google Patents
電源回路Info
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- JPH09166771A JPH09166771A JP32935695A JP32935695A JPH09166771A JP H09166771 A JPH09166771 A JP H09166771A JP 32935695 A JP32935695 A JP 32935695A JP 32935695 A JP32935695 A JP 32935695A JP H09166771 A JPH09166771 A JP H09166771A
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Abstract
(57)【要約】
【課題】液晶パネルを表示する駆動用電源ＩＣにおいて
は、使用される多種多様な液晶パネルサイズによらず駆
動能力が一定であり、消費電力を最小限に抑える回路設
計ができない。パネルサイズが小さく駆動能力を必要と
しない場合にも、従来の汎用電源ＩＣでは一律に無駄に
電流を消費してしまう。 【解決手段】電源ＩＣにおいて、液晶パネル駆動能力を
決定しているボルテージフォロア回路の駆動能力を、製
造後にユーザーが設定することを可能とすることで、課
題を解決する。ボルテージフォロア回路の駆動能力制御
方法として、実施例１では駆動Ｔｒの動作パルス幅を制
御し、実施例２では駆動Ｔｒの動作周期を制御し、実施
例３では駆動Ｔｒを複数の並列Ｔｒで構成し、実施例４
では駆動Ｔｒのゲート電圧を制御する方法を提供する。
は、使用される多種多様な液晶パネルサイズによらず駆
動能力が一定であり、消費電力を最小限に抑える回路設
計ができない。パネルサイズが小さく駆動能力を必要と
しない場合にも、従来の汎用電源ＩＣでは一律に無駄に
電流を消費してしまう。 【解決手段】電源ＩＣにおいて、液晶パネル駆動能力を
決定しているボルテージフォロア回路の駆動能力を、製
造後にユーザーが設定することを可能とすることで、課
題を解決する。ボルテージフォロア回路の駆動能力制御
方法として、実施例１では駆動Ｔｒの動作パルス幅を制
御し、実施例２では駆動Ｔｒの動作周期を制御し、実施
例３では駆動Ｔｒを複数の並列Ｔｒで構成し、実施例４
では駆動Ｔｒのゲート電圧を制御する方法を提供する。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶パネルを駆
動するための電源回路に関する。
動するための電源回路に関する。
【０００２】
【従来の技術】携帯機器等に用いられる小型の液晶パネ
ルを表示するための周辺部品として、ＬＣＤドライバ、
液晶パネル用電源ＩＣ等が必要となる。携帯機器等の分
野においては、低消費電力、動作時間の長さが鍵であ
り、各部品の消費電流の低減は必至である。しかし、汎
用の部品を使う場合、電源ＩＣあるいは電源内蔵のＬＣ
ＤドライバＩＣにおいてはパネル容量に依らず電源部の
消費電流は一定であり、汎用であるため液晶駆動能力は
大きめに設計しており、低消費電流の点で課題となって
いる。
ルを表示するための周辺部品として、ＬＣＤドライバ、
液晶パネル用電源ＩＣ等が必要となる。携帯機器等の分
野においては、低消費電力、動作時間の長さが鍵であ
り、各部品の消費電流の低減は必至である。しかし、汎
用の部品を使う場合、電源ＩＣあるいは電源内蔵のＬＣ
ＤドライバＩＣにおいてはパネル容量に依らず電源部の
消費電流は一定であり、汎用であるため液晶駆動能力は
大きめに設計しており、低消費電流の点で課題となって
いる。
【０００３】図１１は、一般的な液晶パネル駆動用電源
回路の、分圧部とＶ／Ｆ（ボルテージフォロア）回路部
を示す。図１１において、Ｖ５（２５）へは液晶パネル
を駆動する電圧Ｖｏｐを与え、次に液晶パネルに合った
Ｂｉａｓ比を得るように、任意の抵抗Ｒ１（７１）〜Ｒ
５（７５）をＶＤＤ（２０）ーＶ５（２５）間に直列に
接続する。例えば、Ｄｕｔｙが１／１６の場合、Ｂｉａ
ｓ比は（√１６）＋１＝５となり、Ｒ１＝Ｒ２＝Ｒ３＝
Ｒ４＝Ｒ５と設定すればよい。
回路の、分圧部とＶ／Ｆ（ボルテージフォロア）回路部
を示す。図１１において、Ｖ５（２５）へは液晶パネル
を駆動する電圧Ｖｏｐを与え、次に液晶パネルに合った
Ｂｉａｓ比を得るように、任意の抵抗Ｒ１（７１）〜Ｒ
５（７５）をＶＤＤ（２０）ーＶ５（２５）間に直列に
接続する。例えば、Ｄｕｔｙが１／１６の場合、Ｂｉａ
ｓ比は（√１６）＋１＝５となり、Ｒ１＝Ｒ２＝Ｒ３＝
Ｒ４＝Ｒ５と設定すればよい。
【０００４】次に、前記各抵抗の接続点の電位を各々Ｏ
Ｐ１（７６）〜ＯＰ４（７９）のＶ／Ｆ回路によりバッ
ファする。また、容量Ｃ（８０）を各電位とグランド間
に接続することにより、Ｖ／Ｆ回路の駆動能力を抑え、
前記容量Ｃにより電流供給を補う構造が一般的である。
Ｐ１（７６）〜ＯＰ４（７９）のＶ／Ｆ回路によりバッ
ファする。また、容量Ｃ（８０）を各電位とグランド間
に接続することにより、Ｖ／Ｆ回路の駆動能力を抑え、
前記容量Ｃにより電流供給を補う構造が一般的である。
【０００５】従来技術においては、以上説明した電源回
路内のＯＰ１〜ＯＰ４のＶ／Ｆ回路に、例えば図１２に
示す様な工夫をしている。
路内のＯＰ１〜ＯＰ４のＶ／Ｆ回路に、例えば図１２に
示す様な工夫をしている。
【０００６】図１２は、従来例のＶ／Ｆ回路を示す回路
図でＮチャネルＴｒ入力型である。
図でＮチャネルＴｒ入力型である。
【０００７】図１２において、ＰチャネルＴｒ（１）、
（２）は能動負荷、ＮチャネルＴｒ（３）、（４）は差
動対、ＮチャネルＴｒ（５）は電流源として作動回路を
構成し、ＰチャネルＴｒ（６）、ＮチャネルＴｒ
（７）、（８）、（９）により出力回路を構成してい
る。ＶＲＥＧ（２６）はＶ５（２５）を基準とした定電
圧を与えＴｒ（５）、（７）、（８）のゲート電位を制
御する。Ｃ１（５９）は、周波数補正用容量である。ま
た、Ｇ１（３０）は正相入力端子でありバッファする電
位を与え、Ｇ２（３１）は逆相入力端子であり出力電圧
ＶＯＵＴ（２７）を与え負帰還とする。
（２）は能動負荷、ＮチャネルＴｒ（３）、（４）は差
動対、ＮチャネルＴｒ（５）は電流源として作動回路を
構成し、ＰチャネルＴｒ（６）、ＮチャネルＴｒ
（７）、（８）、（９）により出力回路を構成してい
る。ＶＲＥＧ（２６）はＶ５（２５）を基準とした定電
圧を与えＴｒ（５）、（７）、（８）のゲート電位を制
御する。Ｃ１（５９）は、周波数補正用容量である。ま
た、Ｇ１（３０）は正相入力端子でありバッファする電
位を与え、Ｇ２（３１）は逆相入力端子であり出力電圧
ＶＯＵＴ（２７）を与え負帰還とする。
【０００８】図１２において、Ｖ／Ｆ回路の駆動能力を
決定するＴｒは（７）および（８）である。
決定するＴｒは（７）および（８）である。
【０００９】液晶パネルの電力消費は表示データの変化
点で急峻に起こり、表示データの変化がない場合はほと
んど電力を消費しない。よって、常時１μＡ以下の微少
電流を流すためのＴｒ（７）と、液晶パネルが最も消費
電流を消費するデータの変化時にタイミングをあわせ
て、Ｔｒ（９）のスイッチにより表示用クロックのタイ
ミングで一定期間ｔＯＮの期間オンするＴｒ（８）を付
加し、消費電流の低減を図っている。Ｔｒ（８）の消費
電流はＩＣによって異なるが、十分な駆動電力を得るた
めには数十μＡ以上に設計する必要がある。尚、Ｔｒ
（９）のゲート電位はＶ５−ＶＤＤ系を用い、Ｔｒ
（８）に対してＴｒ（９）のＯＮ抵抗は十分小さいもの
に設計する。
点で急峻に起こり、表示データの変化がない場合はほと
んど電力を消費しない。よって、常時１μＡ以下の微少
電流を流すためのＴｒ（７）と、液晶パネルが最も消費
電流を消費するデータの変化時にタイミングをあわせ
て、Ｔｒ（９）のスイッチにより表示用クロックのタイ
ミングで一定期間ｔＯＮの期間オンするＴｒ（８）を付
加し、消費電流の低減を図っている。Ｔｒ（８）の消費
電流はＩＣによって異なるが、十分な駆動電力を得るた
めには数十μＡ以上に設計する必要がある。尚、Ｔｒ
（９）のゲート電位はＶ５−ＶＤＤ系を用い、Ｔｒ
（８）に対してＴｒ（９）のＯＮ抵抗は十分小さいもの
に設計する。
【００１０】前記一定期間ｔＯＮは、図１３に示す様な
回路により生成する。図１３において、データ変化タイ
ミングである信号ＣＬ（３２）の変化点を捕らえた遅延
素子ＤＬ（６９）の出力と前記ＣＬとのＡＮＤをとるこ
とにより、ＤＬの遅延期間だけＤＣＬ（３３）のパルス
幅を生成する。図１４に各部でのタイミング波形を示
す。図１４において、ＤＣＬ（３３）信号のＨＩＧＨ期
間のみＴｒ（９）が動作する。
回路により生成する。図１３において、データ変化タイ
ミングである信号ＣＬ（３２）の変化点を捕らえた遅延
素子ＤＬ（６９）の出力と前記ＣＬとのＡＮＤをとるこ
とにより、ＤＬの遅延期間だけＤＣＬ（３３）のパルス
幅を生成する。図１４に各部でのタイミング波形を示
す。図１４において、ＤＣＬ（３３）信号のＨＩＧＨ期
間のみＴｒ（９）が動作する。
【００１１】加えて、各中間電位とグランド間にコンデ
ンサＣをそれぞれ接続することによりＶ／Ｆ回路の駆動
能力を極力抑え、Ｖ／Ｆ回路の能力を越える負荷に対し
ては前記コンデンサＣ（８０）にチャージされた電荷で
補い、液晶パネルの表示劣化を抑えている。
ンサＣをそれぞれ接続することによりＶ／Ｆ回路の駆動
能力を極力抑え、Ｖ／Ｆ回路の能力を越える負荷に対し
ては前記コンデンサＣ（８０）にチャージされた電荷で
補い、液晶パネルの表示劣化を抑えている。
【００１２】
【発明が解決しようとする課題】上記の従来の方法で
は、汎用品であるためＶ／Ｆ回路の駆動能力が固定で、
かつ大きめに設計されており、液晶パネルのサイズによ
らず電源部の消費電流は一定である。液晶パネルのサイ
ズが小さい等で前記Ｖ／Ｆ回路の駆動能力がパネル容量
に対して過大である場合、無駄に電流を消費してしまう
という問題を生じる。
は、汎用品であるためＶ／Ｆ回路の駆動能力が固定で、
かつ大きめに設計されており、液晶パネルのサイズによ
らず電源部の消費電流は一定である。液晶パネルのサイ
ズが小さい等で前記Ｖ／Ｆ回路の駆動能力がパネル容量
に対して過大である場合、無駄に電流を消費してしまう
という問題を生じる。
【００１３】本発明の目的は、ＩＣ製造後に液晶パネル
の容量に合わせてＶ／Ｆ回路の駆動能力を任意に設定す
ることにより、液晶パネルの表示品質を劣化させず消費
電流を抑えた電源回路を提供することにある。
の容量に合わせてＶ／Ｆ回路の駆動能力を任意に設定す
ることにより、液晶パネルの表示品質を劣化させず消費
電流を抑えた電源回路を提供することにある。
【００１４】
【課題を解決するための手段】液晶パネルを表示する駆
動ＩＣにおいて、前記液晶パネルに供給する各出力電圧
に対してＶ／Ｆ回路を有し、前記Ｖ／Ｆ回路の駆動能力
を外部入力により変更する制御回路を備えることを特徴
とする電源回路。
動ＩＣにおいて、前記液晶パネルに供給する各出力電圧
に対してＶ／Ｆ回路を有し、前記Ｖ／Ｆ回路の駆動能力
を外部入力により変更する制御回路を備えることを特徴
とする電源回路。
【００１５】さらに、前記Ｖ／Ｆ回路の駆動能力制御回
路は、Ｖ／Ｆ回路の動作パルス幅を制御する回路を有す
ることを特徴とする電源回路。
路は、Ｖ／Ｆ回路の動作パルス幅を制御する回路を有す
ることを特徴とする電源回路。
【００１６】あるいは、前記Ｖ／Ｆ回路の駆動能力制御
回路は、Ｖ／Ｆ回路の動作周期を制御する回路を有する
ことを特徴とする電源回路。
回路は、Ｖ／Ｆ回路の動作周期を制御する回路を有する
ことを特徴とする電源回路。
【００１７】あるいは、Ｖ／Ｆ回路は駆動能力を決定す
るＴｒを複数の並列Ｔｒで構成することを特徴とする電
源回路。
るＴｒを複数の並列Ｔｒで構成することを特徴とする電
源回路。
【００１８】あるいは、前記Ｖ／Ｆ回路の駆動能力制御
回路は、Ｖ／Ｆ回路のゲート電圧を制御する回路を有す
ることを特徴とする電源回路。
回路は、Ｖ／Ｆ回路のゲート電圧を制御する回路を有す
ることを特徴とする電源回路。
【００１９】
【発明の実施の形態】以下、本発明の液晶パネル駆動用
電源の電源制御回路を、実施例により図面を用いて説明
する。
電源の電源制御回路を、実施例により図面を用いて説明
する。
【００２０】図１は、本発明の電源制御回路のＶ／Ｆ回
路の駆動能力切り換え回路の実施例１である。
路の駆動能力切り換え回路の実施例１である。
【００２１】図１において、ＣＬ（３２）は液晶パネル
のデータ表示タイミング信号である。ＣＬ信号を２入力
ＡＮＤ１０（４４）の一方の入力端子へ接続し、更にＣ
Ｌ信号を受けてＩＮ１０（４０）、ＤＬ１０（４１）、
ＤＬ１１（４２）、ＤＬ１２（４３）の順に直列に接続
し、この出力を前記ＡＮＤ入力の他方の端子に接続す
る。また、ＤＬ１１（４２）、ＤＬ１２（４３）にはＳ
Ｗ１１（４５）、ＳＷ１２（４６）をそれぞれ並列に接
続し、各スイッチＳＷ１１、ＳＷ１２により、ＤＬ１
１、ＤＬ１２を独立に制御するものとする。ここで、Ｓ
Ｗ１１、ＳＷ１２は例えばＴｒあるいはＡＮＤ回路等で
形成し、スイッチのＯＮ／ＯＦＦを図３に示す様な外部
コマンド、あるいは図４に示す様な外部端子の設定によ
り制御し、ＩＣの製造後にユーザーが任意に設定できる
ものとする。図３においてはＣＰＵよりコマンドを転送
し、ＳＷ１１、ＳＷ１２の設定ができるようにセレクタ
回路（８２）が必要である。図４においては２つのスイ
ッチＳＷ１１、ＳＷ１２を用いる場合、外部端子を２端
子用意し、これを受けてセレクタ回路（８３）が必要で
ある。
のデータ表示タイミング信号である。ＣＬ信号を２入力
ＡＮＤ１０（４４）の一方の入力端子へ接続し、更にＣ
Ｌ信号を受けてＩＮ１０（４０）、ＤＬ１０（４１）、
ＤＬ１１（４２）、ＤＬ１２（４３）の順に直列に接続
し、この出力を前記ＡＮＤ入力の他方の端子に接続す
る。また、ＤＬ１１（４２）、ＤＬ１２（４３）にはＳ
Ｗ１１（４５）、ＳＷ１２（４６）をそれぞれ並列に接
続し、各スイッチＳＷ１１、ＳＷ１２により、ＤＬ１
１、ＤＬ１２を独立に制御するものとする。ここで、Ｓ
Ｗ１１、ＳＷ１２は例えばＴｒあるいはＡＮＤ回路等で
形成し、スイッチのＯＮ／ＯＦＦを図３に示す様な外部
コマンド、あるいは図４に示す様な外部端子の設定によ
り制御し、ＩＣの製造後にユーザーが任意に設定できる
ものとする。図３においてはＣＰＵよりコマンドを転送
し、ＳＷ１１、ＳＷ１２の設定ができるようにセレクタ
回路（８２）が必要である。図４においては２つのスイ
ッチＳＷ１１、ＳＷ１２を用いる場合、外部端子を２端
子用意し、これを受けてセレクタ回路（８３）が必要で
ある。
【００２２】例えば、図１においてＳＷ１１（４５）、
ＳＷ１２（４６）を共にＯＮした状態１および共にＯＦ
Ｆした状態２に設定した場合のＤＣＬ出力波形を図２に
示す。図２において、状態１ではＤＣＬ信号の’Ｈ’期
間はＤＬ１０（４１）の遅延分であり、状態２ではＤＣ
Ｌ信号の’Ｈ’期間はＤＣＬ１０（４１）＋ＤＣＬ１１
（４２）＋ＤＣＬ１２（４３）の合計の遅延分となる。
ＳＷ１２（４６）を共にＯＮした状態１および共にＯＦ
Ｆした状態２に設定した場合のＤＣＬ出力波形を図２に
示す。図２において、状態１ではＤＣＬ信号の’Ｈ’期
間はＤＬ１０（４１）の遅延分であり、状態２ではＤＣ
Ｌ信号の’Ｈ’期間はＤＣＬ１０（４１）＋ＤＣＬ１１
（４２）＋ＤＣＬ１２（４３）の合計の遅延分となる。
【００２３】以上の回路により生成されたＤＣＬ（３
３）信号は、図１２におけるＴｒ（９）へのゲート入力
端子ＤＣＬ（３３）へ供給するコントロール信号とな
る。図１２において、Ｔｒ（８）、（９）のＯＮ期間を
制御することにより、ＶＯＵＴに供給される電流をコン
トロールし、液晶パネルの表示が劣化しない範囲で最小
の消費電流となるモードをユーザーが確認し、外部コマ
ンドあるいは外部端子の設定を確定する。本実施例１で
は遅延素子ＤＬ１１、ＤＬ１２を設けたが、３つ以上で
も同様である。
３）信号は、図１２におけるＴｒ（９）へのゲート入力
端子ＤＣＬ（３３）へ供給するコントロール信号とな
る。図１２において、Ｔｒ（８）、（９）のＯＮ期間を
制御することにより、ＶＯＵＴに供給される電流をコン
トロールし、液晶パネルの表示が劣化しない範囲で最小
の消費電流となるモードをユーザーが確認し、外部コマ
ンドあるいは外部端子の設定を確定する。本実施例１で
は遅延素子ＤＬ１１、ＤＬ１２を設けたが、３つ以上で
も同様である。
【００２４】以上のように、第１の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Ｔｒの動作期
間を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
ルを表示するタイミングで動作する駆動用Ｔｒの動作期
間を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
【００２５】第２の実施例を図５に示す。第２の実施例
では、従来回路に対し図５に示す分周回路（８４）を、
ＤＣＬ出力（３３）と図１２のＴｒ（９）のゲート入力
との間に付加した構成である。図５において、入力信号
ＤＣＬ（３３）は図１３に示す液晶パネル駆動パルス生
成回路の出力であり、このときのＤＬ回路の遅延値は任
意の値をとるものとする。また、図５のＤＦ２１（４
８）、ＤＦ２２（４９）、ＤＦ２３（５０）はフリップ
・フロップ回路を示し、このクロック入力端子をＣ、デ
ータ入力端子をＤ、正転データ出力端子をＱ、反転デー
タ出力端子をＸＱとし、ＳＷ２０（５１）、ＳＷ２１
（５２）、ＳＷ２２（５３）、ＳＷ２３（５４）はスイ
ッチであり、例えばＴｒあるいはＡＮＤ回路で形成す
る。図５のＤＣＬ（３３）の信号を１つはＳＷ２０（５
１）へ、１つはＤＦ２１（４８）の端子Ｃへ接続し、Ｄ
Ｆ２１の出力ＸＱをＤＦ２１の端子ＤおよびＤＦ２２
（４９）の端子Ｃへ接続し、ＤＦ２１（４８）の出力Ｑ
をＳＷ２１（５２）へ接続する。同様に、ＤＦ２２（４
９）の出力ＸＱをＤＦ２２のＤおよびＤＦ２３（５０）
の端子Ｃへ接続し、ＤＦ２２の出力ＱをＳＷ２２（５
３）へ接続する。更に、ＤＦ２３（５０）の出力ＸＱを
ＤＦ２３の端子Ｄへ接続し、ＤＦ２３の出力ＱをＳＷ２
３（５４）へ接続する。前記スイッチＳＷ２０、ＳＷ２
１、ＳＷ２２、ＳＷ２３の他端は共通とし、ＤＣＬ２
（３４）として出力する。前記各スイッチはそれぞれ同
時にＯＮさせず、必ず１つのスイッチのみＯＮするもの
とする。前記スイッチの動作により、出力ＤＣＬ２（３
４）は図６に示す様にＣＬ（３２）信号に対し、ＳＷ２
０のみがＯＮの場合ＣＬと同一周期、ＳＷ２１のみがＯ
Ｎの場合ＣＬの２倍の周期、ＳＷ２２のみＯＮの場合Ｃ
Ｌの４倍の周期、ＳＷ２３のみＯＮの場合ＣＬの８倍の
周期で出力される。ここで、前記のスイッチＳＷ２０〜
ＳＷ２３を制御するセレクタ回路はコマンド入力あるい
は外部端子の設定により、常時１つのスイッチのみセレ
クトする構造とする。本実施例においては、フリップフ
ロップ回路を３つ設けて説明したが４つ以上でも同様で
ある。
では、従来回路に対し図５に示す分周回路（８４）を、
ＤＣＬ出力（３３）と図１２のＴｒ（９）のゲート入力
との間に付加した構成である。図５において、入力信号
ＤＣＬ（３３）は図１３に示す液晶パネル駆動パルス生
成回路の出力であり、このときのＤＬ回路の遅延値は任
意の値をとるものとする。また、図５のＤＦ２１（４
８）、ＤＦ２２（４９）、ＤＦ２３（５０）はフリップ
・フロップ回路を示し、このクロック入力端子をＣ、デ
ータ入力端子をＤ、正転データ出力端子をＱ、反転デー
タ出力端子をＸＱとし、ＳＷ２０（５１）、ＳＷ２１
（５２）、ＳＷ２２（５３）、ＳＷ２３（５４）はスイ
ッチであり、例えばＴｒあるいはＡＮＤ回路で形成す
る。図５のＤＣＬ（３３）の信号を１つはＳＷ２０（５
１）へ、１つはＤＦ２１（４８）の端子Ｃへ接続し、Ｄ
Ｆ２１の出力ＸＱをＤＦ２１の端子ＤおよびＤＦ２２
（４９）の端子Ｃへ接続し、ＤＦ２１（４８）の出力Ｑ
をＳＷ２１（５２）へ接続する。同様に、ＤＦ２２（４
９）の出力ＸＱをＤＦ２２のＤおよびＤＦ２３（５０）
の端子Ｃへ接続し、ＤＦ２２の出力ＱをＳＷ２２（５
３）へ接続する。更に、ＤＦ２３（５０）の出力ＸＱを
ＤＦ２３の端子Ｄへ接続し、ＤＦ２３の出力ＱをＳＷ２
３（５４）へ接続する。前記スイッチＳＷ２０、ＳＷ２
１、ＳＷ２２、ＳＷ２３の他端は共通とし、ＤＣＬ２
（３４）として出力する。前記各スイッチはそれぞれ同
時にＯＮさせず、必ず１つのスイッチのみＯＮするもの
とする。前記スイッチの動作により、出力ＤＣＬ２（３
４）は図６に示す様にＣＬ（３２）信号に対し、ＳＷ２
０のみがＯＮの場合ＣＬと同一周期、ＳＷ２１のみがＯ
Ｎの場合ＣＬの２倍の周期、ＳＷ２２のみＯＮの場合Ｃ
Ｌの４倍の周期、ＳＷ２３のみＯＮの場合ＣＬの８倍の
周期で出力される。ここで、前記のスイッチＳＷ２０〜
ＳＷ２３を制御するセレクタ回路はコマンド入力あるい
は外部端子の設定により、常時１つのスイッチのみセレ
クトする構造とする。本実施例においては、フリップフ
ロップ回路を３つ設けて説明したが４つ以上でも同様で
ある。
【００２６】以上のように、第２の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Ｔｒの動作周
期を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
ルを表示するタイミングで動作する駆動用Ｔｒの動作周
期を制御することにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
【００２７】第３の実施例を図７を用いて説明する。図
７において、回路構成は図１１に示す従来実施例と同一
であり、図１１との相違点は出力回路部の駆動能力を決
定するＮチャネルＴｒ（１０）、（１１）を追加したこ
とである。図７のＴｒ（１０）とＴｒ（１１）はＶＯＵ
Ｔ（２７）とＶ５（２５）の間に直列に配置し、Ｔｒ
（１０）のゲート電位はＶＲＥＧ（２６）を供給し、Ｔ
ｒ（１１）のゲート（３８）はＶＤＤ−Ｖ５系で動作す
る信号を入力するものとする。また、Ｔｒ（９）とＴｒ
（１１）のＴｒサイズは駆動能力の選択の設定幅によっ
て設計する。更に、本実施例ではＶＯＵＴーＶ５間に並
列に設定する駆動能力を決定するＴｒの数をＴｒ
（９）、（１１）の２つとしたが、３つ以上でもよい。
７において、回路構成は図１１に示す従来実施例と同一
であり、図１１との相違点は出力回路部の駆動能力を決
定するＮチャネルＴｒ（１０）、（１１）を追加したこ
とである。図７のＴｒ（１０）とＴｒ（１１）はＶＯＵ
Ｔ（２７）とＶ５（２５）の間に直列に配置し、Ｔｒ
（１０）のゲート電位はＶＲＥＧ（２６）を供給し、Ｔ
ｒ（１１）のゲート（３８）はＶＤＤ−Ｖ５系で動作す
る信号を入力するものとする。また、Ｔｒ（９）とＴｒ
（１１）のＴｒサイズは駆動能力の選択の設定幅によっ
て設計する。更に、本実施例ではＶＯＵＴーＶ５間に並
列に設定する駆動能力を決定するＴｒの数をＴｒ
（９）、（１１）の２つとしたが、３つ以上でもよい。
【００２８】前記端子（３７）、（３８）に対しては、
図８に示す回路によりＤＣＬ（３３）に同期した信号を
供給する。図８において、ＤＣＬ（３３）は図１３に示
した従来実施例の出力信号ＤＣＬ（３３）である。スイ
ッチＳＷ３１（５７）、ＳＷ３２（５８）の一端はＶＤ
Ｄに接続し、もう一方は２入力ＡＮＤ回路ＡＮＤ３１
（５５），ＡＮＤ３２（５６）の一方にそれぞれ接続す
る。ＡＮＤ回路のもう一方は、ＤＣＬ（３３）をそれぞ
れ接続する。前記ＡＮＤ回路の出力をそれぞれ（３
７），（３８）として、図７の（３７）、（３８）端子
とそれぞれ接続する。ここで、前記のスイッチＳＷ３１
（５７）、ＳＷ３２（５８）は、例えばＴｒあるいはＡ
ＮＤ回路で形成し、スイッチの制御には第一の実施例で
の図３あるいは図４と同一の構成の回路を用いる。
図８に示す回路によりＤＣＬ（３３）に同期した信号を
供給する。図８において、ＤＣＬ（３３）は図１３に示
した従来実施例の出力信号ＤＣＬ（３３）である。スイ
ッチＳＷ３１（５７）、ＳＷ３２（５８）の一端はＶＤ
Ｄに接続し、もう一方は２入力ＡＮＤ回路ＡＮＤ３１
（５５），ＡＮＤ３２（５６）の一方にそれぞれ接続す
る。ＡＮＤ回路のもう一方は、ＤＣＬ（３３）をそれぞ
れ接続する。前記ＡＮＤ回路の出力をそれぞれ（３
７），（３８）として、図７の（３７）、（３８）端子
とそれぞれ接続する。ここで、前記のスイッチＳＷ３１
（５７）、ＳＷ３２（５８）は、例えばＴｒあるいはＡ
ＮＤ回路で形成し、スイッチの制御には第一の実施例で
の図３あるいは図４と同一の構成の回路を用いる。
【００２９】以上のように、第３の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Ｔｒのサイズ
を切り換えることにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
ルを表示するタイミングで動作する駆動用Ｔｒのサイズ
を切り換えることにより、液晶パネルにあった任意の駆
動能力を設定し、消費電流を最小限に抑えることができ
る。
【００３０】第４の実施例を図９を用いて説明する。図
９において、回路構成は図１１に示す従来実施例と同一
であり、図１１との相違点は出力回路部の駆動能力を決
定するＮチャネルＴｒ（８）のゲート電位を、ＶＲＥＧ
（２６）ではなくＶ５（２５）電位を基準とした図１０
に示す様なゲート電位制御回路（８５）としたことであ
る。図１０において、抵抗素子Ｒ４１（６４）〜Ｒ４４
（６７）をＶＲＥＧーＶ５間に直列に接続し、各抵抗間
の中間電位をそれぞれスイッチＳＷ４１（６０）〜ＳＷ
４４（６３）の一端に接続し、もう一方をＶａ端子（２
８）に共通に接続する。ここで、前記ＳＷ４１〜ＳＷ４
４は第２の実施例で説明したようなセレクト回路を用い
て制御するものとする。また、図１０におけるＶＲＥＧ
（２６）はＶＤＤ（２０）でもよく、Ｒ４１〜Ｒ４４の
抵抗素子はポリシリコンやＴｒのＯＮ抵抗等を用い、さ
らにＲ４１〜Ｒ４４の抵抗値を等しくせず任意に設定す
ることで、前記各スイッチのモードにより、任意のゲー
ト電位Ｖａを得ることができる。
９において、回路構成は図１１に示す従来実施例と同一
であり、図１１との相違点は出力回路部の駆動能力を決
定するＮチャネルＴｒ（８）のゲート電位を、ＶＲＥＧ
（２６）ではなくＶ５（２５）電位を基準とした図１０
に示す様なゲート電位制御回路（８５）としたことであ
る。図１０において、抵抗素子Ｒ４１（６４）〜Ｒ４４
（６７）をＶＲＥＧーＶ５間に直列に接続し、各抵抗間
の中間電位をそれぞれスイッチＳＷ４１（６０）〜ＳＷ
４４（６３）の一端に接続し、もう一方をＶａ端子（２
８）に共通に接続する。ここで、前記ＳＷ４１〜ＳＷ４
４は第２の実施例で説明したようなセレクト回路を用い
て制御するものとする。また、図１０におけるＶＲＥＧ
（２６）はＶＤＤ（２０）でもよく、Ｒ４１〜Ｒ４４の
抵抗素子はポリシリコンやＴｒのＯＮ抵抗等を用い、さ
らにＲ４１〜Ｒ４４の抵抗値を等しくせず任意に設定す
ることで、前記各スイッチのモードにより、任意のゲー
ト電位Ｖａを得ることができる。
【００３１】以上のように、第４の実施例では液晶パネ
ルを表示するタイミングで動作する駆動用Ｔｒのゲート
電圧を制御することにより、液晶パネルこにあった任意
の駆動能力を設定し、消費電流を最小限に抑えることが
できる。
ルを表示するタイミングで動作する駆動用Ｔｒのゲート
電圧を制御することにより、液晶パネルこにあった任意
の駆動能力を設定し、消費電流を最小限に抑えることが
できる。
【００３２】
【発明の効果】以上説明したようにこの発明によれば、
幅広い液晶パネルサイズに対して設計変更することなく
液晶パネル駆動能力を最適に、ＩＣ製造後にユーザーが
設定でき、表示品質を落とすことなく消費電流の無駄の
ない液晶パネル用の電源回路を提供できる。
幅広い液晶パネルサイズに対して設計変更することなく
液晶パネル駆動能力を最適に、ＩＣ製造後にユーザーが
設定でき、表示品質を落とすことなく消費電流の無駄の
ない液晶パネル用の電源回路を提供できる。
【図１】第１の実施例である液晶パネル用電源回路の電
源制御回路図。
源制御回路図。
【図２】第１の実施例の電源制御回路のタイミング図。
【図３】第１の実施例でのコマンド入力による電源制御
回路のセレクト回路図。
回路のセレクト回路図。
【図４】第１の実施例での外部端子設定による電源制御
回路のセレクト回路図。
回路のセレクト回路図。
【図５】第２の実施例である液晶パネル用電源回路の電
源制御回路図。
源制御回路図。
【図６】第２の実施例の電源制御回路のタイミング図。
【図７】第３の実施例である液晶パネル用電源回路のＶ
／Ｆ回路図。
／Ｆ回路図。
【図８】第３の実施例での電源制御回路のセレクト回路
図。
図。
【図９】第４の実施例である液晶パネル用電源回路のＶ
／Ｆ回路図。
／Ｆ回路図。
【図１０】第４の実施例でのゲート電位制御回路図。
【図１１】従来の液晶パネル用電源の電源回路図。
【図１２】従来の液晶パネル用電源回路のＶ／Ｆ回路
図。
図。
【図１３】従来の液晶パネル用電源回路の電源制御回路
図。
図。
【図１４】従来例の電源制御回路のタイミング図。
１、２、６はＰチャネルＴｒ、３〜５、７〜１１はＮチ
ャネルＴｒ、２０はＶＤＤグランド、２１は分圧電位Ｖ
１、２２は分圧電位Ｖ２、２３は分圧電位Ｖ３、２４は
分圧電位Ｖ４、２５は分圧電位Ｖ５、２６は基準電位Ｖ
ＲＥＧ、２７は出力電位ＶＯＵＴ、２８はゲート制御電
位Ｖａ、３０は正相入力端子Ｇ１、３１は逆相入力端子
Ｇ２、３２は液晶表示用クロックＣＬ、３３はＣＬより
生成したゲート制御信号ＤＣＬ、３４はＤＣＬより生成
したゲート制御信号、３５はコマンド入力ライン、３６
は外部端子、３７、３８はゲート端子、４０、６８はイ
ンバータ回路、４１〜４３、６９は遅延回路、４４、５
５、５６、７０は２入力ＡＮＤ、４５、４６、５１〜５
４、５７、５８、６０〜６３はスイッチ、４７はＩ／Ｏ
バッファ、４８〜５０はフリップフロップ回路、５９は
周波数補正用容量、６４〜６７は分圧用抵抗、７１〜７
５はＢｉａｓ設定用抵抗、７６〜７９はボルテージフォ
ロア回路、８０は電力補助用容量、８１は遅延回路ブロ
ック、８２、８３はセレクタ回路ブロック、８４は分周
回路ブロック、８５はゲート電位制御回路ブロックであ
る。
ャネルＴｒ、２０はＶＤＤグランド、２１は分圧電位Ｖ
１、２２は分圧電位Ｖ２、２３は分圧電位Ｖ３、２４は
分圧電位Ｖ４、２５は分圧電位Ｖ５、２６は基準電位Ｖ
ＲＥＧ、２７は出力電位ＶＯＵＴ、２８はゲート制御電
位Ｖａ、３０は正相入力端子Ｇ１、３１は逆相入力端子
Ｇ２、３２は液晶表示用クロックＣＬ、３３はＣＬより
生成したゲート制御信号ＤＣＬ、３４はＤＣＬより生成
したゲート制御信号、３５はコマンド入力ライン、３６
は外部端子、３７、３８はゲート端子、４０、６８はイ
ンバータ回路、４１〜４３、６９は遅延回路、４４、５
５、５６、７０は２入力ＡＮＤ、４５、４６、５１〜５
４、５７、５８、６０〜６３はスイッチ、４７はＩ／Ｏ
バッファ、４８〜５０はフリップフロップ回路、５９は
周波数補正用容量、６４〜６７は分圧用抵抗、７１〜７
５はＢｉａｓ設定用抵抗、７６〜７９はボルテージフォ
ロア回路、８０は電力補助用容量、８１は遅延回路ブロ
ック、８２、８３はセレクタ回路ブロック、８４は分周
回路ブロック、８５はゲート電位制御回路ブロックであ
る。
Claims (5)
- 【請求項１】液晶パネルを表示する駆動ＩＣにおいて、
前記液晶パネルに供給する各出力電圧に対してボルテー
ジフォロア回路を有し、前記Ｖ／Ｆ回路の駆動能力を外
部入力により変更する制御回路を備えることを特徴とす
る電源回路。 - 【請求項２】請求項１記載の、前記Ｖ／Ｆ回路の駆動能
力制御回路は、Ｖ／Ｆ回路の動作パルス幅を制御する回
路を有することを特徴とする電源回路。 - 【請求項３】請求項１記載の、前記Ｖ／Ｆ回路の駆動能
力制御回路は、Ｖ／Ｆ回路の動作周期を制御する回路を
有することを特徴とする電源回路。 - 【請求項４】請求項１記載の、前記Ｖ／Ｆ回路は、駆動
能力を決定するＴｒを複数の並列Ｔｒで構成することを
特徴とする電源回路。 - 【請求項５】請求項１記載の、前記Ｖ／Ｆ回路の駆動能
力制御回路は、Ｖ／Ｆ回路のゲート電圧を制御する回路
を有することを特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32935695A JPH09166771A (ja) | 1995-12-18 | 1995-12-18 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32935695A JPH09166771A (ja) | 1995-12-18 | 1995-12-18 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09166771A true JPH09166771A (ja) | 1997-06-24 |
Family
ID=18220550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32935695A Pending JPH09166771A (ja) | 1995-12-18 | 1995-12-18 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09166771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100756210B1 (ko) * | 2000-07-31 | 2007-09-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 전기 회로 |
| US7592994B2 (en) | 2000-08-29 | 2009-09-22 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and reduction of electromagnetic interference |
-
1995
- 1995-12-18 JP JP32935695A patent/JPH09166771A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100756210B1 (ko) * | 2000-07-31 | 2007-09-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 전기 회로 |
| US7358763B2 (en) | 2000-07-31 | 2008-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
| US8232982B2 (en) | 2000-07-31 | 2012-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
| US8421783B2 (en) | 2000-07-31 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
| US9153187B2 (en) | 2000-07-31 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
| US7592994B2 (en) | 2000-08-29 | 2009-09-22 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and reduction of electromagnetic interference |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Written amendment |
Effective date: 20040901 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20041214 Free format text: JAPANESE INTERMEDIATE CODE: A02 |