JPH0933893A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0933893A JPH0933893A JP20279795A JP20279795A JPH0933893A JP H0933893 A JPH0933893 A JP H0933893A JP 20279795 A JP20279795 A JP 20279795A JP 20279795 A JP20279795 A JP 20279795A JP H0933893 A JPH0933893 A JP H0933893A
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Abstract
(57)【要約】
【目的】 画素毎の保持容量を前行のゲートラインとの
間に形成したアクティブマトリックス型の液晶表示装置
において、画品位を向上させることができるようにす
る。 【構成】 画素毎の保持容量ＣS は、画素毎のＴＦＴ１
１のドレインと前行のゲートラインＧとの間に形成され
ている。各ゲートラインＧにゲートパルスを印加するた
めの垂直駆動回路１２のバッファ１５では、ゲートパル
ス非印加時においてゲートラインＧと低電位側電源Ｖss
とを導通させるＮチャネルＭＯＳ１５ｂのチャネル幅／
チャネル長の値が大きくされ、オン抵抗が小さくなって
いる。
間に形成したアクティブマトリックス型の液晶表示装置
において、画品位を向上させることができるようにす
る。 【構成】 画素毎の保持容量ＣS は、画素毎のＴＦＴ１
１のドレインと前行のゲートラインＧとの間に形成され
ている。各ゲートラインＧにゲートパルスを印加するた
めの垂直駆動回路１２のバッファ１５では、ゲートパル
ス非印加時においてゲートラインＧと低電位側電源Ｖss
とを導通させるＮチャネルＭＯＳ１５ｂのチャネル幅／
チャネル長の値が大きくされ、オン抵抗が小さくなって
いる。
Description
【０００１】
【産業上の利用分野】本発明は、画素毎の保持容量を前
行の走査線との間に形成したアクティブマトリックス型
の液晶表示装置に関する。
行の走査線との間に形成したアクティブマトリックス型
の液晶表示装置に関する。
【０００２】
【従来の技術】画素毎のスイッチ素子としてＴＦＴ（薄
膜トランジスタ）を用いたＴＦＴアクティブマトリック
ス液晶表示装置は、それぞれ１行の画素における各ＴＦ
Ｔのゲートに接続された複数の走査線としてのゲートラ
インと、それぞれ１列の画素における各ＴＦＴのソース
に接続された複数の信号線としてのソースラインと、各
ゲートラインに接続された垂直駆動回路と、各ソースラ
インに接続された水平駆動回路とを備えている。各ＴＦ
Ｔのドレインには、各画素毎の液晶層に接触する表示電
極と信号電荷を保持するための保持容量とが接続されて
いる。この液晶表示装置では、垂直駆動回路によって、
ゲートラインに対して順次ゲートパルスが印加され、ゲ
ートパルスが印加されたゲートラインに接続された１行
の画素におけるＴＦＴがオン状態となる。１つのゲート
ラインに対してゲートパルスが印加されている間に、水
平駆動回路によって水平走査が行われる。すなわち、複
数のソースラインに対して順次ビデオ信号が印加され、
このビデオ信号はオン状態のＴＦＴを介して保持容量に
印加され、保持容量にビデオ信号に応じた電荷が充電さ
れる。この電荷は、次にゲートラインが選択されるま
で、ゲートラインに接続された各画素の液晶層にビデオ
信号に応じた電圧を印加することになる。
膜トランジスタ）を用いたＴＦＴアクティブマトリック
ス液晶表示装置は、それぞれ１行の画素における各ＴＦ
Ｔのゲートに接続された複数の走査線としてのゲートラ
インと、それぞれ１列の画素における各ＴＦＴのソース
に接続された複数の信号線としてのソースラインと、各
ゲートラインに接続された垂直駆動回路と、各ソースラ
インに接続された水平駆動回路とを備えている。各ＴＦ
Ｔのドレインには、各画素毎の液晶層に接触する表示電
極と信号電荷を保持するための保持容量とが接続されて
いる。この液晶表示装置では、垂直駆動回路によって、
ゲートラインに対して順次ゲートパルスが印加され、ゲ
ートパルスが印加されたゲートラインに接続された１行
の画素におけるＴＦＴがオン状態となる。１つのゲート
ラインに対してゲートパルスが印加されている間に、水
平駆動回路によって水平走査が行われる。すなわち、複
数のソースラインに対して順次ビデオ信号が印加され、
このビデオ信号はオン状態のＴＦＴを介して保持容量に
印加され、保持容量にビデオ信号に応じた電荷が充電さ
れる。この電荷は、次にゲートラインが選択されるま
で、ゲートラインに接続された各画素の液晶層にビデオ
信号に応じた電圧を印加することになる。
【０００３】
【発明が解決しようとする課題】ところで、従来、上述
のようなアクティブマトリックス型の液晶表示装置にお
いて、画素開口率を大きくするために、保持容量をｍ＋
１行目における各画素毎のＴＦＴのドレインと前行であ
るｍ行目におけるゲートラインとの間に形成したものが
ある。このような構成の液晶表示装置では、ｍ＋１行目
のゲートラインが選択されているときに水平走査によっ
てｍ＋１行目における画素の電位が交流的に変化する
と、この変化が保持容量を介してｍ行目のゲートライン
に飛び込む。そのため、垂直駆動回路内のゲートライン
駆動用のバッファにおける低電位側電源と導通をとるト
ランジスタのオン抵抗がある程度（水平走査の周波数に
依る）高いと、ｍ＋１行目の水平走査時にｍ行目のゲー
トラインの電位が揺れてしまう。このときのｍ行目のゲ
ートラインの電位の大きさは、前述のトランジスタのオ
ン抵抗に依存する。ｍ＋１行目の水平走査が終了する
と、ｍ行目のゲートラインの電位は下がるが、これに伴
い、ｍ＋１行目における画素の電位も低下する。ここ
で、前述のトランジスタのオン抵抗がゲートライン毎に
ばらつくと、水平走査終了後における画素の電位の低下
の度合いがばらつくことになり、その結果、行によって
明るさが変わる、いわゆる横すじ等が発生し、画品位を
損なうという問題点があった。
のようなアクティブマトリックス型の液晶表示装置にお
いて、画素開口率を大きくするために、保持容量をｍ＋
１行目における各画素毎のＴＦＴのドレインと前行であ
るｍ行目におけるゲートラインとの間に形成したものが
ある。このような構成の液晶表示装置では、ｍ＋１行目
のゲートラインが選択されているときに水平走査によっ
てｍ＋１行目における画素の電位が交流的に変化する
と、この変化が保持容量を介してｍ行目のゲートライン
に飛び込む。そのため、垂直駆動回路内のゲートライン
駆動用のバッファにおける低電位側電源と導通をとるト
ランジスタのオン抵抗がある程度（水平走査の周波数に
依る）高いと、ｍ＋１行目の水平走査時にｍ行目のゲー
トラインの電位が揺れてしまう。このときのｍ行目のゲ
ートラインの電位の大きさは、前述のトランジスタのオ
ン抵抗に依存する。ｍ＋１行目の水平走査が終了する
と、ｍ行目のゲートラインの電位は下がるが、これに伴
い、ｍ＋１行目における画素の電位も低下する。ここ
で、前述のトランジスタのオン抵抗がゲートライン毎に
ばらつくと、水平走査終了後における画素の電位の低下
の度合いがばらつくことになり、その結果、行によって
明るさが変わる、いわゆる横すじ等が発生し、画品位を
損なうという問題点があった。
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、画素毎の保持容量を前行の走査線と
の間に形成したアクティブマトリックス型の液晶表示装
置において、画品位を向上させることができるようにし
た液晶表示装置を提供することにある。
ので、その課題は、画素毎の保持容量を前行の走査線と
の間に形成したアクティブマトリックス型の液晶表示装
置において、画品位を向上させることができるようにし
た液晶表示装置を提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の液晶表示
装置は、液晶層と、行列状に配列された画素毎に設けら
れ、ビデオ信号に応じた電圧を選択的に画素毎の液晶層
に印加するための複数のスイッチ素子と、それぞれ１行
の画素におけるスイッチ素子に選択的に走査パルスを印
加してスイッチ素子を導通状態とするための複数の走査
線と、各行における各スイッチ素子と前行における走査
線との間に形成された信号電荷保持用の保持容量と、そ
れぞれ１列の画素における各スイッチ素子に接続された
複数の信号線と、各走査線に接続され、各走査線に順次
走査パルスを印加して、１行毎にスイッチ素子を順次導
通状態とする垂直駆動回路であって、走査パルス非印加
時において走査線の電位を速やかに低下させるように走
査線と低電位側電源とを導通させる導通部の抵抗を小さ
くした低抵抗化手段を有する垂直駆動回路と、各信号線
に接続され、各信号線に順次ビデオ信号を与える水平駆
動回路とを備えたものである。
装置は、液晶層と、行列状に配列された画素毎に設けら
れ、ビデオ信号に応じた電圧を選択的に画素毎の液晶層
に印加するための複数のスイッチ素子と、それぞれ１行
の画素におけるスイッチ素子に選択的に走査パルスを印
加してスイッチ素子を導通状態とするための複数の走査
線と、各行における各スイッチ素子と前行における走査
線との間に形成された信号電荷保持用の保持容量と、そ
れぞれ１列の画素における各スイッチ素子に接続された
複数の信号線と、各走査線に接続され、各走査線に順次
走査パルスを印加して、１行毎にスイッチ素子を順次導
通状態とする垂直駆動回路であって、走査パルス非印加
時において走査線の電位を速やかに低下させるように走
査線と低電位側電源とを導通させる導通部の抵抗を小さ
くした低抵抗化手段を有する垂直駆動回路と、各信号線
に接続され、各信号線に順次ビデオ信号を与える水平駆
動回路とを備えたものである。
【０００６】請求項２記載の液晶表示装置は、請求項１
記載の液晶表示装置において、低抵抗化手段が、ゲート
パルス非印加時においてゲートラインと低電位側電源と
を導通させる電界効果トランジスタのチャネルの抵抗を
小さくするものであるように構成したものである。請求
項３記載の液晶表示装置は、電界効果トランジスタのチ
ャネルの抵抗を、ゲートパルス非印加時において、水平
走査時における信号線切り換えの周期よりも短い時間
で、ゲートラインの電位が低電位側電源の電位に低下す
るように設定したものである。請求項４記載の液晶表示
装置は、電界効果トランジスタのチャネル幅／チャネル
長の値を１５／７よりも大きくしたものであり、請求項
５記載の液晶表示装置は、電界効果トランジスタのチャ
ネル幅／チャネル長の値を３０／７以上としたものであ
り、請求項６記載の液晶表示装置は、電界効果トランジ
スタのチャネル幅／チャネル長の値を３０／７以上、４
５／７以下としたものであり、請求項７記載の液晶表示
装置は、電界効果トランジスタのチャネル幅／チャネル
長の値を、ゲートパルス印加時においてゲートラインと
高電位側電源とを導通させる他の電界効果トランジスタ
のチャネル幅／チャネル長よりも大きくしたものであ
り、請求項８記載の液晶表示装置は、電界効果トランジ
スタのチャネルを並列に複数設けたものである。
記載の液晶表示装置において、低抵抗化手段が、ゲート
パルス非印加時においてゲートラインと低電位側電源と
を導通させる電界効果トランジスタのチャネルの抵抗を
小さくするものであるように構成したものである。請求
項３記載の液晶表示装置は、電界効果トランジスタのチ
ャネルの抵抗を、ゲートパルス非印加時において、水平
走査時における信号線切り換えの周期よりも短い時間
で、ゲートラインの電位が低電位側電源の電位に低下す
るように設定したものである。請求項４記載の液晶表示
装置は、電界効果トランジスタのチャネル幅／チャネル
長の値を１５／７よりも大きくしたものであり、請求項
５記載の液晶表示装置は、電界効果トランジスタのチャ
ネル幅／チャネル長の値を３０／７以上としたものであ
り、請求項６記載の液晶表示装置は、電界効果トランジ
スタのチャネル幅／チャネル長の値を３０／７以上、４
５／７以下としたものであり、請求項７記載の液晶表示
装置は、電界効果トランジスタのチャネル幅／チャネル
長の値を、ゲートパルス印加時においてゲートラインと
高電位側電源とを導通させる他の電界効果トランジスタ
のチャネル幅／チャネル長よりも大きくしたものであ
り、請求項８記載の液晶表示装置は、電界効果トランジ
スタのチャネルを並列に複数設けたものである。
【０００７】
【作用】本発明の液晶表示装置では、垂直駆動回路の低
抵抗化手段によって、走査パルス非印加時において走査
線の電位が速やかに低下されるので、水平走査時におけ
る前行の走査線の電位のばらつきが抑えられ、その結
果、水平走査終了後における画素の電位の低下のばらつ
きが抑えられる。
抵抗化手段によって、走査パルス非印加時において走査
線の電位が速やかに低下されるので、水平走査時におけ
る前行の走査線の電位のばらつきが抑えられ、その結
果、水平走査終了後における画素の電位の低下のばらつ
きが抑えられる。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００９】図１は本発明の第１の実施例に係る液晶表
示装置の構成を示す回路図である。本実施例に係る液晶
表示装置１０は、図示しないが、透明なコモン電極が設
けられたガラス基板と、後述する表示電極、スイッチ素
子としてのＴＦＴ（薄膜トランジスタ）、走査線として
のゲートラインおよび信号線としてのソースラインが設
けられたガラス基板と、これら２枚のガラス基板間に液
晶を封入して形成された液晶層とを備えている。カラー
表示用の液晶表示装置の場合には、コモン電極が設けら
れたガラス基板に対して更に、各画素に対応してＲ，
Ｇ，Ｂの各色フィルタが設けられる。図１において、符
号ＣLCは各画素に対応した液晶層を表している。液晶層
ＣLCの一方の面には共通のコモン電極が接触している。
液晶層ＣLCの他方の面には画素毎に表示電極が接触して
いる。この表示電極には、各画素毎に設けられたＴＦＴ
１１のドレインが接続されている。
示装置の構成を示す回路図である。本実施例に係る液晶
表示装置１０は、図示しないが、透明なコモン電極が設
けられたガラス基板と、後述する表示電極、スイッチ素
子としてのＴＦＴ（薄膜トランジスタ）、走査線として
のゲートラインおよび信号線としてのソースラインが設
けられたガラス基板と、これら２枚のガラス基板間に液
晶を封入して形成された液晶層とを備えている。カラー
表示用の液晶表示装置の場合には、コモン電極が設けら
れたガラス基板に対して更に、各画素に対応してＲ，
Ｇ，Ｂの各色フィルタが設けられる。図１において、符
号ＣLCは各画素に対応した液晶層を表している。液晶層
ＣLCの一方の面には共通のコモン電極が接触している。
液晶層ＣLCの他方の面には画素毎に表示電極が接触して
いる。この表示電極には、各画素毎に設けられたＴＦＴ
１１のドレインが接続されている。
【００１０】液晶表示装置１０は、更に、任意の画素に
おける液晶層ＣLCにビデオ信号に応じた電圧を印加する
ために、互いに直交するように配列された複数のゲート
ラインＧ1 ，Ｇ2 ，Ｇ3 ，…（以下、符号Ｇで代表す
る。）および複数のソースラインＳ1 ，Ｓ2 ，Ｓ3 ，…
（以下、符号Ｓで代表する。）を備えている。なお、説
明を簡単にするために、図１では、３つのゲートライン
Ｇ1 〜Ｇ3 と５つのソースラインＳ1 〜Ｓ5 のみを示し
ているが、ゲートラインＧおよびソースラインＳの数は
これらの数に限らない。各ゲートラインＧは、それぞれ
１行の画素における各ＴＦＴ１１のゲートに接続されて
いる。各ソースラインＳは、それぞれ１列の画素におけ
る各ＴＦＴ１１のソースに接続されている。液晶表示装
置１０は、更に、各行における各ＴＦＴ１１のドレイン
と前行におけるゲートラインＧとの間に形成された信号
電荷保持用の保持容量ＣS を備えている。液晶表示装置
は、更に、各ゲートラインＧに接続された垂直駆動回路
１２と、各信号線Ｓに接続された水平駆動回路１３とを
備えている。
おける液晶層ＣLCにビデオ信号に応じた電圧を印加する
ために、互いに直交するように配列された複数のゲート
ラインＧ1 ，Ｇ2 ，Ｇ3 ，…（以下、符号Ｇで代表す
る。）および複数のソースラインＳ1 ，Ｓ2 ，Ｓ3 ，…
（以下、符号Ｓで代表する。）を備えている。なお、説
明を簡単にするために、図１では、３つのゲートライン
Ｇ1 〜Ｇ3 と５つのソースラインＳ1 〜Ｓ5 のみを示し
ているが、ゲートラインＧおよびソースラインＳの数は
これらの数に限らない。各ゲートラインＧは、それぞれ
１行の画素における各ＴＦＴ１１のゲートに接続されて
いる。各ソースラインＳは、それぞれ１列の画素におけ
る各ＴＦＴ１１のソースに接続されている。液晶表示装
置１０は、更に、各行における各ＴＦＴ１１のドレイン
と前行におけるゲートラインＧとの間に形成された信号
電荷保持用の保持容量ＣS を備えている。液晶表示装置
は、更に、各ゲートラインＧに接続された垂直駆動回路
１２と、各信号線Ｓに接続された水平駆動回路１３とを
備えている。
【００１１】垂直駆動回路１２は、それぞれ各ゲートラ
インＧにＨレベルのゲートパルス（走査パルス）を印加
するための複数のバッファ１５を備えている。バッファ
１５は、ＰチャネルＭＯＳ（金属酸化膜半導体）ＦＥＴ
（電界効果トランジスタ）（以下、ＰチャネルＭＯＳと
記す。）１５ａと、ＮチャネルＭＯＳＦＥＴ（以下、Ｎ
チャネルＭＯＳと記す。）１５ｂとで構成されている。
ＰチャネルＭＯＳ１５ａのソースは高電位側電源Ｖddに
接続され、ＮチャネルＭＯＳ１５ｂのソースは低電位側
電源Ｖssに接続され、ＰチャネルＭＯＳ１５ａのドレイ
ンとＮチャネルＭＯＳ１５ｂのドレインは互いに接続さ
れていると共にゲートラインＧに接続されている。Ｐチ
ャネルＭＯＳ１５ａのゲートとＮチャネルＭＯＳ１５ｂ
のゲートは互いに接続され、これらに行選択信号が印加
されるようになっている。この垂直駆動回路１２では、
各バッファ１５にＬレベルの行選択信号を順次印加する
ことによって、各ゲートラインＧに順次Ｈレベルのゲー
トパルス（走査パルス）を印加するようになっている。
インＧにＨレベルのゲートパルス（走査パルス）を印加
するための複数のバッファ１５を備えている。バッファ
１５は、ＰチャネルＭＯＳ（金属酸化膜半導体）ＦＥＴ
（電界効果トランジスタ）（以下、ＰチャネルＭＯＳと
記す。）１５ａと、ＮチャネルＭＯＳＦＥＴ（以下、Ｎ
チャネルＭＯＳと記す。）１５ｂとで構成されている。
ＰチャネルＭＯＳ１５ａのソースは高電位側電源Ｖddに
接続され、ＮチャネルＭＯＳ１５ｂのソースは低電位側
電源Ｖssに接続され、ＰチャネルＭＯＳ１５ａのドレイ
ンとＮチャネルＭＯＳ１５ｂのドレインは互いに接続さ
れていると共にゲートラインＧに接続されている。Ｐチ
ャネルＭＯＳ１５ａのゲートとＮチャネルＭＯＳ１５ｂ
のゲートは互いに接続され、これらに行選択信号が印加
されるようになっている。この垂直駆動回路１２では、
各バッファ１５にＬレベルの行選択信号を順次印加する
ことによって、各ゲートラインＧに順次Ｈレベルのゲー
トパルス（走査パルス）を印加するようになっている。
【００１２】水平駆動回路１３は、それぞれ一端が各ソ
ースラインＳ1 〜Ｓ5 に接続されたスイッチＳＷ１〜Ｓ
Ｗ５を備えている。スイッチＳＷ１〜ＳＷ５の他端には
ビデオ信号１６が入力されるようになっている。この水
平駆動回路１３では、スイッチＳＷ１〜ＳＷ５を順次オ
ンにすることによって、各ソースラインＳ1 〜Ｓ5 に順
次ビデオ信号１６を印加するようになっている。
ースラインＳ1 〜Ｓ5 に接続されたスイッチＳＷ１〜Ｓ
Ｗ５を備えている。スイッチＳＷ１〜ＳＷ５の他端には
ビデオ信号１６が入力されるようになっている。この水
平駆動回路１３では、スイッチＳＷ１〜ＳＷ５を順次オ
ンにすることによって、各ソースラインＳ1 〜Ｓ5 に順
次ビデオ信号１６を印加するようになっている。
【００１３】図２は図１におけるＴＦＴ１１、ゲートラ
インＧ、ソースラインＳおよび保持容量ＣS の構造を示
す平面図である。この図では、ゲートラインＧ2 ，Ｇ3
とソースラインＳ2 ，Ｓ3 の交差部分を示している。こ
の図に示したように、第１層ポリシリコン層２１によっ
てＴＦＴ１１のソース領域およびドレイン領域が形成さ
れ、第２層ポリシリコン層２２によってゲートラインＧ
が形成されている。そして、各行におけるＴＦＴ１１の
ドレイン領域を形成する第１層ポリシリコン層２１と前
行のゲートラインＧを形成する第２層ポリシリコン層２
２との間の絶縁膜によって、例えば約９０ｆＦの保持容
量ＣS が形成されている。第１層ポリシリコン層２１と
ソースラインＳとのコンタクトはコンタクトホール２４
によって行われ、第１層ポリシリコン層２１と保持容量
ＣS および表示電極とのコンタクトはコンタクトホール
２５によって行われている。
インＧ、ソースラインＳおよび保持容量ＣS の構造を示
す平面図である。この図では、ゲートラインＧ2 ，Ｇ3
とソースラインＳ2 ，Ｓ3 の交差部分を示している。こ
の図に示したように、第１層ポリシリコン層２１によっ
てＴＦＴ１１のソース領域およびドレイン領域が形成さ
れ、第２層ポリシリコン層２２によってゲートラインＧ
が形成されている。そして、各行におけるＴＦＴ１１の
ドレイン領域を形成する第１層ポリシリコン層２１と前
行のゲートラインＧを形成する第２層ポリシリコン層２
２との間の絶縁膜によって、例えば約９０ｆＦの保持容
量ＣS が形成されている。第１層ポリシリコン層２１と
ソースラインＳとのコンタクトはコンタクトホール２４
によって行われ、第１層ポリシリコン層２１と保持容量
ＣS および表示電極とのコンタクトはコンタクトホール
２５によって行われている。
【００１４】図３は本実施例との比較のために従来の垂
直駆動回路におけるバッファの構造の一例を示す平面図
である。この例では、共通のゲート１３１の一方の側方
に共通のドレイン領域１３２が形成され、他方の側方に
ＰチャネルＭＯＳ１１５ａのソース領域１３３とＮチャ
ネルＭＯＳ１１５ｂのソース領域１３４とが形成されて
いる。ＰチャネルＭＯＳ１１５ａのソース領域１３３は
高電位側電源Ｖddに接続され、ＮチャネルＭＯＳ１１５
ｂのソース領域１３４は低電位側電源Ｖssに接続されて
いる。ドレイン領域１３２はゲートラインＧに接続され
ている。ここで、従来は、ＰチャネルＭＯＳ１１５ａの
チャネル幅ＷP ／チャネル長Ｌの値は例えば２５μｍ／
７μｍであり、ＮチャネルＭＯＳ１１５ｂのチャネル幅
ＷN ／チャネル長Ｌの値は例えば１５μｍ／７μｍであ
った。
直駆動回路におけるバッファの構造の一例を示す平面図
である。この例では、共通のゲート１３１の一方の側方
に共通のドレイン領域１３２が形成され、他方の側方に
ＰチャネルＭＯＳ１１５ａのソース領域１３３とＮチャ
ネルＭＯＳ１１５ｂのソース領域１３４とが形成されて
いる。ＰチャネルＭＯＳ１１５ａのソース領域１３３は
高電位側電源Ｖddに接続され、ＮチャネルＭＯＳ１１５
ｂのソース領域１３４は低電位側電源Ｖssに接続されて
いる。ドレイン領域１３２はゲートラインＧに接続され
ている。ここで、従来は、ＰチャネルＭＯＳ１１５ａの
チャネル幅ＷP ／チャネル長Ｌの値は例えば２５μｍ／
７μｍであり、ＮチャネルＭＯＳ１１５ｂのチャネル幅
ＷN ／チャネル長Ｌの値は例えば１５μｍ／７μｍであ
った。
【００１５】図４は本実施例における垂直駆動回路１２
のバッファ１５の構造の一例を示す平面図である。この
例では、共通のゲート３１の一方の側方に共通のドレイ
ン領域３２が形成され、他方の側方にＰチャネルＭＯＳ
１５ａのソース領域３３とＮチャネルＭＯＳ１５ｂのソ
ース領域３４とが形成されている。ＰチャネルＭＯＳ１
５ａのソース領域３３は高電位側電源Ｖddに接続され、
ＮチャネルＭＯＳ１５ｂのソース領域３４は低電位側電
源Ｖssに接続されている。ドレイン領域３２はゲートラ
インＧに接続されている。
のバッファ１５の構造の一例を示す平面図である。この
例では、共通のゲート３１の一方の側方に共通のドレイ
ン領域３２が形成され、他方の側方にＰチャネルＭＯＳ
１５ａのソース領域３３とＮチャネルＭＯＳ１５ｂのソ
ース領域３４とが形成されている。ＰチャネルＭＯＳ１
５ａのソース領域３３は高電位側電源Ｖddに接続され、
ＮチャネルＭＯＳ１５ｂのソース領域３４は低電位側電
源Ｖssに接続されている。ドレイン領域３２はゲートラ
インＧに接続されている。
【００１６】本実施例では、ＰチャネルＭＯＳ１５ａの
チャネル幅ＷP ／チャネル長Ｌの値は従来と同様に例え
ば２５μｍ／７μｍであるが、ＮチャネルＭＯＳ１５ｂ
のチャネル幅ＷN ／チャネル長Ｌの値は従来の値１５／
７よりも大きくしている。これは、ゲートパルス非印加
時においてゲートラインＧの電位を速やかに低下させる
ようにオン抵抗を小さくするためである。この場合、例
えばチャネル長Ｌは変更せずに、チャネル幅ＷN を大き
くする。また、チャネル幅ＷN ／チャネル長Ｌの値は、
従来の値よりも大きければオン抵抗低減の効果がある
が、従来の値の２倍以上すなわち３０／７以上が好まし
く、スペースを考慮すると従来の値の２〜３倍程度すな
わち３０／７以上、４５／７以下が好ましい。また、Ｎ
チャネルＭＯＳ１５ｂのチャネル幅ＷN ／チャネル長Ｌ
の値を、ＰチャネルＭＯＳ１５ａのチャネル幅ＷP ／チ
ャネル長Ｌの値よりも大きく設定するようにしても良
い。
チャネル幅ＷP ／チャネル長Ｌの値は従来と同様に例え
ば２５μｍ／７μｍであるが、ＮチャネルＭＯＳ１５ｂ
のチャネル幅ＷN ／チャネル長Ｌの値は従来の値１５／
７よりも大きくしている。これは、ゲートパルス非印加
時においてゲートラインＧの電位を速やかに低下させる
ようにオン抵抗を小さくするためである。この場合、例
えばチャネル長Ｌは変更せずに、チャネル幅ＷN を大き
くする。また、チャネル幅ＷN ／チャネル長Ｌの値は、
従来の値よりも大きければオン抵抗低減の効果がある
が、従来の値の２倍以上すなわち３０／７以上が好まし
く、スペースを考慮すると従来の値の２〜３倍程度すな
わち３０／７以上、４５／７以下が好ましい。また、Ｎ
チャネルＭＯＳ１５ｂのチャネル幅ＷN ／チャネル長Ｌ
の値を、ＰチャネルＭＯＳ１５ａのチャネル幅ＷP ／チ
ャネル長Ｌの値よりも大きく設定するようにしても良
い。
【００１７】次に、本実施例に係る液晶表示装置１０の
動作について説明する。この液晶表示装置１０では、垂
直駆動回路１２によって、各ゲートラインＧに対して順
次ゲートパルスが印加され、ゲートパルスが印加された
ゲートラインに接続された１行の画素におけるＴＦＴ１
１がオン状態となる。１つのゲートラインに対してゲー
トパルスが印加されている間に、水平駆動回路１３によ
って、各ソースラインＳに対して順次ビデオ信号１６が
印加され、このビデオ信号１６はオン状態のＴＦＴ１１
を介して保持容量ＣS に印加され、保持容量ＣS にビデ
オ信号１６に応じた電荷が充電される。この電荷は、次
にゲートラインＧが選択されるまで、ゲートラインＧに
接続された各画素の液晶層ＣLCにビデオ信号に応じた電
圧を印加することになる。
動作について説明する。この液晶表示装置１０では、垂
直駆動回路１２によって、各ゲートラインＧに対して順
次ゲートパルスが印加され、ゲートパルスが印加された
ゲートラインに接続された１行の画素におけるＴＦＴ１
１がオン状態となる。１つのゲートラインに対してゲー
トパルスが印加されている間に、水平駆動回路１３によ
って、各ソースラインＳに対して順次ビデオ信号１６が
印加され、このビデオ信号１６はオン状態のＴＦＴ１１
を介して保持容量ＣS に印加され、保持容量ＣS にビデ
オ信号１６に応じた電荷が充電される。この電荷は、次
にゲートラインＧが選択されるまで、ゲートラインＧに
接続された各画素の液晶層ＣLCにビデオ信号に応じた電
圧を印加することになる。
【００１８】次に、図５を参照して、本実施例の動作と
効果について詳しく説明する。図５は、（ａ）に示すよ
うにゲートラインＧ2 の電位ＶＧ2 がＨレベルからＬレ
ベルに変化すると共に（ｂ）に示すようにゲートライン
Ｇ3 の電位ＶＧ3 がＬレベルからＨレベルに変化してか
ら、ゲートラインＧ3 の電位ＶＧ3 がＨレベルからＬレ
ベルに変化するまでの期間における液晶表示装置１０の
各部の波形を示している。ゲートラインＧ3 の電位ＶＧ
3 がＨレベルの間、（ｃ）〜（ｇ）に示すように、水平
駆動回路１３のスイッチＳＷ１〜ＳＷ５が順次オンす
る。ここでは、（ｈ）に示すように、ゲートラインＧ3
の電位ＶＧ3 がＨレベルに変化するときにビデオ信号が
ＶL からＶH レベルに変化し、その後、スイッチＳＷ５
がオンした後オフになるまでの間、ビデオ信号はＶH レ
ベルを維持するものとする。（ｉ）〜（ｍ）に示すよう
に、スイッチＳＷ１〜ＳＷ５が順次オンすると、ソース
ラインＳ1 〜Ｓ5 の電位ＶS1〜ＶS5およびゲートライン
Ｇ3 に対応する画素部の電位ＶP3-1〜ＶP3-5も順次ＶL
からＶH レベルに変化する。
効果について詳しく説明する。図５は、（ａ）に示すよ
うにゲートラインＧ2 の電位ＶＧ2 がＨレベルからＬレ
ベルに変化すると共に（ｂ）に示すようにゲートライン
Ｇ3 の電位ＶＧ3 がＬレベルからＨレベルに変化してか
ら、ゲートラインＧ3 の電位ＶＧ3 がＨレベルからＬレ
ベルに変化するまでの期間における液晶表示装置１０の
各部の波形を示している。ゲートラインＧ3 の電位ＶＧ
3 がＨレベルの間、（ｃ）〜（ｇ）に示すように、水平
駆動回路１３のスイッチＳＷ１〜ＳＷ５が順次オンす
る。ここでは、（ｈ）に示すように、ゲートラインＧ3
の電位ＶＧ3 がＨレベルに変化するときにビデオ信号が
ＶL からＶH レベルに変化し、その後、スイッチＳＷ５
がオンした後オフになるまでの間、ビデオ信号はＶH レ
ベルを維持するものとする。（ｉ）〜（ｍ）に示すよう
に、スイッチＳＷ１〜ＳＷ５が順次オンすると、ソース
ラインＳ1 〜Ｓ5 の電位ＶS1〜ＶS5およびゲートライン
Ｇ3 に対応する画素部の電位ＶP3-1〜ＶP3-5も順次ＶL
からＶH レベルに変化する。
【００１９】このように各スイッチＳＷ１〜ＳＷ５がオ
ンになった瞬間に、各画素の電位ＶP3-1〜ＶP3-5がＶL
からＶH レベルに変化するので、この電位の変化が保持
容量ＣS を介してゲートラインＧ2 に飛び込み、ゲート
ラインＧ2 の電位ＶＧ2 は、（ｎ）に拡大して示すよう
に揺れる。なお、（ｎ）において、破線４１はゲートラ
インＧ2 に接続されたバッファのＮチャネルＭＯＳのチ
ャネルの抵抗が大きい場合を示し、実線４２は同チャネ
ルの抵抗が低い場合を示している。ゲートラインＧ2 の
電位ＶＧ2 は、スイッチＳＷ１がオンになった瞬間に大
きくなり、その後直ぐに、ゲートラインＧ2 の配線抵
抗、ゲートラインＧ2 に接続されたバッファ１５のＮチ
ャネルＭＯＳ１５ｂのチャネルの抵抗、保持容量ＣS 、
寄生容量等で決定される時定数でＶssレベルに引かれる
が、ゲートラインＧ2 の電位ＶＧ2がＶssレベルに落ち
ないうちに次のスイッチＳＷ２がオンになると、ＳＷ１
がオンになったときの電位よりも大きくなる。同様にし
てスイッチＳＷ３〜ＳＷ５がオンになる度にゲートライ
ンＧ2 の電位ＶＧ2 が大きくなり、スイッチＳＷ５がオ
ンになったときにはゲートラインＧ2 の電位ＶＧ2 はか
なりの大きさとなる。その後、スイッチＳＷ５がオフに
なった後は、保持容量ＣS を介したゲートラインＧ2 へ
の電位の変化の飛び込みがなくなるので、ゲートライン
Ｇ2 の電位ＶＧ2 はＬレベル（＝Ｖssレベル）に引かれ
て戻る。スイッチＳＷ５がオフになってからＬレベルに
戻るまでのゲートラインＧ2 の電位ＶＧ2 の変化をΔＶ
´（チャネルの抵抗が大きい場合）、ΔＶ（チャネルの
抵抗が小さい場合）とする。
ンになった瞬間に、各画素の電位ＶP3-1〜ＶP3-5がＶL
からＶH レベルに変化するので、この電位の変化が保持
容量ＣS を介してゲートラインＧ2 に飛び込み、ゲート
ラインＧ2 の電位ＶＧ2 は、（ｎ）に拡大して示すよう
に揺れる。なお、（ｎ）において、破線４１はゲートラ
インＧ2 に接続されたバッファのＮチャネルＭＯＳのチ
ャネルの抵抗が大きい場合を示し、実線４２は同チャネ
ルの抵抗が低い場合を示している。ゲートラインＧ2 の
電位ＶＧ2 は、スイッチＳＷ１がオンになった瞬間に大
きくなり、その後直ぐに、ゲートラインＧ2 の配線抵
抗、ゲートラインＧ2 に接続されたバッファ１５のＮチ
ャネルＭＯＳ１５ｂのチャネルの抵抗、保持容量ＣS 、
寄生容量等で決定される時定数でＶssレベルに引かれる
が、ゲートラインＧ2 の電位ＶＧ2がＶssレベルに落ち
ないうちに次のスイッチＳＷ２がオンになると、ＳＷ１
がオンになったときの電位よりも大きくなる。同様にし
てスイッチＳＷ３〜ＳＷ５がオンになる度にゲートライ
ンＧ2 の電位ＶＧ2 が大きくなり、スイッチＳＷ５がオ
ンになったときにはゲートラインＧ2 の電位ＶＧ2 はか
なりの大きさとなる。その後、スイッチＳＷ５がオフに
なった後は、保持容量ＣS を介したゲートラインＧ2 へ
の電位の変化の飛び込みがなくなるので、ゲートライン
Ｇ2 の電位ＶＧ2 はＬレベル（＝Ｖssレベル）に引かれ
て戻る。スイッチＳＷ５がオフになってからＬレベルに
戻るまでのゲートラインＧ2 の電位ＶＧ2 の変化をΔＶ
´（チャネルの抵抗が大きい場合）、ΔＶ（チャネルの
抵抗が小さい場合）とする。
【００２０】スイッチＳＷ５がオフになった後は、画素
部もソースライン部もフローティングになっているた
め、ゲートラインＧ2 の電位ＶＧ2 の変化ΔＶ´，ΔＶ
に伴って、（ｉ）〜（ｍ）に示すように、ソースライン
Ｓ1 〜Ｓ5 の電位ＶS1〜ＶS5およびゲートラインＧ3 に
対応する各画素の電位ＶP3-1〜ＶP3-5も同様に変化す
る。なお、符号４３はチャネルの抵抗が大きい場合を示
し、４４はチャネルの抵抗が小さい場合を示している。
その後、ＶＧ3 がＬレベルに変化するため、画素部の電
位ＶP3-1〜ＶP3-5はＶＧ3 がＬレベルに変化する直前の
電位に保持される。
部もソースライン部もフローティングになっているた
め、ゲートラインＧ2 の電位ＶＧ2 の変化ΔＶ´，ΔＶ
に伴って、（ｉ）〜（ｍ）に示すように、ソースライン
Ｓ1 〜Ｓ5 の電位ＶS1〜ＶS5およびゲートラインＧ3 に
対応する各画素の電位ＶP3-1〜ＶP3-5も同様に変化す
る。なお、符号４３はチャネルの抵抗が大きい場合を示
し、４４はチャネルの抵抗が小さい場合を示している。
その後、ＶＧ3 がＬレベルに変化するため、画素部の電
位ＶP3-1〜ＶP3-5はＶＧ3 がＬレベルに変化する直前の
電位に保持される。
【００２１】ここで、従来の場合、ゲートラインＧ2 に
接続されたバッファのＮチャネルＭＯＳ１１５ｂのチャ
ネルの抵抗が他の行に比べて大きかったとすると、
（ｎ）において符号４１で示すように、ゲートラインＧ
2 の電位ＶＧ2 はかなりの大きさとなり、スイッチＳＷ
５オフ後の変化ΔＶ´も大きくなるので、（ｉ）〜
（ｍ）において符号４３で示すように、ゲートラインＧ
3 に対応する各画素の電位ＶP3-1〜ＶP3-5が他の行に比
べて低くなってしまう。これにより、いわゆる横すじが
発生し、画品位を損なってしまう。一般に、ゲートライ
ンＧの配線抵抗や容量はそれ程ばらつかず、バッファの
チャネルの抵抗の方がばらつくため、このチャネルの抵
抗のばらつきが横すじ等の不良を支配すると考えられ
る。
接続されたバッファのＮチャネルＭＯＳ１１５ｂのチャ
ネルの抵抗が他の行に比べて大きかったとすると、
（ｎ）において符号４１で示すように、ゲートラインＧ
2 の電位ＶＧ2 はかなりの大きさとなり、スイッチＳＷ
５オフ後の変化ΔＶ´も大きくなるので、（ｉ）〜
（ｍ）において符号４３で示すように、ゲートラインＧ
3 に対応する各画素の電位ＶP3-1〜ＶP3-5が他の行に比
べて低くなってしまう。これにより、いわゆる横すじが
発生し、画品位を損なってしまう。一般に、ゲートライ
ンＧの配線抵抗や容量はそれ程ばらつかず、バッファの
チャネルの抵抗の方がばらつくため、このチャネルの抵
抗のばらつきが横すじ等の不良を支配すると考えられ
る。
【００２２】そこで、本実施例では、水平駆動周波数
（スイッチＳＷ１〜ＳＷ５が順次オンになる周波数）を
考慮し、スイッチＳＷ１〜ＳＷ５がオンになったときに
保持容量ＣS を介したゲートラインＧ2 への電位の変化
の飛び込みにより大きくなったゲートラインＧの電位が
速やかにＶssレベルに戻るように、バッファ１５のＮチ
ャネルＭＯＳ１５ｂのチャネル幅ＷN ／チャネル長Ｌの
値を従来よりも大きくして、オン抵抗を小さくしてい
る。具体的には、水平走査時におけるソースライン切り
換えの周期よりも短い時間で、すなわち水平走査時に一
つのスイッチがオンした瞬間から次のスイッチがオンす
る前に、ゲートラインＧの電位がＶssレベルに戻るよう
な時定数となるように、ＮチャネルＭＯＳ１５ｂのチャ
ネルのオン抵抗を設定する。
（スイッチＳＷ１〜ＳＷ５が順次オンになる周波数）を
考慮し、スイッチＳＷ１〜ＳＷ５がオンになったときに
保持容量ＣS を介したゲートラインＧ2 への電位の変化
の飛び込みにより大きくなったゲートラインＧの電位が
速やかにＶssレベルに戻るように、バッファ１５のＮチ
ャネルＭＯＳ１５ｂのチャネル幅ＷN ／チャネル長Ｌの
値を従来よりも大きくして、オン抵抗を小さくしてい
る。具体的には、水平走査時におけるソースライン切り
換えの周期よりも短い時間で、すなわち水平走査時に一
つのスイッチがオンした瞬間から次のスイッチがオンす
る前に、ゲートラインＧの電位がＶssレベルに戻るよう
な時定数となるように、ＮチャネルＭＯＳ１５ｂのチャ
ネルのオン抵抗を設定する。
【００２３】以上説明したように本実施例に係る液晶表
示装置１０によれば、バッファ１５のＮチャネルＭＯＳ
１５ｂのチャネル幅ＷN ／チャネル長Ｌの値を従来より
も大きくしてオン抵抗を小さくしたので、ＮチャネルＭ
ＯＳ１５ｂのチャネルのオン抵抗のばらつきがある程度
あったとしても、オン抵抗が十分小さいので、水平走査
終了後における画素の電位の低下のばらつきが少なくな
り、横すじ等の不良の発生が防止され、画品位を向上さ
せることができる。
示装置１０によれば、バッファ１５のＮチャネルＭＯＳ
１５ｂのチャネル幅ＷN ／チャネル長Ｌの値を従来より
も大きくしてオン抵抗を小さくしたので、ＮチャネルＭ
ＯＳ１５ｂのチャネルのオン抵抗のばらつきがある程度
あったとしても、オン抵抗が十分小さいので、水平走査
終了後における画素の電位の低下のばらつきが少なくな
り、横すじ等の不良の発生が防止され、画品位を向上さ
せることができる。
【００２４】図６は本発明の第２の実施例に係る液晶表
示装置における垂直駆動回路１２のバッファ１５の構造
の一例を示す平面図である。本実施例は、バッファ１５
のＮチャネルＭＯＳ１５ｂのチャネルのオン抵抗を小さ
くするために、チャネルを並列に複数設けたものであ
る。図６に示した例では、共通のゲート３１は、Ｎチャ
ネルＭＯＳ１５ｂ側に、２つのゲート部３１ａ，３１ｂ
を有している。この２つのゲート部３１ａ，３１ｂの間
には、共通のドレイン領域３２が形成され、このドレイ
ン領域３２はＰチャネルＭＯＳ１５ａ側では、ゲート３
１の一方の側方に位置されている。ＰチャネルＭＯＳ１
５ａ側におけるゲート３１の他方の側方には、Ｐチャネ
ルＭＯＳ１５ａのソース領域３３が形成されている。Ｎ
チャネルＭＯＳ１５ｂ側にはＮチャネルＭＯＳ１５ｂの
ソース領域３４が形成されている。このソース領域３４
は、ゲート部３１ａの外側に位置するソース部３４ａと
ゲート部３１ｂの外側に位置するソース部３４ｂとを有
している。このような構造により、ＮチャネルＭＯＳ１
５ｂ側では、ドレイン領域３２とソース部３４ａの間
と、ドレイン領域３２とソース部３４ｂの間にそれぞれ
チャネルが形成されている。ＰチャネルＭＯＳ１５ａの
ソース領域３３は高電位側電源Ｖddに接続され、Ｎチャ
ネルＭＯＳ１５ｂのソース領域３４は低電位側電源Ｖss
に接続されている。ドレイン領域３２はゲートラインＧ
に接続されている。
示装置における垂直駆動回路１２のバッファ１５の構造
の一例を示す平面図である。本実施例は、バッファ１５
のＮチャネルＭＯＳ１５ｂのチャネルのオン抵抗を小さ
くするために、チャネルを並列に複数設けたものであ
る。図６に示した例では、共通のゲート３１は、Ｎチャ
ネルＭＯＳ１５ｂ側に、２つのゲート部３１ａ，３１ｂ
を有している。この２つのゲート部３１ａ，３１ｂの間
には、共通のドレイン領域３２が形成され、このドレイ
ン領域３２はＰチャネルＭＯＳ１５ａ側では、ゲート３
１の一方の側方に位置されている。ＰチャネルＭＯＳ１
５ａ側におけるゲート３１の他方の側方には、Ｐチャネ
ルＭＯＳ１５ａのソース領域３３が形成されている。Ｎ
チャネルＭＯＳ１５ｂ側にはＮチャネルＭＯＳ１５ｂの
ソース領域３４が形成されている。このソース領域３４
は、ゲート部３１ａの外側に位置するソース部３４ａと
ゲート部３１ｂの外側に位置するソース部３４ｂとを有
している。このような構造により、ＮチャネルＭＯＳ１
５ｂ側では、ドレイン領域３２とソース部３４ａの間
と、ドレイン領域３２とソース部３４ｂの間にそれぞれ
チャネルが形成されている。ＰチャネルＭＯＳ１５ａの
ソース領域３３は高電位側電源Ｖddに接続され、Ｎチャ
ネルＭＯＳ１５ｂのソース領域３４は低電位側電源Ｖss
に接続されている。ドレイン領域３２はゲートラインＧ
に接続されている。
【００２５】本実施例では、ＰチャネルＭＯＳ１５ａの
チャネル幅ＷP ／チャネル長Ｌの値は従来と同様に例え
ば２５μｍ／７μｍである。一方、ＮチャネルＭＯＳ１
５ｂの２つのチャネルのそれぞれのチャネル幅ＷN ´／
チャネル長Ｌの値は例えば従来と同様の１５μｍ／７μ
ｍとなっているが、チャネルが並列に２つ設けられてい
るため、ＮチャネルＭＯＳ１５ｂの全体としてのチャネ
ル幅／チャネル長の値は３０μｍ／７μｍとなり、従来
に比べてオン抵抗が小さくなっている。なお、本実施例
では、ＮチャネルＭＯＳ１５ｂの全体としてのチャネル
幅／チャネル長の値が従来よりも大きければ良いので、
この条件を満足するならば、２つのチャネルのそれぞれ
のチャネル幅／チャネル長の値は従来よりも小さくても
良いし、大きくても良い。また、ＮチャネルＭＯＳ１５
ｂの全体としてのチャネル幅／チャネル長の値の好まし
い範囲は、第１の実施例と同様である。また、Ｎチャネ
ルＭＯＳ１５ｂにおいて、３つ以上のチャネルを並列に
形成しても良い。
チャネル幅ＷP ／チャネル長Ｌの値は従来と同様に例え
ば２５μｍ／７μｍである。一方、ＮチャネルＭＯＳ１
５ｂの２つのチャネルのそれぞれのチャネル幅ＷN ´／
チャネル長Ｌの値は例えば従来と同様の１５μｍ／７μ
ｍとなっているが、チャネルが並列に２つ設けられてい
るため、ＮチャネルＭＯＳ１５ｂの全体としてのチャネ
ル幅／チャネル長の値は３０μｍ／７μｍとなり、従来
に比べてオン抵抗が小さくなっている。なお、本実施例
では、ＮチャネルＭＯＳ１５ｂの全体としてのチャネル
幅／チャネル長の値が従来よりも大きければ良いので、
この条件を満足するならば、２つのチャネルのそれぞれ
のチャネル幅／チャネル長の値は従来よりも小さくても
良いし、大きくても良い。また、ＮチャネルＭＯＳ１５
ｂの全体としてのチャネル幅／チャネル長の値の好まし
い範囲は、第１の実施例と同様である。また、Ｎチャネ
ルＭＯＳ１５ｂにおいて、３つ以上のチャネルを並列に
形成しても良い。
【００２６】本実施例によれば、垂直方向のサイズを大
きくする必要がないので、垂直方向の段数（行数）が増
え、パターン上垂直方向のスペースの余裕がない場合で
も、ＮチャネルＭＯＳ１５ｂの全体としてのチャネル幅
／チャネル長の値を大きくすることができる。本実施例
のその他の構成、動作および効果は第１の実施例と同様
である。
きくする必要がないので、垂直方向の段数（行数）が増
え、パターン上垂直方向のスペースの余裕がない場合で
も、ＮチャネルＭＯＳ１５ｂの全体としてのチャネル幅
／チャネル長の値を大きくすることができる。本実施例
のその他の構成、動作および効果は第１の実施例と同様
である。
【００２７】
【発明の効果】以上説明したように本発明の液晶表示装
置によれば、走査パルス非印加時において走査線の電位
を速やかに低下させるように走査線と低電位側電源とを
導通させる導通部の抵抗を小さくしたので、水平走査終
了後における画素の電位の低下のばらつきが少なくな
り、横すじ等の不良の発生が防止され、画品位を向上さ
せることができるという効果がある。
置によれば、走査パルス非印加時において走査線の電位
を速やかに低下させるように走査線と低電位側電源とを
導通させる導通部の抵抗を小さくしたので、水平走査終
了後における画素の電位の低下のばらつきが少なくな
り、横すじ等の不良の発生が防止され、画品位を向上さ
せることができるという効果がある。
【図１】本発明の第１の実施例に係る液晶表示装置の構
成を示す回路図である。
成を示す回路図である。
【図２】図１におけるＴＦＴ、ゲートライン、ソースラ
インおよび保持容量の構造を示す平面図である。
インおよび保持容量の構造を示す平面図である。
【図３】従来の垂直駆動回路におけるバッファの構造の
一例を示す平面図である。
一例を示す平面図である。
【図４】図１における垂直駆動回路のバッファの構造の
一例を示す平面図である。
一例を示す平面図である。
【図５】本実施例の第１の実施例に係る液晶表示装置の
動作を説明するための波形図である。
動作を説明するための波形図である。
【図６】本発明の第２の実施例に係る液晶表示装置にお
ける垂直駆動回路のバッファの構造の一例を示す平面図
である。
ける垂直駆動回路のバッファの構造の一例を示す平面図
である。
ＣLC 液晶層 ＣS 保持容量 Ｇ1 〜Ｇ3 ゲートライン Ｓ1 〜Ｓ5 ソースライン ＳＷ１〜ＳＷ５ スイッチ １０ 液晶表示装置 １１ ＴＦＴ １２ 垂直駆動回路 １３ 水平駆動回路 １５ バッファ １５ｂ ＮチャネルＭＯＳ
Claims (8)
- 【請求項１】 液晶層と、 行列状に配列された画素毎に設けられ、ビデオ信号に応
じた電圧を選択的に画素毎の液晶層に印加するための複
数のスイッチ素子と、 それぞれ１行の画素におけるスイッチ素子に選択的に走
査パルスを印加してスイッチ素子を導通状態とするため
の複数の走査線と、 各行における各スイッチ素子と前行における走査線との
間に形成された信号電荷保持用の保持容量と、 それぞれ１列の画素における各スイッチ素子に接続され
た複数の信号線と、 各走査線に接続され、各走査線に順次走査パルスを印加
して、１行毎にスイッチ素子を順次導通状態とする垂直
駆動回路であって、走査パルス非印加時において走査線
の電位を速やかに低下させるように走査線と低電位側電
源とを導通させる導通部の抵抗を小さくした低抵抗化手
段を有する垂直駆動回路と、 各信号線に接続され、各信号線に順次ビデオ信号を与え
る水平駆動回路とを備えたことを特徴とする液晶表示装
置。 - 【請求項２】 前記低抵抗化手段は、走査パルス非印加
時において走査線と低電位側電源とを導通させる電界効
果トランジスタのチャネルの抵抗を小さくするものであ
ることを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 前記電界効果トランジスタのチャネルの
抵抗は、走査パルス非印加時において、水平走査時にお
ける信号線切り換えの周期よりも短い時間で、走査線の
電位が低電位側電源の電位に低下するように設定される
ことを特徴とする特徴とする請求項２記載の液晶表示装
置。 - 【請求項４】 前記低抵抗化手段は、前記電界効果トラ
ンジスタのチャネル幅／チャネル長の値を１５／７より
も大きくしたことであることを特徴とする請求項２記載
の液晶表示装置。 - 【請求項５】 前記低抵抗化手段は、前記電界効果トラ
ンジスタのチャネル幅／チャネル長の値を３０／７以上
としたことであることを特徴とする請求項２記載の液晶
表示装置。 - 【請求項６】 前記低抵抗化手段は、前記電界効果トラ
ンジスタのチャネル幅／チャネル長の値を３０／７以
上、４５／７以下としたことであることを特徴とする請
求項２記載の液晶表示装置。 - 【請求項７】 前記低抵抗化手段は、前記電界効果トラ
ンジスタのチャネル幅／チャネル長の値を、走査パルス
印加時において走査線と高電位側電源とを導通させる他
の電界効果トランジスタのチャネル幅／チャネル長より
も大きくしたことであることを特徴とする請求項２記載
の液晶表示装置。 - 【請求項８】 前記低抵抗化手段は、前記電界効果トラ
ンジスタのチャネルを並列に複数設けたことであること
を特徴とする請求項２記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20279795A JPH0933893A (ja) | 1995-07-18 | 1995-07-18 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20279795A JPH0933893A (ja) | 1995-07-18 | 1995-07-18 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0933893A true JPH0933893A (ja) | 1997-02-07 |
Family
ID=16463357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20279795A Pending JPH0933893A (ja) | 1995-07-18 | 1995-07-18 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0933893A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163015A (ja) * | 1998-11-25 | 2000-06-16 | Lucent Technol Inc | 組織的なスマ―ト画素を備えた表示装置 |
| JP2002090708A (ja) * | 2000-05-31 | 2002-03-27 | Toshiba Corp | 回路基板および平面表示装置 |
| KR100331417B1 (ko) * | 1999-03-18 | 2002-04-09 | 니시무로 타이죠 | 액정 표시 장치 |
| KR100426132B1 (ko) * | 2001-08-13 | 2004-04-08 | 엘지.필립스 엘시디 주식회사 | 유기전기발광소자 |
-
1995
- 1995-07-18 JP JP20279795A patent/JPH0933893A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163015A (ja) * | 1998-11-25 | 2000-06-16 | Lucent Technol Inc | 組織的なスマ―ト画素を備えた表示装置 |
| KR100331417B1 (ko) * | 1999-03-18 | 2002-04-09 | 니시무로 타이죠 | 액정 표시 장치 |
| JP2002090708A (ja) * | 2000-05-31 | 2002-03-27 | Toshiba Corp | 回路基板および平面表示装置 |
| KR100426132B1 (ko) * | 2001-08-13 | 2004-04-08 | 엘지.필립스 엘시디 주식회사 | 유기전기발광소자 |
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