JPH11295357A - モニタ較正回路 - Google Patents
モニタ較正回路Info
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- JPH11295357A JPH11295357A JP9561598A JP9561598A JPH11295357A JP H11295357 A JPH11295357 A JP H11295357A JP 9561598 A JP9561598 A JP 9561598A JP 9561598 A JP9561598 A JP 9561598A JP H11295357 A JPH11295357 A JP H11295357A
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- JP
- Japan
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- calibration
- monitor
- circuit
- digital
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Abstract
(57)【要約】
【課題】 複数の非線形電圧、電流値のモニタに際し、
ディジタル値にて一回路でもって複数モニタ点の較正を
行い、表示するモニタ較正回路を得る。 【解決手段】 アナログ入力電圧ＣＨ１〜ＣＨ８はＡ／
Ｄコンバータ１に入力され、出力されたディジタルモニ
タ信号ｂはデータバスを介してＲＡＭ３に記憶される。
ＣＰＵ２は指定チャネルのディジタルモニタ信号ｃをＲ
ＡＭ３より取出し、較正処理回路５に入力する。較正処
理回路５は較正データＥＥＰＲＯＭ４に記憶されている
較正データｄを使用し、これを基準モニタ値として較正
処理を行う。較正処理回路５より出力された較正出力値
ｅはＣＰＵ２によりＬＣＤディスプレイ６へ時分割処理
にて送られ各モニタ値を一括表示する。
ディジタル値にて一回路でもって複数モニタ点の較正を
行い、表示するモニタ較正回路を得る。 【解決手段】 アナログ入力電圧ＣＨ１〜ＣＨ８はＡ／
Ｄコンバータ１に入力され、出力されたディジタルモニ
タ信号ｂはデータバスを介してＲＡＭ３に記憶される。
ＣＰＵ２は指定チャネルのディジタルモニタ信号ｃをＲ
ＡＭ３より取出し、較正処理回路５に入力する。較正処
理回路５は較正データＥＥＰＲＯＭ４に記憶されている
較正データｄを使用し、これを基準モニタ値として較正
処理を行う。較正処理回路５より出力された較正出力値
ｅはＣＰＵ２によりＬＣＤディスプレイ６へ時分割処理
にて送られ各モニタ値を一括表示する。
Description
【０００１】
【発明の属する技術分野】本発明はモニタ較正回路に関
し、特に非線形電圧のモニタ較正回路に関するものであ
る。
し、特に非線形電圧のモニタ較正回路に関するものであ
る。
【０００２】
【従来の技術】従来、非線形な特性を持つ電圧、電流値
等のモニタを行う際は、アナログ入力電圧（電流）値毎
に、その変化特性に合わせたアナログの逆特性回路を用
意し、線形補正した後、アナログメータ表示や、Ａ／Ｄ
コンバーターにてディジタル値に変換し、表示回路にて
表示あるいはメモリー保存していた。また、ディジタル
値に変換した後に線形補正する場合でも、同様に入力信
号毎に逆特性の補正回路を用意し、補正していた。
等のモニタを行う際は、アナログ入力電圧（電流）値毎
に、その変化特性に合わせたアナログの逆特性回路を用
意し、線形補正した後、アナログメータ表示や、Ａ／Ｄ
コンバーターにてディジタル値に変換し、表示回路にて
表示あるいはメモリー保存していた。また、ディジタル
値に変換した後に線形補正する場合でも、同様に入力信
号毎に逆特性の補正回路を用意し、補正していた。
【０００３】
【発明が解決しようとする課題】従来のモニタ較正回路
は、複数の非線形電圧、電流値のモニタを行う際に、そ
のモニタする数だけの逆特性補正回路を必要とする問題
がある。すなわち、各モニタ値の例えば検出素子の相違
や検出方法の違いにより、検出電圧の特性が相違するか
らである。
は、複数の非線形電圧、電流値のモニタを行う際に、そ
のモニタする数だけの逆特性補正回路を必要とする問題
がある。すなわち、各モニタ値の例えば検出素子の相違
や検出方法の違いにより、検出電圧の特性が相違するか
らである。
【０００４】また、複数のモニタを行う際に、スイッチ
等にて手動でもってモニタ項目を選択するため、複数の
モニタ点（する信号）を同時に表示できない問題があ
る。すなわち、アナログメータにて同時表示するにはモ
ニタする信号の種類の数だけのメータが必要であり、デ
ィジタル値にて補正していた場合でも複数の逆特性の補
正回路を選択するためである。
等にて手動でもってモニタ項目を選択するため、複数の
モニタ点（する信号）を同時に表示できない問題があ
る。すなわち、アナログメータにて同時表示するにはモ
ニタする信号の種類の数だけのメータが必要であり、デ
ィジタル値にて補正していた場合でも複数の逆特性の補
正回路を選択するためである。
【０００５】本発明の目的は複数の非線形電圧、電流値
のモニタに際し、ディジタル値にて１回路でもって複数
モニタ点の較正を行い表示するモニタ較正回路を提供す
ることである。
のモニタに際し、ディジタル値にて１回路でもって複数
モニタ点の較正を行い表示するモニタ較正回路を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明によるモニタ較正
回路は、複数のアナログモニタ入力信号を時分割にてデ
ィジタルモニタ信号に変換するＡ／Ｄ変換手段と、前記
ディジタルモニタ信号を一時記憶する一時記憶手段と、
前記ディジタルモニタ信号を較正する較正データを格納
する較正データ格納手段と、前記一時格納手段から読み
出された前記ディジタルモニタ信号を対応する前記較正
データを基に較正する較正処理手段と、前記複数のアナ
ログモニタ入力信号に対応する複数の較正されたディジ
タルモニタ信号を時分割にて入力し一括表示する表示手
段とを含むことを特徴とする。
回路は、複数のアナログモニタ入力信号を時分割にてデ
ィジタルモニタ信号に変換するＡ／Ｄ変換手段と、前記
ディジタルモニタ信号を一時記憶する一時記憶手段と、
前記ディジタルモニタ信号を較正する較正データを格納
する較正データ格納手段と、前記一時格納手段から読み
出された前記ディジタルモニタ信号を対応する前記較正
データを基に較正する較正処理手段と、前記複数のアナ
ログモニタ入力信号に対応する複数の較正されたディジ
タルモニタ信号を時分割にて入力し一括表示する表示手
段とを含むことを特徴とする。
【０００７】また、前記較正処理手段は前記ディジタル
モニタ信号を線形近似により較正することを特徴とし、
さらに、前記較正データ格納手段は電気的消去可能プロ
グラマブルリードオンリーメモリー素子により構成され
ることを特徴とし、さらにまた、前記較正データは前記
Ａ／Ｄ変換回路を介して前記較正データ格納手段に格納
されることを特徴とする。
モニタ信号を線形近似により較正することを特徴とし、
さらに、前記較正データ格納手段は電気的消去可能プロ
グラマブルリードオンリーメモリー素子により構成され
ることを特徴とし、さらにまた、前記較正データは前記
Ａ／Ｄ変換回路を介して前記較正データ格納手段に格納
されることを特徴とする。
【０００８】本発明の作用は次の通りである。複数のア
ナログ入力信号をマイクロプロセサ回路からの制御によ
り、時分割にてディジタル値に変換し、一時記憶回路に
保存する。また、較正を行うための較正データ記憶回路
と表示器を有し、較正処理及び表示器への表示処理は時
分割処理を行うマイクロプロセサ回路にて同時に行う。
ナログ入力信号をマイクロプロセサ回路からの制御によ
り、時分割にてディジタル値に変換し、一時記憶回路に
保存する。また、較正を行うための較正データ記憶回路
と表示器を有し、較正処理及び表示器への表示処理は時
分割処理を行うマイクロプロセサ回路にて同時に行う。
【０００９】アナログ入力信号をマイクロプロセサ回路
にて時分割に処理を行うことにより、入力信号毎の逆特
性較正回路を用意する必要がない。較正処理を行う回路
が１回路のため、高速処理が可能である。時系列処理を
高速にて行うことにより、複数のモニタ値を常に更新す
ることが可能であり、複数のモニタ値を液晶ディスプレ
イ等の表示器にての一括表示が可能となる。
にて時分割に処理を行うことにより、入力信号毎の逆特
性較正回路を用意する必要がない。較正処理を行う回路
が１回路のため、高速処理が可能である。時系列処理を
高速にて行うことにより、複数のモニタ値を常に更新す
ることが可能であり、複数のモニタ値を液晶ディスプレ
イ等の表示器にての一括表示が可能となる。
【００１０】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１１】図１は本発明によるモニタ較正回路の実施
例の構成を示すブロック図である。図１において、本発
明によるモニタ較正回路は、例えば８チャネルのアナロ
グモニタ入力信号ＣＨ１〜ＣＨ８を時分割的にアナログ
／ディジタル（Ａ／Ｄ）変換するＡ／Ｄコンバータ１、
モニタ較正回路全体を制御するマイクロプロセサ回路
（中央処理装置；ＣＰＵ；コンピュータ）２、Ａ／Ｄコ
ンバータの出力のディジタルモニタ信号ｂを一時記憶す
るＲＡＭ（ランダムアクセスメモリー）３を有する。
例の構成を示すブロック図である。図１において、本発
明によるモニタ較正回路は、例えば８チャネルのアナロ
グモニタ入力信号ＣＨ１〜ＣＨ８を時分割的にアナログ
／ディジタル（Ａ／Ｄ）変換するＡ／Ｄコンバータ１、
モニタ較正回路全体を制御するマイクロプロセサ回路
（中央処理装置；ＣＰＵ；コンピュータ）２、Ａ／Ｄコ
ンバータの出力のディジタルモニタ信号ｂを一時記憶す
るＲＡＭ（ランダムアクセスメモリー）３を有する。
【００１２】また、較正データを格納するＥＥＰＲＯＭ
（電気的消去可能プログラマブルリードオンリーメモリ
ー；較正データ記憶回路）４、ディジタルモニタ信号ｃ
を較正データ記憶回路４から読み出された較正データｄ
を基に較正処理する較正処理回路５、較正されたディジ
タルモニタ信号ｅを表示する、例えば複数行表示可能な
液晶ディスプレイ等の表示器６を有して構成される。
（電気的消去可能プログラマブルリードオンリーメモリ
ー；較正データ記憶回路）４、ディジタルモニタ信号ｃ
を較正データ記憶回路４から読み出された較正データｄ
を基に較正処理する較正処理回路５、較正されたディジ
タルモニタ信号ｅを表示する、例えば複数行表示可能な
液晶ディスプレイ等の表示器６を有して構成される。
【００１３】本発明の実施例の動作を図１により説明す
る。図１において、例えば８種類のアナログ入力電圧Ｃ
Ｈ１〜ＣＨ８は、Ａ／Ｄコンバータ１に入力される。Ｃ
ＰＵ２はＡ／Ｄコンバータ１にチャネル制御信号ａを入
力し、Ａ／Ｄコンバータ１により、指定チャネルのアナ
ログ入力電圧ＣＨ１〜ＣＨ８を１６進数（ヘキサデシマ
ル）のディジタル値に変換させ、ディジタルモニタ信号
ｂとして出力させる。
る。図１において、例えば８種類のアナログ入力電圧Ｃ
Ｈ１〜ＣＨ８は、Ａ／Ｄコンバータ１に入力される。Ｃ
ＰＵ２はＡ／Ｄコンバータ１にチャネル制御信号ａを入
力し、Ａ／Ｄコンバータ１により、指定チャネルのアナ
ログ入力電圧ＣＨ１〜ＣＨ８を１６進数（ヘキサデシマ
ル）のディジタル値に変換させ、ディジタルモニタ信号
ｂとして出力させる。
【００１４】出力されたディジタルモニタ信号ｂはデー
タバスを介してＲＡＭ３に記憶される。ＣＰＵ２はディ
ジタルモニタ信号ｂが記憶されるアドレスを指定するこ
とにより、他のチャネルのディジタルモニタ信号ｂとの
記憶位置が重複しないように管理する。ＣＰＵ２はこの
処理を時分割高速処理にて行い、すべてのアナログ入力
電圧ＣＨ１〜ＣＨ８についてＲＡＭ３にヘキサデシマル
データとして記憶していく。
タバスを介してＲＡＭ３に記憶される。ＣＰＵ２はディ
ジタルモニタ信号ｂが記憶されるアドレスを指定するこ
とにより、他のチャネルのディジタルモニタ信号ｂとの
記憶位置が重複しないように管理する。ＣＰＵ２はこの
処理を時分割高速処理にて行い、すべてのアナログ入力
電圧ＣＨ１〜ＣＨ８についてＲＡＭ３にヘキサデシマル
データとして記憶していく。
【００１５】全チャネルのＲＡＭ３へのディジタルモニ
タ信号ｂの記憶が終了すると、校正処理回路５によるデ
ィジタルモニタ信号ｃの較正処理を最初に記憶されたチ
ャネルから開始し、ＲＡＭ３の記憶データを順次更新す
る。ＣＰＵ２は較正処理回路５により、並列処理あるい
は時分割処理にて同時に線形補正処理を行う。ＣＰＵ２
は指定チャネルのディジタルモニタ信号ｃをＲＡＭ３よ
り取り出し、ＲＯＭ（リードオンリーメモリー）から成
る較正処理回路５に入力する。
タ信号ｂの記憶が終了すると、校正処理回路５によるデ
ィジタルモニタ信号ｃの較正処理を最初に記憶されたチ
ャネルから開始し、ＲＡＭ３の記憶データを順次更新す
る。ＣＰＵ２は較正処理回路５により、並列処理あるい
は時分割処理にて同時に線形補正処理を行う。ＣＰＵ２
は指定チャネルのディジタルモニタ信号ｃをＲＡＭ３よ
り取り出し、ＲＯＭ（リードオンリーメモリー）から成
る較正処理回路５に入力する。
【００１６】較正処理回路５は較正データＥＥＰＲＯＭ
４に記憶されている較正データｄを使用し、これを基準
モニタ値として較正処理を行う。ＥＥＰＲＯＭ４には各
モニタ信号ＣＨ１〜ＣＨ８に対する較正データが記憶さ
れている。その較正データｄは各モニタ点のフルスケー
ルまでの値を任意の区間に分割し較正点を設けその較正
点毎に較正ヘキサデシマルデータを設定している。
４に記憶されている較正データｄを使用し、これを基準
モニタ値として較正処理を行う。ＥＥＰＲＯＭ４には各
モニタ信号ＣＨ１〜ＣＨ８に対する較正データが記憶さ
れている。その較正データｄは各モニタ点のフルスケー
ルまでの値を任意の区間に分割し較正点を設けその較正
点毎に較正ヘキサデシマルデータを設定している。
【００１７】較正データの一例を図３に示す。図３にお
いて、ｎは較正点番号（ｎ＝０，１，２・・・・・ｎ）
であり、Ａｎは較正点ｎの１０進数表示データであっ
て、Ｂｎは較正点ｎの１０進数データに対応する１６進
数較正データである。ただし、ｈの付加されている数字
は１６進数（ヘキサデシマル）の数字であることを示
す。 図１に戻って、ＲＯＭから成る較正処理回路５で
は、最初に入力されたディジタルモニタ信号ｃ（ヘキサ
デシマルデータ）とＢｎとを比較し、そのデータがどの
較正点間に位置するかを算出する。その位置Ｐがｎ＜Ｐ
＜ｎ＋１の時、較正処理回路５より出力される較正出力
値（Ｍ）ｅはＭ＝Ａｎ＋｛（＜Ｃ＞ｄ−＜Ｂｎ＞ｄ）／
（＜Ｂｎ＋１＞ｄ−＜Ｂｎ＞ｄ）｝×（Ａｎ＋１−Ａ
ｎ）となる。ただし、ＣはＲＡＭ３に記憶されているデ
ィジタルモニタ信号（ヘキサデシマルデータ）ｃであ
り、＜ ＞ｄは１６進数から１０進数への変換である。
いて、ｎは較正点番号（ｎ＝０，１，２・・・・・ｎ）
であり、Ａｎは較正点ｎの１０進数表示データであっ
て、Ｂｎは較正点ｎの１０進数データに対応する１６進
数較正データである。ただし、ｈの付加されている数字
は１６進数（ヘキサデシマル）の数字であることを示
す。 図１に戻って、ＲＯＭから成る較正処理回路５で
は、最初に入力されたディジタルモニタ信号ｃ（ヘキサ
デシマルデータ）とＢｎとを比較し、そのデータがどの
較正点間に位置するかを算出する。その位置Ｐがｎ＜Ｐ
＜ｎ＋１の時、較正処理回路５より出力される較正出力
値（Ｍ）ｅはＭ＝Ａｎ＋｛（＜Ｃ＞ｄ−＜Ｂｎ＞ｄ）／
（＜Ｂｎ＋１＞ｄ−＜Ｂｎ＞ｄ）｝×（Ａｎ＋１−Ａ
ｎ）となる。ただし、ＣはＲＡＭ３に記憶されているデ
ィジタルモニタ信号（ヘキサデシマルデータ）ｃであ
り、＜ ＞ｄは１６進数から１０進数への変換である。
【００１８】その結果、較正出力値（Ｍ）ｅは算出され
た較正点区間において線形近似される。線形近似例を図
２に示す。図２において、較正出力（表示）値（電圧）
（Ｖｎ）は較正点データＡｎ（Ｂｎ）に対応し（図３参
照）、ディジタルモニタ入力信号Ｃに対応する実線上の
点（データ）Ｐは、破線上の点Ｍにて線形近似される。
このＰとＭとの差（Ｖｍ−Ｖｐ）がメータ誤差であり、
要求されるメータ誤差に合わせて較正点及び較正点数を
決定する。
た較正点区間において線形近似される。線形近似例を図
２に示す。図２において、較正出力（表示）値（電圧）
（Ｖｎ）は較正点データＡｎ（Ｂｎ）に対応し（図３参
照）、ディジタルモニタ入力信号Ｃに対応する実線上の
点（データ）Ｐは、破線上の点Ｍにて線形近似される。
このＰとＭとの差（Ｖｍ−Ｖｐ）がメータ誤差であり、
要求されるメータ誤差に合わせて較正点及び較正点数を
決定する。
【００１９】図１に戻って、ＲＯＭからなる較正処理回
路５への各チャネル毎のディジタルモニタ信号（ヘキサ
デシマルデータ）ｃの入力はＣＰＵ２により時分割にて
ＲＡＭ３より入力され、各チャネル毎の較正出力値
（Ｍ）ｅを較正処理回路５より出力する。較正処理回路
５より出力された較正出力値（Ｍ）ｅはＣＰＵ２により
ＬＣＤディスプレイ６へ時分割処理にて送られ、各モニ
タ値を一括表示する。
路５への各チャネル毎のディジタルモニタ信号（ヘキサ
デシマルデータ）ｃの入力はＣＰＵ２により時分割にて
ＲＡＭ３より入力され、各チャネル毎の較正出力値
（Ｍ）ｅを較正処理回路５より出力する。較正処理回路
５より出力された較正出力値（Ｍ）ｅはＣＰＵ２により
ＬＣＤディスプレイ６へ時分割処理にて送られ、各モニ
タ値を一括表示する。
【００２０】ＥＥＰＲＯＭ４へのＢｎ（較正点ｎの１０
進数表示データに対応する１６進数較正データ）の入力
もＡ／Ｄコンバータより行い、ＣＰＵにより直接ＥＥＰ
ＲＯＭ４に記憶される。この動作は各チャンネル毎に実
施される。
進数表示データに対応する１６進数較正データ）の入力
もＡ／Ｄコンバータより行い、ＣＰＵにより直接ＥＥＰ
ＲＯＭ４に記憶される。この動作は各チャンネル毎に実
施される。
【００２１】
【発明の効果】以上説明したように本発明は、各モニタ
点（チャネル）毎に較正回路を必要とせず１回路にて較
正できる効果がある（小型化が可能）。すなわち、較正
データ記憶回路に各モニタ点に対する較正点データを記
憶しておくことにより、一つの較正計算式にて示される
較正処理回路が使用できるからである。
点（チャネル）毎に較正回路を必要とせず１回路にて較
正できる効果がある（小型化が可能）。すなわち、較正
データ記憶回路に各モニタ点に対する較正点データを記
憶しておくことにより、一つの較正計算式にて示される
較正処理回路が使用できるからである。
【００２２】また、複数のアナログモニタ入力に対して
表示器にモニタ値を一括表示できる効果がある。すなわ
ち、マイクロプロセサ回路にて、高速時分割処理あるい
は並列処理を行うからである。
表示器にモニタ値を一括表示できる効果がある。すなわ
ち、マイクロプロセサ回路にて、高速時分割処理あるい
は並列処理を行うからである。
【００２３】さらに、どのような特性の非線形入力に対
しても線形近似による較正が可能となる効果がある。す
なわち、較正データ記憶回路に記憶するデータの較正点
及び較正データを自由に設定可能であるからである。
しても線形近似による較正が可能となる効果がある。す
なわち、較正データ記憶回路に記憶するデータの較正点
及び較正データを自由に設定可能であるからである。
【００２４】さらにまた、高精度のモニタが可能となる
効果がある。すなわち、較正点の位置の選択及び較正点
数を増やすことにより、近似特性を真値に近づけること
ができるからである。
効果がある。すなわち、較正点の位置の選択及び較正点
数を増やすことにより、近似特性を真値に近づけること
ができるからである。
【図１】本発明の実施例のブロック図である。
【図２】線形近似例の一例の説明図である。
【図３】較正データの一例の説明図である。
１ Ａ／Ｄコンバータ ２ ＣＰＵ ３ ＲＡＭ ４ 較正データ記憶回路 ５ 較正処理回路 ６ 表示器
Claims (4)
- 【請求項１】 複数のアナログモニタ入力信号を時分割
にてディジタルモニタ信号に変換するＡ／Ｄ変換手段
と、前記ディジタルモニタ信号を一時記憶する一時記憶
手段と、前記ディジタルモニタ信号を較正する較正デー
タを格納する較正データ格納手段と、前記一時格納手段
から読み出された前記ディジタルモニタ信号を対応する
前記較正データを基に較正する較正処理手段と、前記複
数のアナログモニタ入力信号に対応する複数の較正され
たディジタルモニタ信号を時分割にて入力し一括表示す
る表示手段とを含むことを特徴とするモニタ較正回路。 - 【請求項２】 前記較正処理手段は、前記ディジタルモ
ニタ信号を線形近似により較正することを特徴とする請
求項１記載のモニタ較正回路。 - 【請求項３】 前記較正データ格納手段は、電気的消去
可能プログラマブルリードオンリーメモリー素子により
構成されることを特徴とする請求項１あるいは２記載の
モニタ較正回路。 - 【請求項４】 前記較正データは、前記Ａ／Ｄ変換回路
を介して前記較正データ格納手段に格納されることを特
徴とする請求項１，２あるいは３記載のモニタ較正回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9561598A JPH11295357A (ja) | 1998-04-08 | 1998-04-08 | モニタ較正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9561598A JPH11295357A (ja) | 1998-04-08 | 1998-04-08 | モニタ較正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11295357A true JPH11295357A (ja) | 1999-10-29 |
Family
ID=14142467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9561598A Pending JPH11295357A (ja) | 1998-04-08 | 1998-04-08 | モニタ較正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11295357A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050027B1 (en) | 2004-01-16 | 2006-05-23 | Maxim Integrated Products, Inc. | Single wire interface for LCD calibrator |
| KR100742831B1 (ko) * | 2000-09-25 | 2007-07-25 | 엔이씨 도킨 도치기 가부시키가이샤 | 전지 팩 |
| JP2009052992A (ja) * | 2007-08-24 | 2009-03-12 | Sanyo Electric Co Ltd | 電流検出装置 |
| CN102236046A (zh) * | 2010-05-05 | 2011-11-09 | 广东电网公司电力科学研究院 | 一种批量检测用电管理终端电压监测功能的方法 |
-
1998
- 1998-04-08 JP JP9561598A patent/JPH11295357A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100742831B1 (ko) * | 2000-09-25 | 2007-07-25 | 엔이씨 도킨 도치기 가부시키가이샤 | 전지 팩 |
| US7050027B1 (en) | 2004-01-16 | 2006-05-23 | Maxim Integrated Products, Inc. | Single wire interface for LCD calibrator |
| JP2009052992A (ja) * | 2007-08-24 | 2009-03-12 | Sanyo Electric Co Ltd | 電流検出装置 |
| CN102236046A (zh) * | 2010-05-05 | 2011-11-09 | 广东电网公司电力科学研究院 | 一种批量检测用电管理终端电压监测功能的方法 |
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